JPH09199674A - 半導体装置の保護素子 - Google Patents
半導体装置の保護素子Info
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- JPH09199674A JPH09199674A JP8350829A JP35082996A JPH09199674A JP H09199674 A JPH09199674 A JP H09199674A JP 8350829 A JP8350829 A JP 8350829A JP 35082996 A JP35082996 A JP 35082996A JP H09199674 A JPH09199674 A JP H09199674A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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Abstract
(57)【要約】
【課題】 静電気などの過電圧から半導体装置を保護す
る入出力保護素子を提供する。 【解決手段】 半導体装置の保護素子は、ｐ型半導体基
板１と、第１ｐ+ 型領域３ａと第１ｎ+ 型領域４ａとを
有する第１ｎ型領域２ａと、第２ｐ+ 型領域３ｂと第２
ｎ+ 型領域４ｂとを有する第２ｎ型領域２ｂと、第１ｎ
型領域２ａと接触するｎ+ 型のドレインタップ６ａと、
第２ｎ型領域２ｂと接触するｎ+ 型のドレインタップ６
ｂとを備えている。
る入出力保護素子を提供する。 【解決手段】 半導体装置の保護素子は、ｐ型半導体基
板１と、第１ｐ+ 型領域３ａと第１ｎ+ 型領域４ａとを
有する第１ｎ型領域２ａと、第２ｐ+ 型領域３ｂと第２
ｎ+ 型領域４ｂとを有する第２ｎ型領域２ｂと、第１ｎ
型領域２ａと接触するｎ+ 型のドレインタップ６ａと、
第２ｎ型領域２ｂと接触するｎ+ 型のドレインタップ６
ｂとを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の保護素
子に係り、より詳しくは静電気などの過電圧から半導体
装置を保護する入出力保護素子に関する。
子に係り、より詳しくは静電気などの過電圧から半導体
装置を保護する入出力保護素子に関する。
【０００２】
【従来の技術】一般的な半導体装置の入出力保護回路は
内部回路の入力段、または出力段に大きい電圧がいきな
り印加される場合、内部回路を保護するために付加する
ものである。このような急激な大きい電圧は主に静電気
の放電(ESD：electrostatic discharge)により起こるこ
とである。保護回路において、保護素子として採用され
るものは主にダイオード、抵抗、トランジスタなどがあ
り、最近ではサイリスタ(thyristor) 、またはシリコン
制御整流器(SCR：silicon controlled rectifier) も用
いられる。
内部回路の入力段、または出力段に大きい電圧がいきな
り印加される場合、内部回路を保護するために付加する
ものである。このような急激な大きい電圧は主に静電気
の放電(ESD：electrostatic discharge)により起こるこ
とである。保護回路において、保護素子として採用され
るものは主にダイオード、抵抗、トランジスタなどがあ
り、最近ではサイリスタ(thyristor) 、またはシリコン
制御整流器(SCR：silicon controlled rectifier) も用
いられる。
【０００３】ここに添付した図面を参照しながら従来の
入出力保護回路に関して詳細に説明する。ただし、説明
の便宜のために入力段と出力段の両者に言及する代りに
入力段のみに限定して説明する。図１は従来の一般的な
入出力保護素子についてのものである。図１は従来の静
電気保護用ＳＣＲの断面図であり、下記の通りこれを説
明する。
入出力保護回路に関して詳細に説明する。ただし、説明
の便宜のために入力段と出力段の両者に言及する代りに
入力段のみに限定して説明する。図１は従来の一般的な
入出力保護素子についてのものである。図１は従来の静
電気保護用ＳＣＲの断面図であり、下記の通りこれを説
明する。
【０００４】ｐ型基板１で形成されているｎ領域２の内
には互いに隣接しているｐ+ 領域３と第１ｎ+ 領域４が
形成されている。また、基板１にはｎ型領域２と離れて
いる第２ｎ+ 領域５がｎ領域２より薄くてｐ+ 領域３及
び第１ｎ+ 領域４と同様の接合深さで形成されている。
ｐ+ 領域３及び第１ｎ+ 領域４は酸化膜１０を境界に第
２ｎ+ 領域５と隔離されている。ｐ+ 領域３と第１ｎ+
領域４は入出力端子ＰＡＤに連結されており、これをア
ノード(anode) といい、第２ｎ+ 領域５は接地電圧Ｖｓ
ｓが印加されており、これをカソード(cathode) とい
う。
には互いに隣接しているｐ+ 領域３と第１ｎ+ 領域４が
形成されている。また、基板１にはｎ型領域２と離れて
いる第２ｎ+ 領域５がｎ領域２より薄くてｐ+ 領域３及
び第１ｎ+ 領域４と同様の接合深さで形成されている。
ｐ+ 領域３及び第１ｎ+ 領域４は酸化膜１０を境界に第
２ｎ+ 領域５と隔離されている。ｐ+ 領域３と第１ｎ+
領域４は入出力端子ＰＡＤに連結されており、これをア
ノード(anode) といい、第２ｎ+ 領域５は接地電圧Ｖｓ
ｓが印加されており、これをカソード(cathode) とい
う。
【０００５】このようなＳＣＲが保護素子として挿入さ
れる場合、端子に＋電圧を加えると、ｐ+ 領域３、ｎ領
域２及びＰ型基板１が夫々エミッタ、ベース、コレクタ
を構成する寄生ｐｎｐトランジスタがパンチスルー(pun
ch-through) 現象を起こし、カソードを通じて電流が放
出される。しかしながら、このＳＣＲは、小さい面積で
大電流を放出させる利点があるが、寄生ｐｎｐトランジ
スタがパンチスルー(punch-through) 現象を起こす電圧
が高いため、これに伴いＳＣＲのトリガ(trigger) 電圧
が４０〜７０Ｖ程度と非常に高い。従って、ＳＣＲのト
リガ電圧より低い静電気が印加される場合、内部回路が
損なわれるおそれがある。
れる場合、端子に＋電圧を加えると、ｐ+ 領域３、ｎ領
域２及びＰ型基板１が夫々エミッタ、ベース、コレクタ
を構成する寄生ｐｎｐトランジスタがパンチスルー(pun
ch-through) 現象を起こし、カソードを通じて電流が放
出される。しかしながら、このＳＣＲは、小さい面積で
大電流を放出させる利点があるが、寄生ｐｎｐトランジ
スタがパンチスルー(punch-through) 現象を起こす電圧
が高いため、これに伴いＳＣＲのトリガ(trigger) 電圧
が４０〜７０Ｖ程度と非常に高い。従って、ＳＣＲのト
リガ電圧より低い静電気が印加される場合、内部回路が
損なわれるおそれがある。
【０００６】ところが、このＳＣＲの寄生ｐｎｐトラン
ジスタのパンチスルー電圧は基板１とｎ領域２の濃度と
関係があり、この電圧を低くするためには一方の濃度を
高くしなければならない。このために低圧トリガＳＣＲ
(LVTSCR:low voltage trigger SCR)、または修正水平型
ＳＣＲ(MLSCR:modified lateral SCR)が提案されてい
る。
ジスタのパンチスルー電圧は基板１とｎ領域２の濃度と
関係があり、この電圧を低くするためには一方の濃度を
高くしなければならない。このために低圧トリガＳＣＲ
(LVTSCR:low voltage trigger SCR)、または修正水平型
ＳＣＲ(MLSCR:modified lateral SCR)が提案されてい
る。
【０００７】図２は従来の低圧トリガＳＣＲの構造を図
示する断面図であり、図１の構造における基板１とｎ領
域２の境界面に、ｎ+ ドレインタップ(drain-tap) ６と
いうものが、第２ｎ+ 領域５と同様の深さで形成されて
いる構造である。そして、このドレインタップ６とｐ+
領域３及び第１ｎ+ 領域４の間には厚い酸化膜１０があ
り、このドレインタップ６と第２ｎ+ 領域５の間には薄
いゲート絶縁膜２２とゲート電極２４とからなるゲート
２０が形成されている。ゲート２０は第２ｎ+領域５と
共に接地電圧Ｖｓｓに連結されている。ＭＬＳＣＲもＬ
ＶＴＳＣＲと類似した構造であり、ゲートの代わりに厚
い酸化膜がある点がＬＶＴＳＣＲとは違う。
示する断面図であり、図１の構造における基板１とｎ領
域２の境界面に、ｎ+ ドレインタップ(drain-tap) ６と
いうものが、第２ｎ+ 領域５と同様の深さで形成されて
いる構造である。そして、このドレインタップ６とｐ+
領域３及び第１ｎ+ 領域４の間には厚い酸化膜１０があ
り、このドレインタップ６と第２ｎ+ 領域５の間には薄
いゲート絶縁膜２２とゲート電極２４とからなるゲート
２０が形成されている。ゲート２０は第２ｎ+領域５と
共に接地電圧Ｖｓｓに連結されている。ＭＬＳＣＲもＬ
ＶＴＳＣＲと類似した構造であり、ゲートの代わりに厚
い酸化膜がある点がＬＶＴＳＣＲとは違う。
【０００８】このドレインタップ６は高濃度であるの
で、基板１とｎ領域２の間に降伏が発生する前に基板１
とドレインタップ６の間に降伏が先ず発生する。更にド
レインタップ６と第２ｎ+ 領域５とを夫々ソース及びド
レインとするＭＯＳトランジスタ構造が形成されてお
り、トリガ電圧が更に低くなる。結局、低圧トリガＳＣ
Ｒのトリガ電圧は凡そ１０〜１５Ｖ程度となり、従来の
保護ＳＣＲに比べて非常に低い水準を示す。
で、基板１とｎ領域２の間に降伏が発生する前に基板１
とドレインタップ６の間に降伏が先ず発生する。更にド
レインタップ６と第２ｎ+ 領域５とを夫々ソース及びド
レインとするＭＯＳトランジスタ構造が形成されてお
り、トリガ電圧が更に低くなる。結局、低圧トリガＳＣ
Ｒのトリガ電圧は凡そ１０〜１５Ｖ程度となり、従来の
保護ＳＣＲに比べて非常に低い水準を示す。
【０００９】次に、従来のＬＶＴＳＣＲの作用に対して
詳細に説明する。まず、端子ＰＡＤに＋の静電気が印加
される場合を考慮する。弱い＋電圧が印加される場合に
はアノードとカソードの間に弱い電流の流れが存在す
る。一方、ＬＶＴＳＣＲのトリガ電圧より高い＋電圧が
印加されると、ｐ+ 領域３、ｎ領域２及びｐ型基板１を
夫々エミッタ、ベース、コレクタとする寄生垂直型ｐｎ
ｐトランジスタが動作して過電流を接地へ放出するの
で、内部回路は保護される。ここで、ドレインタップ６
とカソードの間に降伏が発生する際には、ドレインタッ
プ６部分が一番高い温度となるが、ＭＯＳトランジスタ
の寄生トランジスタである水平型ｎｐｎトランジスタと
寄生垂直型ｐｎｐトランジスタが本格的に動作すると、
広い接合面を通じて電流が放電されるので、局所的に高
い温度分布を示す部分がなくなる。従って、ＬＶＴＳＣ
Ｒは＋の静電気に対して優秀な保護特性を表す。
詳細に説明する。まず、端子ＰＡＤに＋の静電気が印加
される場合を考慮する。弱い＋電圧が印加される場合に
はアノードとカソードの間に弱い電流の流れが存在す
る。一方、ＬＶＴＳＣＲのトリガ電圧より高い＋電圧が
印加されると、ｐ+ 領域３、ｎ領域２及びｐ型基板１を
夫々エミッタ、ベース、コレクタとする寄生垂直型ｐｎ
ｐトランジスタが動作して過電流を接地へ放出するの
で、内部回路は保護される。ここで、ドレインタップ６
とカソードの間に降伏が発生する際には、ドレインタッ
プ６部分が一番高い温度となるが、ＭＯＳトランジスタ
の寄生トランジスタである水平型ｎｐｎトランジスタと
寄生垂直型ｐｎｐトランジスタが本格的に動作すると、
広い接合面を通じて電流が放電されるので、局所的に高
い温度分布を示す部分がなくなる。従って、ＬＶＴＳＣ
Ｒは＋の静電気に対して優秀な保護特性を表す。
【００１０】次に、端子ＰＡＤに−の静電気が印加され
る場合を説明する。大きさが小さい−電圧が印加される
と、ｎ領域２と基板１が順方向になるので、ｎ領域２か
ら基板１に電子が流入して円滑な電流の流れを示す。
る場合を説明する。大きさが小さい−電圧が印加される
と、ｎ領域２と基板１が順方向になるので、ｎ領域２か
ら基板１に電子が流入して円滑な電流の流れを示す。
【００１１】
【発明が解決しようとする課題】しかしながら、印加さ
れる−電圧の大きさが大きくなると、ｎ領域２、基板
１、第２ｎ+ 領域５を夫々エミッタ、ベース、コレクタ
とする水平型寄生トランジスタが動作して電荷を放電さ
せる。しかし、電子が放出される第２ｎ+ 領域５の接合
深さが薄くて垂直面積が小さいので、カソード即ち第２
ｎ+ 領域５周りの温度が高くなる。
れる−電圧の大きさが大きくなると、ｎ領域２、基板
１、第２ｎ+ 領域５を夫々エミッタ、ベース、コレクタ
とする水平型寄生トランジスタが動作して電荷を放電さ
せる。しかし、電子が放出される第２ｎ+ 領域５の接合
深さが薄くて垂直面積が小さいので、カソード即ち第２
ｎ+ 領域５周りの温度が高くなる。
【００１２】従って、従来のＬＶＴＳＣＲは−電圧に対
する放電特性がよくなく、また温度が高くなると第２ｎ
+ 領域５と接続する金属電極が短絡されて素子が破壊さ
れるという問題点がある。本発明はこのような問題点を
解決するためのもので、−電圧に対しても電流を効率的
に放出できる半導体装置の保護素子を提供するものであ
る。
する放電特性がよくなく、また温度が高くなると第２ｎ
+ 領域５と接続する金属電極が短絡されて素子が破壊さ
れるという問題点がある。本発明はこのような問題点を
解決するためのもので、−電圧に対しても電流を効率的
に放出できる半導体装置の保護素子を提供するものであ
る。
【００１３】
【課題を解決するための手段】本発明に係る半導体装置
の保護素子は、ｐ型半導体基板と、ｐ型半導体基板に形
成される第１ｎ型領域と、ｐ型半導体基板に形成される
第２ｎ型領域と、第３ｎ+ 型領域と、第４ｎ+ 型領域と
を備えている。第１ｎ型領域は、ｐ型半導体基板上に形
成されている第１ｐ+ 型領域と第１ｎ+ 型領域とを有し
ている。第２ｎ型領域は、ｐ型半導体基板上に形成され
ている第２ｐ+ 型領域と第２ｎ+ 型領域とを有してい
る。第３ｎ+ 型領域はｐ型半導体基板の中央に形成され
ており、第１ｎ型領域と接触している。第４ｎ+ 型領域
はｐ型半導体基板の中央に形成されており、第２ｎ型領
域と接触している。
の保護素子は、ｐ型半導体基板と、ｐ型半導体基板に形
成される第１ｎ型領域と、ｐ型半導体基板に形成される
第２ｎ型領域と、第３ｎ+ 型領域と、第４ｎ+ 型領域と
を備えている。第１ｎ型領域は、ｐ型半導体基板上に形
成されている第１ｐ+ 型領域と第１ｎ+ 型領域とを有し
ている。第２ｎ型領域は、ｐ型半導体基板上に形成され
ている第２ｐ+ 型領域と第２ｎ+ 型領域とを有してい
る。第３ｎ+ 型領域はｐ型半導体基板の中央に形成され
ており、第１ｎ型領域と接触している。第４ｎ+ 型領域
はｐ型半導体基板の中央に形成されており、第２ｎ型領
域と接触している。
【００１４】ここで、第３ｎ+ 型領域と第４ｎ+ 型領域
とをソースとドレインとして有するＭＯＳトランジスタ
を形成するために、ｐ型半導体基板上にゲートを形成す
ることができる。また、第１ｐ+ 型領域と第１ｎ+ 型領
域とが半導体装置の端子と接続され、第２ｐ+ 型領域と
第２ｎ+ 型領域とが第１電圧端子と接続され、ゲートが
第２電圧端子と接続される構成とすることができる。
とをソースとドレインとして有するＭＯＳトランジスタ
を形成するために、ｐ型半導体基板上にゲートを形成す
ることができる。また、第１ｐ+ 型領域と第１ｎ+ 型領
域とが半導体装置の端子と接続され、第２ｐ+ 型領域と
第２ｎ+ 型領域とが第１電圧端子と接続され、ゲートが
第２電圧端子と接続される構成とすることができる。
【００１５】第３、第４ｎ+ 型領域が第１、第２ｎ+ 型
領域よりさらに高いドーピング濃度であるように構成で
きる。また、第１ｎ型領域、第１ｐ+ 型領域、第１ｎ+
型領域、第３ｎ+ 型領域が夫々第２ｎ型領域、第２ｐ+
型領域、第２ｎ+ 型領域、第４ｎ+ 型領域とｐ型半導体
基板の中央から対称的かつ同一形態で配置されるように
構成できる。
領域よりさらに高いドーピング濃度であるように構成で
きる。また、第１ｎ型領域、第１ｐ+ 型領域、第１ｎ+
型領域、第３ｎ+ 型領域が夫々第２ｎ型領域、第２ｐ+
型領域、第２ｎ+ 型領域、第４ｎ+ 型領域とｐ型半導体
基板の中央から対称的かつ同一形態で配置されるように
構成できる。
【００１６】さらに、本発明に係る半導体装置の保護素
子は、第１導電型の半導体基板と、第２導電型の第１領
域と、第２導電型の第２領域と、第４導電型の第３領域
と、第４導電型の第４領域とを備えている。第２導電型
の第１領域は半導体基板に形成されており、第３導電型
の第１領域と第４導電型の第１領域とを有している。第
２導電型の第２領域は、半導体基板の第２導電型の第１
領域と離れた位置形成されており、第３導電型の第２領
域と第４導電型の第２領域とを有している。第４導電型
の第３領域は、半導体基板の中央に形成されており、第
２導電型の第１領域と接触している。第４導電型の第４
領域は半導体基板の中央に形成されており、第２導電型
の第２領域と接触している。
子は、第１導電型の半導体基板と、第２導電型の第１領
域と、第２導電型の第２領域と、第４導電型の第３領域
と、第４導電型の第４領域とを備えている。第２導電型
の第１領域は半導体基板に形成されており、第３導電型
の第１領域と第４導電型の第１領域とを有している。第
２導電型の第２領域は、半導体基板の第２導電型の第１
領域と離れた位置形成されており、第３導電型の第２領
域と第４導電型の第２領域とを有している。第４導電型
の第３領域は、半導体基板の中央に形成されており、第
２導電型の第１領域と接触している。第４導電型の第４
領域は半導体基板の中央に形成されており、第２導電型
の第２領域と接触している。
【００１７】第４導電型の第３領域と第４導電型の第４
領域とをソースとドレインとして有するＭＯＳトランジ
スタを形成するために、半導体基板上にゲートが形成さ
れた構成とすることができる。ここで、半導体基板がｐ
型導電体、第２導電型の領域がｎ型導電体、第３導電型
の領域がｐ+ 型導電体、第４導電型の領域がｎ+ 型導電
体を含む構成とすることができる。
領域とをソースとドレインとして有するＭＯＳトランジ
スタを形成するために、半導体基板上にゲートが形成さ
れた構成とすることができる。ここで、半導体基板がｐ
型導電体、第２導電型の領域がｎ型導電体、第３導電型
の領域がｐ+ 型導電体、第４導電型の領域がｎ+ 型導電
体を含む構成とすることができる。
【００１８】また、第４導電型の第３、第４領域が第４
導電型の第１、第２領域よりさらに高いドーピング濃度
を有する構成とすることができる。ゲートは接地される
構成にできる。さらに、第２導電型の領域、第３導電型
の領域及び第４導電型の領域が基板の中央に対称的かつ
同一形状で配置されるように構成できる。
導電型の第１、第２領域よりさらに高いドーピング濃度
を有する構成とすることができる。ゲートは接地される
構成にできる。さらに、第２導電型の領域、第３導電型
の領域及び第４導電型の領域が基板の中央に対称的かつ
同一形状で配置されるように構成できる。
【００１９】
【発明の実施の形態】以下に、添付図面を参照して本発
明の一実施形態を説明する。本発明の実施形態では＋電
圧と−電圧による電流が全部放出できる保護素子である
双方向性素子(bilateral device)を提示する。順方向及
び逆方向バイアス(bias)に対して対称的にスイッチング
動作が可能な素子として特に交流回路に主に使用され
る。
明の一実施形態を説明する。本発明の実施形態では＋電
圧と−電圧による電流が全部放出できる保護素子である
双方向性素子(bilateral device)を提示する。順方向及
び逆方向バイアス(bias)に対して対称的にスイッチング
動作が可能な素子として特に交流回路に主に使用され
る。
【００２０】図３は本発明の実施形態に従う保護素子で
ある双方向性素子を図示する断面図として、図２に図示
する従来のＬＶＴＳＣＲでカソードがある部分が省略さ
れ、ゲートを中心にアノードがある部分がゲート中心を
通過する線に対して対称移動して形成される構造であ
る。但し、アノードとなる二つの領域３、４が接しない
点が多少違う。
ある双方向性素子を図示する断面図として、図２に図示
する従来のＬＶＴＳＣＲでカソードがある部分が省略さ
れ、ゲートを中心にアノードがある部分がゲート中心を
通過する線に対して対称移動して形成される構造であ
る。但し、アノードとなる二つの領域３、４が接しない
点が多少違う。
【００２１】前記内容を更に詳しく説明すると、ｐ型基
板１の上には薄いゲート絶縁膜２２とゲート電極２４と
を有するゲート２０が形成されている。ｐ型基板１に
は、さらにゲート２０の両側に対称にｎ領域２ａ，２ｂ
が形成されている。このｎ領域２ａは、夫々離れて形成
されるｐ+ 領域３ａ及びｎ+ 領域４ａを有している。同
様に、ｎ領域２ｂは、夫々離れて形成されるｐ+ 領域３
ｂ及びｎ+ 領域４ｂを有している。基板１とｎ領域２
ａ，２ｂとの境界面にはｎ+ ドレインタップ６ａ，６ｂ
が夫々形成されている。
板１の上には薄いゲート絶縁膜２２とゲート電極２４と
を有するゲート２０が形成されている。ｐ型基板１に
は、さらにゲート２０の両側に対称にｎ領域２ａ，２ｂ
が形成されている。このｎ領域２ａは、夫々離れて形成
されるｐ+ 領域３ａ及びｎ+ 領域４ａを有している。同
様に、ｎ領域２ｂは、夫々離れて形成されるｐ+ 領域３
ｂ及びｎ+ 領域４ｂを有している。基板１とｎ領域２
ａ，２ｂとの境界面にはｎ+ ドレインタップ６ａ，６ｂ
が夫々形成されている。
【００２２】ゲート２０に対して対称的に形成されてい
るｐ+ 領域３とｎ+ 領域４のうち、一方は入出力端子Ｐ
ＡＤに接続され、他方は電源電圧Ｖddに連結されている
（図では、ｐ+ 領域３ａとｎ+ 領域４ａが入出力端子Ｐ
ＡＤに接続され、ｐ+ 領域３ｂとｎ+ 領域４ｂが電源電
圧Ｖddに接続されているが、対称構造であるので、この
逆であってもよい）。ゲート２０には接地電圧Ｖssが印
加されている。
るｐ+ 領域３とｎ+ 領域４のうち、一方は入出力端子Ｐ
ＡＤに接続され、他方は電源電圧Ｖddに連結されている
（図では、ｐ+ 領域３ａとｎ+ 領域４ａが入出力端子Ｐ
ＡＤに接続され、ｐ+ 領域３ｂとｎ+ 領域４ｂが電源電
圧Ｖddに接続されているが、対称構造であるので、この
逆であってもよい）。ゲート２０には接地電圧Ｖssが印
加されている。
【００２３】このような保護用双方向素子の作用を詳細
に説明する。先ず、＋電圧が印加される場合、入出力端
子ＰＡＤと接続されている方のドレインタップ６ａと基
板１の接合が逆方向となるので、空乏層が発生する。印
加される電圧を大きくすると接合に降伏が発生し、これ
に従って入出力端子ＰＡＤ側のｐ+ 領域３ａ、ｎ領域２
ａ及びｐ型基板１を夫々エミッタ、ベース、コレクタと
する寄生垂直型ｐｎｐトランジスタが動作する。このｐ
ｎｐトランジスタのコレクタ電流は電源電圧Ｖddと接続
されているｎ領域２ｂ、ｐ型基板１、入出力端子ＰＡＤ
側のｎ領域２ａを夫々エミッタ、ベース、コレクタとす
る水平型ｎｐｎトランジスタのベース電流からなるた
め、この水平型ｎｐｎトランジスタが作動されて電流が
放出される。
に説明する。先ず、＋電圧が印加される場合、入出力端
子ＰＡＤと接続されている方のドレインタップ６ａと基
板１の接合が逆方向となるので、空乏層が発生する。印
加される電圧を大きくすると接合に降伏が発生し、これ
に従って入出力端子ＰＡＤ側のｐ+ 領域３ａ、ｎ領域２
ａ及びｐ型基板１を夫々エミッタ、ベース、コレクタと
する寄生垂直型ｐｎｐトランジスタが動作する。このｐ
ｎｐトランジスタのコレクタ電流は電源電圧Ｖddと接続
されているｎ領域２ｂ、ｐ型基板１、入出力端子ＰＡＤ
側のｎ領域２ａを夫々エミッタ、ベース、コレクタとす
る水平型ｎｐｎトランジスタのベース電流からなるた
め、この水平型ｎｐｎトランジスタが作動されて電流が
放出される。
【００２４】次に、−電圧が印加される場合、電源電圧
Ｖddと接続されている側のドレインタップ６ｂとｐ型基
板１との接合が逆方向となるので、空乏層が発生する。
電圧を大きくすると接合に降伏が発生し、これに従って
電源Ｖdd側のｐ+ 領域３ｂ、ｎ領域２ｂ及びｐ型基板１
を夫々エミッタ、ベース、コレクタとする寄生垂直型ｐ
ｎｐトランジスタが動作する。この寄生垂直型ｐｎｐト
ランジスタのコレクタ電流は入出力端子ＰＡＤ側のｎ領
域２ａ、ｐ型基板１、電源Ｖdd側のｎ領域２ｂを夫々エ
ミッタ、ベース、コレクタとする水平型ｎｐｎトランジ
スタのベース電流からなるので、この水平型トランジス
タが作動されて電流が放出される。
Ｖddと接続されている側のドレインタップ６ｂとｐ型基
板１との接合が逆方向となるので、空乏層が発生する。
電圧を大きくすると接合に降伏が発生し、これに従って
電源Ｖdd側のｐ+ 領域３ｂ、ｎ領域２ｂ及びｐ型基板１
を夫々エミッタ、ベース、コレクタとする寄生垂直型ｐ
ｎｐトランジスタが動作する。この寄生垂直型ｐｎｐト
ランジスタのコレクタ電流は入出力端子ＰＡＤ側のｎ領
域２ａ、ｐ型基板１、電源Ｖdd側のｎ領域２ｂを夫々エ
ミッタ、ベース、コレクタとする水平型ｎｐｎトランジ
スタのベース電流からなるので、この水平型トランジス
タが作動されて電流が放出される。
【００２５】図４は本実施形態に従う双方向素子の電流
電圧特性曲線であり、横軸は電圧、縦軸は電流を、ＶT
は本実施例に従う双方向素子のトリガ電圧を表す。図４
に図示したように本実施形態では両極性電流に対して全
部トリガ電圧を有して放電径路を提供する。
電圧特性曲線であり、横軸は電圧、縦軸は電流を、ＶT
は本実施例に従う双方向素子のトリガ電圧を表す。図４
に図示したように本実施形態では両極性電流に対して全
部トリガ電圧を有して放電径路を提供する。
【００２６】
【発明の効果】以上の通り、本発明に従う半導体装置の
保護素子は、双方向素子の特性を用いて＋電圧及び−電
圧に対し、電流を放電させることが可能な効果がある。
保護素子は、双方向素子の特性を用いて＋電圧及び−電
圧に対し、電流を放電させることが可能な効果がある。
【図１】従来の静電気保護用シリコン制御整流器ＳＣＲ
を図示する断面図である。
を図示する断面図である。
【図２】従来の低圧トリガシリコン制御整流器ＬＶＴＳ
ＣＲを図示する断面図である。
ＣＲを図示する断面図である。
【図３】本発明の実施形態が採用される静電気保護用双
方向素子の断面図である。
方向素子の断面図である。
【図４】本発明の実施形態に従う静電気保護用双方向素
子の特性曲線である。
子の特性曲線である。
Claims (11)
- 【請求項１】ｐ型半導体基板と、 前記ｐ型半導体基板に形成されており、前記ｐ型半導体
基板上に形成されている第１ｐ+ 型領域と第１ｎ+ 型領
域とを有する第１ｎ型領域と、 前記ｐ型半導体基板の前記第１ｎ型領域と離れた位置に
形成されており、前記ｐ型半導体基板上に形成されてい
る第２ｐ+ 型領域と第２ｎ+ 型領域とを有する第２ｎ型
領域と、 前記ｐ型半導体基板の中央に形成されており、前記第１
ｎ型領域と接触している第３ｎ+ 型領域と、 前記ｐ型半導体基板の中央に形成されており、前記第２
ｎ型領域と接触している第４ｎ+ 型領域と、 を備えることを特徴とする半導体装置の保護素子。 - 【請求項２】前記第３ｎ+ 型領域と前記第４ｎ+ 型領域
とをソースとドレインとして有するＭＯＳトランジスタ
を形成するために、前記ｐ型半導体基板上にゲートが形
成されていることを特徴とする、請求項１に記載の半導
体装置の保護素子。 - 【請求項３】前記第１ｐ+ 型領域と第１ｎ+ 型領域とが
半導体装置の端子と接続され、第２ｐ+ 型領域と第２ｎ
+ 型領域とが第１電圧端子と接続されており、前記ゲー
トが第２電圧端子と接続されていることを特徴とする、
請求項２に記載の半導体装置の保護素子。 - 【請求項４】前記第３、第４ｎ+ 型領域が前記第１、第
２ｎ+ 型領域よりさらに高いドーピング濃度を有してい
ることを特徴とする、請求項２に記載の半導体装置の保
護素子。 - 【請求項５】前記第１ｎ型領域、前記第１ｐ+ 型領域、
前記第１ｎ+ 型領域、前記第３ｎ+型領域はそれぞれ前
記第２ｎ型領域、前記第２ｐ+ 型領域、前記第２ｎ+ 型
領域、前記第４ｎ+ 型領域と前記ｐ型半導体基板の中央
から対称的、かつ同一形態で配置されることを特徴とす
る、請求項１に記載の半導体装置の保護素子。 - 【請求項６】第１導電型の半導体基板と、 前記半導体基板に形成されており、前記半導体基板に形
成されている第３導電型の第１領域と第４導電型の第１
領域とを有する第２導電型の第１領域と、 前記半導体基板の前記第２導電型の第１領域と離れた位
置に形成されており、前記半導体基板上に形成されてい
る第３導電型の第２領域と第４導電型の第２領域とを有
する第２導電型の第２領域と、 前記半導体基板の中央に形成されており、前記第２導電
型の第１領域と接触している第４導電型の第３領域と、 前記半導体基板の中央に形成されており、前記第２導電
型の第２領域と接触している第４導電型の第４領域と、
を備えることを特徴とする半導体装置の保護素子。 - 【請求項７】前記第４導電型の第３領域と前記第４導電
型の第４領域とをソースとドレインとして有するＭＯＳ
トランジスタを形成するために、前記半導体基板上にゲ
ートが形成されていることを特徴とする、請求項６に記
載の半導体装置の保護素子。 - 【請求項８】前記半導体基板はｐ型導電体を、第２導電
型の領域はｎ型導電体を、第３導電型の領域はｐ+ 型導
電体を、第４導電型の領域とｎ+ 型導電体を含むことを
特徴とする、請求項７に記載の半導体装置の保護素子。 - 【請求項９】前記第４導電型の第３、第４領域が前記第
４導電型の第１、第２領域よりさらに高いドーピング濃
度を有していることを特徴とする、請求項８に記載の半
導体装置の保護素子。 - 【請求項１０】前記ゲートは接地されることを特徴とす
る、請求項８に記載の半導体装置の保護素子。 - 【請求項１１】前記第２導電型の領域、前記第３導電型
の領域及び前記第４導電型の領域が基板の中央に対称
的、かつ同一形状で配置されることを特徴とする、請求
項６に記載の半導体装置の保護素子。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950068225A KR100200352B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 장치의 보호 소자 |
| KR1995P68225 | 1995-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199674A true JPH09199674A (ja) | 1997-07-31 |
| JP3590706B2 JP3590706B2 (ja) | 2004-11-17 |
Family
ID=19447983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US5844280A (ja) |
| JP (1) | JP3590706B2 (ja) |
| KR (1) | KR100200352B1 (ja) |
| DE (1) | DE19654163B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118178A (ja) * | 2000-08-11 | 2002-04-19 | Samsung Electronics Co Ltd | 半導体装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW399337B (en) * | 1998-06-09 | 2000-07-21 | Koninkl Philips Electronics Nv | Semiconductor device |
| US6365924B1 (en) * | 1998-06-19 | 2002-04-02 | National Semiconductor Corporation | Dual direction over-voltage and over-current IC protection device and its cell structure |
| US7327541B1 (en) * | 1998-06-19 | 2008-02-05 | National Semiconductor Corporation | Operation of dual-directional electrostatic discharge protection device |
| US6236087B1 (en) * | 1998-11-02 | 2001-05-22 | Analog Devices, Inc. | SCR cell for electrical overstress protection of electronic circuits |
| US6462380B1 (en) * | 2000-01-21 | 2002-10-08 | Texas Instruments Incorporated | ESD protection circuit for advanced technologies |
| US6404038B1 (en) * | 2000-03-02 | 2002-06-11 | The United States Of America As Represented By The Secretary Of The Navy | Complementary vertical bipolar junction transistors fabricated of silicon-on-sapphire utilizing wide base PNP transistors |
| US7067852B1 (en) * | 2000-09-12 | 2006-06-27 | National Semiconductor Corporation | Electrostatic discharge (ESD) protection structure |
| TW530405B (en) * | 2000-10-16 | 2003-05-01 | Koninkl Philips Electronics Nv | Integrated circuit provided with overvoltage protection and method for manufacture thereof |
| US6730967B2 (en) * | 2001-05-24 | 2004-05-04 | Winbond Electronics Corp. | Electrostatic discharge protection devices and methods for the formation thereof |
| US6784029B1 (en) * | 2002-04-12 | 2004-08-31 | National Semiconductor Corporation | Bi-directional ESD protection structure for BiCMOS technology |
| US6864537B1 (en) | 2003-01-03 | 2005-03-08 | Micrel, Incorporated | Thick gate oxide transistor and electrostatic discharge protection utilizing thick gate oxide transistors |
| US6888710B2 (en) * | 2003-01-03 | 2005-05-03 | Micrel, Incorporated | Insulated gate bipolar transistor and electrostatic discharge cell protection utilizing insulated gate bipolar transistors |
| US6861711B2 (en) * | 2003-01-03 | 2005-03-01 | Micrel, Incorporated | Thick gate oxide transistor and electrostatic discharge protection utilizing thick gate oxide transistors |
| JP4176564B2 (ja) * | 2003-06-23 | 2008-11-05 | 株式会社東芝 | ウェハ移載装置及びこれを用いた半導体装置の製造方法 |
| US6989572B2 (en) | 2003-07-09 | 2006-01-24 | Semiconductor Components Industries, L.L.C. | Symmetrical high frequency SCR structure |
| JP4197660B2 (ja) * | 2004-04-30 | 2008-12-17 | ローム株式会社 | Ｍｏｓトランジスタおよびこれを備えた半導体集積回路装置 |
| JP4495512B2 (ja) * | 2004-05-11 | 2010-07-07 | パナソニック株式会社 | 固体撮像装置 |
| JP2008535268A (ja) * | 2005-03-30 | 2008-08-28 | サーノフ ヨーロッパ ベーファウベーアー | シリコン制御整流素子に基づいた半導体デバイス |
| US7456441B2 (en) * | 2006-09-15 | 2008-11-25 | Semiconductor Components Industries, Llc | Single well excess current dissipation circuit |
| US7514751B2 (en) * | 2007-08-02 | 2009-04-07 | National Semiconductor Corporation | SiGe DIAC ESD protection structure |
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|---|---|---|---|---|
| JP3375659B2 (ja) * | 1991-03-28 | 2003-02-10 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路の形成方法 |
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1995
- 1995-12-30 KR KR1019950068225A patent/KR100200352B1/ko not_active IP Right Cessation
-
1996
- 1996-12-23 DE DE19654163A patent/DE19654163B4/de not_active Expired - Fee Related
- 1996-12-27 JP JP35082996A patent/JP3590706B2/ja not_active Expired - Fee Related
- 1996-12-30 US US08/774,618 patent/US5844280A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118178A (ja) * | 2000-08-11 | 2002-04-19 | Samsung Electronics Co Ltd | 半導体装置 |
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|---|---|
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| US5844280A (en) | 1998-12-01 |
| JP3590706B2 (ja) | 2004-11-17 |
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