JP3949251B2 - 静電気保護回路 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップの電源供給パッドに印加される静電気から内部回路を保護するための静電気保護回路に関するものであり、より詳しくは、静電気保護回路の寄生電流経路を遮断することができる静電気保護回路に関するものである。
【０００２】
【従来の技術】
図２は静電気保護回路の等価回路図を示す。この図のように、静電気保護回路は、２つの電源供給パッド（あるいはグラウンドパッド）１，２の間に接続されたダイオードＤ１，Ｄ２，Ｄ３およびＤ４を備えている。３，４は内部回路である。
【０００３】
図３は、上記図２の等価回路図のうちダイオードＤ１およびＤ２からなる導電経路を示す従来の静電気保護回路の断面図である。図３を参照すると、従来の静電気保護回路は、ｐ型半導体基板１０内にｎ型埋め込み層１２，１４が左右に形成され、この各ｎ型埋め込み層１２，１４上において半導体基板１０内にｎ型ウェル領域２０，３０が形成され、各ｎ型ウェル領域２０，３０内には表面部にｐ＋型不純物領域２２，３２とｎ＋型不純物領域２４，３４とが所定間隔に隣接して形成される。また、一対のｎ型ウェル領域２０，３０間において半導体基板１０内にはｐ型ウエル領域４０が形成される。
【０００４】
このような構成において、ｐ＋型不純物領域２２およびｎ＋型不純物領域領域２４は図２のダイオードＤ１のアノードとカソードに各々該当する。これと同様に、ｐ＋型不純物領域３２およびｎ＋型不純物領域３４は図２のダイオードＤ２のアノードとカソードに各々該当する。したがって、ｐ＋型不純物領域２２には電源供給パッド１が、ｎ＋型不純物領域３４には電源供給パッド２が接続され、ｎ＋型不純物領域２４とｐ＋型不純物領域３２は短絡線５で接続される。また、ｐ＋型不純物領域２２（または３２）とｎ型ウェル領域２０（または３０）そして半導体基板１０は、寄生バイポーラトランジスタＱ１（またはＱ２）のエミッタ、ベース、そしてコレクタの役割をする。
【０００５】
このような従来技術で、電源供給パッド１，２に各々印加される電圧Ｖｃｃ１およびＶｃｃ２が同一な場合には静電気保護が円滑に遂行される。
【０００６】
しかし、供給電圧Ｖｃｃ１とＶｃｃ２とが互いに異なる値の場合、すなわち、Ｖｃｃ１とＶｃｃ２のうち、いずれか一方が他より高い場合は、寄生バイポーラトランジスタＱ１およびＱ２（あるいは図２のダイオードＤ３とＤ４からなる導電経路上の図示しない寄生バイポーラトランジスタ）により、静電気保護回路から半導体基板１０に大きな漏洩電流が流れるようになる。
【０００７】
図４は、電源供給パッド１，２に印加される電圧が互いに異なる値のとき、図３の回路内で形成されるダーリントンペアを示している。図４に示すように、寄生バイポーラトランジスタＱ１およびＱ２はｐｎｐダーリントンペアを形成する。そして、たとえばＶｃｃ１がＶｃｃ２より低いと、ダイオードＤ１およびＤ２からなる導電経路上の寄生トランジスタＱ１およびＱ２が動作状態になる。これと反対の場合には、ダイオードＤ３およびＤ４からなる導電経路上の図示しないトランジスタが動作状態になる。ここで、トランジスタＱ１とＱ２の電流利得を各々β１およびβ２とすれば、ｐｎｐダーリントンペアの電流利得はβ＝β１×β２になる。たとえば、β１＝β２＝１０であり、Ｉ2 ＝３ｍＡであると、Ｉ1 は約３００ｍＡ以上になる。
【０００８】
【発明が解決しようとする課題】
このように、従来の静電気保護回路は２つの電源供給パッドに印加される電圧が互いに異なるとき、大きな漏洩電流が流れる欠点を持っている。従って、この静電気保護回路は、外部から印加される静電気を円滑に放電させることができなくなる。また、完成した半導体素子の電気的な特性をテストするＥＤＳテストで電流レベルが高いときは、電流経路により半導体素子の不良が誘発されることがある。
【０００９】
本発明は上記の点に鑑みなされたもので、寄生バイポーラトランジスタによる電流経路を遮断することができる静電気保護回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は上述の課題を解決するために、第１導電型半導体基板と、この半導体基板内に形成された第２導電型ウェル領域と、この第２導電型ウェル領域内に形成された第１導電型不純物領域と、前記第２導電型ウェル領域内に形成された第２導電型不純物領域と、前記第１導電型不純物領域および前記第２導電型不純物領域を囲んで前記第２導電型ウェル領域内に形成され、第２導電型ウェル領域より高濃度の第２導電型ガードリング領域とを具備することを特徴とする静電気保護回路とする。
【００１１】
この静電気保護回路において、好ましい例として、前記第１導電型半導体基板はｐ型半導体基板であり、前記第２導電型ウェル領域はｎ型ウェル領域であり、前記第１導電型不純物領域はｐ＋型不純物領域であり、前記第２導電型不純物領域はｎ＋型不純物領域である。また、前記第１導電型不純物領域と前記第２導電型不純物領域は、前記第２導電型ウェル領域の表面部に所定間隔に隣接して設けられる。さらに、前記ガードリング領域はｎ＋型不純物領域である。さらに、前記第１導電型半導体基板内に第２導電型埋め込み層を形成し、この第２導電型埋め込み層上に前記第２導電型ウェル領域を形成し、前記第２導電型ガードリング領域は前記第２導電型ウェル領域の表面から前記第２導電型埋め込み層に到達しているものとすることができる。
【００１２】
このような静電気保護回路は、ガードリング領域により寄生バイポーラトランジスタによる電流経路を遮断することができる。
【００１３】
【発明の実施の形態】
以下本発明の静電気保護回路の実施の形態を図面を参照して詳細に説明する。本発明の静電気保護回路は、図２の回路と同様に、電源供給パッドあるいはグラウンドパッドの間に、直列接続された一対のダイオードを２組、逆向きに並列接続して構成される。しかし、本発明の実施の形態を示す図１の断面図においては、図示の簡略化のために、図３と同様に、並列接続の一方の２つのダイオードＤ１およびＤ２（あるいはＤ３およびＤ４）だけを示す。図１においては、図３と同一部分に図３と同一番号を付す。
【００１４】
図１を参照すると、本発明の実施の形態の静電気保護回路は、ｐ型半導体基板１０内にｎ型埋め込み層１２，１４が左右一対所定間隔に形成されており、さらにこの各ｎ型埋め込み層１２，１４上において半導体基板１０内にｎ型ウェル領域２０，３０が形成される。そして、この各ｎ型ウェル領域２０，３０内には、表面部に、ｐ＋型不純物領域２２，３２とｎ＋型不純物領域２４，３４とが左右に所定間隔に隣接して形成される。さらに、各ｎ型ウェル領域２０，３０内には、前記ｐ＋型不純物領域２２，３２とｎ＋型不純物領域２４，３４とを囲んでｎ＋型不純物領域のｎ＋型ガードリング領域２６，３６が形成されており、このｎ＋型ガードリング領域２６，３６はｎ型ウェル領域２０，３０の表面からｎ型埋め込み層１２，１４まで伸びて、底部がｎ型埋め込み層１２，１４に接している。このｎ型埋め込み層１２，１４には、ｎ型ウェル領域２０，３０の底部も接している。また、一対のｎ型ウェル領域２０，３０間の半導体基板１０内には、ｐ型ウエル領域４０が形成される。
【００１５】
なお、ｎ型埋め込み層１２，１４、ｎ型ウェル領域２０，３０、ｐ＋型不純物領域２２，３２、ｎ＋型不純物領域２４，３４、ｎ＋型ガードリング領域２６，３６およびｐ型ウエル領域４０は、半導体基板１０内にｎ型、ｎ＋型あるいはｐ＋型の不純物イオンを注入して形成される。特に、ｎ＋型ガードリング領域２６，３６は、ｎ型ウェル領域２０，３０より相対的に高濃度の不純物を注入して形成される。
【００１６】
そして、上記のような静電気保護回路においては、ｐ＋型不純物領域２２およびｎ＋型不純物領域２４が図２のダイオードＤ１（あるいはＤ３）のアノードとカソードに各々該当する。これと同様に、ｐ＋型不純物領域３２およびｎ＋型不純物領域３４がダイオードＤ２（あるいはＤ４）のアノードとカソードに各々該当する。したがって、ダイオードＤ１，Ｄ２に相当するとすると、ｐ＋型不純物領域２２には電源供給パッド１が、ｎ＋型不純物領域３４には電源供給パッド２が接続され、ｎ＋型不純物領域２４とｐ＋型不純物領域３２は短絡線５で接続される。また、ｐ＋型不純物領域２２（または３２）とｎ型ウェル領域２０（または３０）そして半導体基板１０は、寄生バイポーラトランジスタのエミッタ、ベース、そしてコレクタの役割をする。
【００１７】
しかし、上記の静電気保護回路においては、ｎ型ウェル領域２０，３０内にｐ＋型不純物領域２２，３２とｎ＋型不純物領域２４，３４とを囲んでｎ＋型ガードリング領域２６，３６が形成されており、このｎ＋型ガードリング領域２６，３６により寄生バイポーラトランジスタのベース濃度が非常に高くなる。これは寄生バイポーラトランジスタからのキャリアの再結合率を多く増加させ、寄生バイポーラトランジスタ各々のベース電流が殆ど零になる結果をもたらす。したがって、この静電気保護回路においては、寄生バイポーラトランジスタによる電流経路が遮断されるものであり、ゆえに、電流消耗を減らすことができるとともに、外部から印加される静電気を常に円滑に放電させることができ、しかも、ＥＤＳテストでの半導体素子の不良誘発のような問題点を解決することができる。
【００１８】
【発明の効果】
以上詳述したように本発明の静電気保護回路によれば、寄生バイポーラトランジスタによる電流経路を遮断して、電流消耗を減らすことができるとともに、外部から印加される静電気を常に円滑に放電させることができ、しかも、ＥＤＳテストでの半導体素子の不良誘発のような問題点を解決することができる。
【図面の簡単な説明】
【図１】本発明の静電気保護回路の実施の形態を示す断面図。
【図２】静電気保護回路の等価回路図。
【図３】従来の静電気保護回路の断面図。
【図４】従来の問題点を説明するための等価回路図。
【符号の説明】
１０ ｐ型半導体基板
１２，１４ ｎ型埋め込み層
２０，３０ ｎ型ウェル領域
２２，３２ ｐ＋型不純物領域
２４，３４ ｎ＋型不純物領域
２６，３６ ｎ＋型ガードリング領域

Claims (7)

  1. 第１導電型半導体基板と、
    前記半導体基板内に形成された第２導電型ウェル領域と、
    前記第２導電型ウェル領域内に形成された第１導電型不純物領域と、
    前記第２導電型ウェル領域内に形成された第２導電型不純物領域と、
    前記第１導電型不純物領域および前記第２導電型不純物領域を囲んで前記第２導電型ウェル領域内に形成され、第２導電型ウェル領域より高濃度の第２導電型ガードリング領域とを具備し、
    前記第１導電型不純物領域をエミッタ、前記第２導電型ウェル領域をベース、前記第１導電型半導体基板をコレクタとして生じる寄生バイポーラトランジスタのベース濃度を前記第２導電型ガードリング領域によって高くすることにより、前記寄生バイポーラトランジスタによる電流経路を遮断することを特徴とする静電気保護回路。
  2. 前記第１導電型半導体基板はｐ型半導体基板であることを特徴とする請求項１記載の静電気保護回路。
  3. 前記第２導電型ウェル領域はｎ型ウェル領域であることを特徴とする請求項１記載の静電気保護回路。
  4. 前記第１導電型不純物領域はｐ＋型不純物領域であり、前記第２導電型不純物領域はｎ＋型不純物領域であることを特徴とする請求項１記載の静電気保護回路。
  5. 前記第１導電型不純物領域と前記第２導電型不純物領域は、前記第２導電型ウェル領域の表面部に間隔を有して並んで設けられることを特徴とする請求項１または４記載の静電気保護回路。
  6. 前記ガードリング領域はｎ＋型不純物領域であることを特徴とする請求項１記載の静電気保護回路。
  7. 前記第１導電型半導体基板内に第２導電型埋め込み層が形成され、この第２導電型埋め込み層上に前記第２導電型ウェル領域が形成され、前記第２導電型ガードリング領域は前記第２導電型ウェル領域の表面から前記第２導電型埋め込み層に到達して形成されていることを特徴とする請求項１記載の静電気保護回路。
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