JP3342918B2 - 集積回路における静電的放電に対してパッドを保護するためのダイオード構造 - Google Patents

集積回路における静電的放電に対してパッドを保護するためのダイオード構造

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Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は静電的放電に対する集積回路
パッドの保護に関する。
【０００２】
【関連技術の議論】公知のように、集積回路は入力およ
び出力パッドを介して外部回路に接続され、それらはピ
ンに接続される。集積回路の内部構成要素は一般的にそ
れらを破壊する可能性がある静電過電圧に感応する。一
般的に、各集積回路パッドは静電的放電保護回路に接続
され、その概略的な例は図１の図面に例示される。
【０００３】図１は例としてＭＯＳトランジスタの入力
ゲートに接続されたパッドを概略的に示す。集積回路は
高い電源電圧ＶＤＤおよび低い電源電圧ＶＳＳの間で、
たとえば接地に結合される。パッドは図１に示されるよ
うに、バイアスされたダイオードＤ１およびＤ２を介し
て低い電圧端子および高い電圧端子に接続される。この
ように、もしパッドがＶＳＳ（から順方向ダイオード電
圧降下を減じたもの）よりもより負になると、過電圧は
ダイオードＤ１を通過し、ＶＳＳによって吸収される。
もしパッドがＶＤＤ（に順方向ダイオード電圧降下を加
えたもの）よりも正になると、過電圧はダイオードＤ２
を通過し、ＶＤＤによって吸収される。両方の場合、パ
ッドに接続された装置、たとえばＭＯＳトランジスタ
は、保護される。
【０００４】この発明は、たとえば第２の導電型のエピ
タキシャル層で被覆された第１の導電型の基板を使用す
るバイポーラおよびＭＯＳ（ＢＩＣＭＯＳ）デュアル集
積回路を実現するために使用されるような技術に、より
特定的に向けられる。そのような技術は、基板とエピタ
キシャル層との間のインタフェースでＮ型またはＰ型の
埋込層を形成する手段と、エピタキシャル層において第
１の導電型のポケットおよび、むろん、ポケットのおよ
び集積回路表面からの基板の種々のＮ型またはＰ型ドー
プされた領域を形成する手段とを含む。
【０００５】図２および図３は基板１がＰ型でエピタキ
シャル層２がＮ型の時の図１のダイオードＤ１およびＤ
２をそれぞれ製作するために先行技術で使用される従来
の構造を示す。
【０００６】図２は図１のダイオードＤ１の従来の具体
例を概略的に示す。ダイオードＤ１はその下部表面で濃
くドープされた埋込Ｐ型層４に接触するＰ型ポケット３
に形成される。ポケットの表面から第１のＮ型領域６と
第２のＰ型領域７とが形成される。領域７はたとえば領
域６を囲む環状領域である。領域７はポケット３および
埋込層４を介して電気的に基板１に接触し、基板電圧、
つまり、低い電圧ＶＳＳで必ず偏光される。領域６はパ
ッドに接続される。このように、ダイオードＤ１は図２
に示されるようにポケット３および領域６の間の接合で
形成される。さらに、ポケットの外側は、埋込層８およ
びＮ+ 型深層拡散９によって形成されるＮ+ 型リングお
よびエピタキシャル層２の部分１０で表わされる。領域
９の上部表面は高い電圧ＶＤＤに接続される金属化層に
よって被覆される。層８および拡散９によって形成され
るリングは、ダイオードＤ１が導電性であるとき伝送さ
れた電荷を収集しダイオードＤ１にそのエミッタ−ベー
ス接合が対応するＮＰＮトランジスタのコレクタを構成
するエピタキシャル層の部分１０を偏光するために使用
される。
【０００７】さらに、この構造は、以下に図３を参照し
て説明されるようにエピタキシャル層の部分１０および
Ｎ+ 型リング８−９を分離するために、基板コンタクト
によって囲まれる。
【０００８】図３は図２のダイオードＤ２の例示的な従
来の具体例を概略的に示す。ダイオードＤ２はエピタキ
シャル層２の部分１１に形成され、その下にＮ+ 型埋込
層１２が形成される。Ｎ+ 型拡散リング１３は埋込層１
２および絶縁部分１１に接触する。Ｐ+ 型領域１４は層
１１の部分において拡散される。領域１４はパッドに接
続され領域１３の上部表面は電圧ＶＤＤに接続される。
このように、ダイオードＤ２は領域１４とＮ型層１１の
部分との間の接合で形成される。上に説明された構造の
周辺には基板コンタクト、つまり電圧ＶＳＳに接続され
た基板偏光コンタクトに不可欠のＰ+ 型拡散領域１７を
形成される表面でＰ型拡散１６によって接触されたＰ+
型埋込層１５が示される。この基板コンタクトはそのエ
ミッタ−ベース接合がダイオードＤ２に対応し、ダイオ
ードが導電性のとき伝送された電荷を収集するＰＮＰト
ランジスタのコレクタを形成する。
【０００９】図３は、実際２つのダイオードＤ１および
Ｄ２は単一の集積回路上に形成され隣接し得るけれども
図２から分離して示される。
【００１０】
【発明の概要】この発明は、上に説明されたダイオード
Ｄ１およびＤ２を組合わせ、占有表面を減ずる構造に向
けられる。
【００１１】この発明の別の目的は、ＢＩＣＭＯＳ集積
回路のような集積回路の従来の技術ステップと両立でき
る構造を提供することである。
【００１２】これらの目的は、基板に接続された第１の
供給端子および第２の供給端子の間で結合され第１の導
電型の基板において形成される集積回路における静電的
放電に対してパッドを保護するためのダイオード構造を
提供することによって達成される。この構造は、その端
縁および底部が第２の導電型の領域に囲まれる第１の導
電型のポケットを含み、その底部は基板に接続し、さら
にポケットに形成される第２の導電型のエリアと、第２
の導電型の領域を横に囲み、基板に接触する第２の導電
型のリングと、リングを囲む、基板に接触するウェルと
を含む。リングとの第１のコンタクトが形成され、ポケ
ットとの第２のコンタクトが形成され、ポケットに形成
されたエリアとの第３のコンタクト、ウェルとの第４の
コンタクトが形成される。第１および第２のコンタクト
はパッドに接続され、第３のコンタクトは第２の供給端
子に接続され、第４のコンタクトは第１の供給端子に接
続される。
【００１３】この発明の実施例に従って、ポケットの底
部は第１の埋込層と基板との間に挟まれる、第２の導電
型の薄くドープされた埋込層の第２の部分に形成される
第１の導電型の濃くドープされた埋込層の第１の部分に
よって形成される。
【００１４】この発明の実施例に従って、基板はポケッ
トが形成される第２の導電型のエピタキシャル層で被覆
され、エピタキシャル層の一部はポケットとリングとの
間に残る。
【００１５】この発明の前述および他の目的、特徴、局
面および利点は添付の図面とともに考えられると、この
発明の以下の詳細な説明から明らかとなるであろう。
【００１６】図面は縮尺では描かれておらず、さらにあ
る層の端縁は簡略化のために直角で示されるが、当業者
にとって公知であるように、拡散およびアニーリングス
テップは丸みをおびた端縁を形成する。
【００１７】
【詳細な説明】この発明は２つのダイオードＤ１および
Ｄ２のアセンブリを形成することを提供し、そこでダイ
オードＤ２はＰポケットを完全に囲むＮ型領域によって
絶縁されるＰポケットに形成される。実際、たとえばＰ
+ 型埋込層下に形成され得る薄くドープされたＮ型埋込
層を提供することは、同じ発明者の名前で本出願人によ
って提出された欧州特許出願第４０１，１３５号に説明
されるようにＢＩＣＭＯＳ技術ステップから公知であ
る。このように、この発明に従って使用されるＰポケッ
トを完全に絶縁するＮ型層の形成は、ＢＩＣＭＯＳ技術
において使用される従来の技術ステップに関して新しい
技術ステップの実現化を含まない。
【００１８】より特定的に、図４はＮ型エピタキシャル
層２を上に形成されるＰ型基板１において形成された集
積回路の一部を示す。エピタキシャル層２に、Ｐ+型埋
込層２４と接触するＰ型ポケット２３が形成される。層
２４は基板１と界面を有するＮ-型埋込層２５の上に形
成される。ポケット２３において、Ｎ型領域２６および
Ｐ型領域２７が形成される。ポケット２３の周辺で、Ｎ
+型埋込層２９の一部とこの埋込層部分に接触する深層
拡散領域２８とによって形成されるリングまたはＮ型壁
が形成される。装置の外側では、より濃くドープされた
Ｐ型コンタクト領域３２が形成されるＰ型深層拡散３１
によって接触されるＰ+型埋込領域３０を含むウェルに
接触する基板が提供される。
【００１９】パッドは金属化層接触領域２７およびＮ型
壁の上部部分２８に接続される。もちろん、基板コンタ
クトは基板偏光を確保するために電圧ＶＳＳに接続さ
れ、ポケットのＮ+型領域２６は電圧ＶＤＤに接続され
る。この発明で、埋込層２５およびエピタキシャル層２
の部分３５によって形成されるＮ型領域によって完全に
囲まれるポケット２３は選択された電圧に設定され得、
図２に示される例のように電圧ＶＳＳに接続される必要
はもはやない。この構造で、ダイオードＤ２は、Ｎ+型
領域２６およびＰ型ポケット２３の間の接合で形成さ
れ、ダイオードＤ１はＮ型壁２８−２９および基板１の
間の接合で形成される。点線は概略的にダイオードＤ１
およびＤ２を介しての電流通過経路を種々の図で示す。
【００２０】このように、この発明で、ダイオードＤ１
およびＤ２は単一のダイオードＤ１を形成するために先
行技術において使用されたものよりも大きくはない表面
で形成され、それは、図２における構造が基板コンタク
ト（図示されず）によって囲まれていることを念頭に置
いて図２を図４と比較するとわかり得る。
【００２１】特定の技術の一部として説明されてるが、
この発明は別の技術、たとえば半導体材料のすべての導
電型および印加された電圧極性が逆転される技術におい
てもあてはまる。
【００２２】当業者にとって明らかなように、種々の変
形が、特に保護構造の断面図のみが示される上に開示さ
れた好ましい実施例になされ得る。慣例的に、種々の領
域およびリングは長方形である。
【００２３】この発明の１つの特定の実施例を説明して
きたが、種々の変更、変形および改良が当業者にとって
たやすく起こるであろう。そのような変更、変形および
改良はこの開示の部分であると意図され、この発明の精
神および範囲内であると意図される。したがって、前述
の説明は例としてのみであり、限定としては意図されな
い。この発明は前掲の特許請求の範囲および同等のもの
に規定されるようにのみ限定される。
【図面の簡単な説明】
【図１】遭遇する問題点および先行技術の解決法を例示
するのに役立つ図である。
【図２】遭遇する問題点および先行技術の解決法を例示
する集積回路の概略断面図である。
【図３】遭遇する問題点および先行技術の解決法を例示
する集積回路の概略断面図である。
【図４】この発明に従った集積回路パッドの保護のため
のダイオード構造の断面図である。
【符号の説明】
１ Ｐ型基板 ２ Ｎ型エピタキシャル層 ２３ Ｐ型ポケット ２４ Ｐ+ 型埋込層 ２６ Ｎ型領域 ２７ Ｐ型領域 ２８ 深層拡散領域 ３０ Ｐ+ 型埋込領域 ３１ Ｐ型深層拡散 ３２ より濃くドープされたＰ型コンタクト領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/822 H01L 27/04 H01L 27/06

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の導電型の基板（１）に形成され、
    基板に接続される第１の供給端子（ＶＳＳ）と第２の供
    給端子（ＶＤＤ）との間に供給される、集積回路におけ
    る静電的放電に対してパッドを保護するためのダイオー
    ド構造であって、 その端縁および底部が第２の導電型の薄くドープされた
    領域（２５，３５）に接触する第１の導電型のポケット
    （２３）を含み、その底部は前記基板に接触し、前記ポ
    ケット（２３）の底部は第１の導電型の濃くドープされ
    た埋込層（２４）によって形成され、さらに前記ポケッ
    ト（２３）に形成される第２の導電型のエリア（２６）
    と、前記ポケット（２３） を横方向に囲み、前記基板に接触
    する第２の導電型のリング（２８，２９）と、 基板に接触し、前記リング（２８，２９）を取囲む第１
    の導電型のウェル（３０，３１，３２）と、 前記リングとの第１のコンタクトと、 前記ポケットとの第２のコンタクトと、 前記エリアとの第３のコンタクトと、 前記ウェルとの第４のコンタクトと、 前記第１および第２のコンタクトをパッドに接続するた
    めの手段と、 第３のコンタクトを第２の供給端子に接続するための手
    段と、 前記第４のコンタクトを第１の供給端子に接続するため
    の手段とを含む、ダイオード構造。
  2. 【請求項２】 前記基板（１）はポケットが形成される
    第２の導電型のエピタキシャル層（２）で被覆され、前
    記エピタキシャル層の一部は前記ポケットと前記リング
    との間に残る、請求項１に記載の保護ダイオード構造。
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