KR100763223B1 - 수평 방향의 전류 경로를 가진 정전기 방전 소자 및다이오드와 이들의 제조방법 - Google Patents
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Abstract
정전기 방전 소자가 개시된다. 본 발명의 일 실시예에 의한 정전기 방전 소자는, 기판 내에 형성된 제 1 웰 영역, 제 1 웰 영역 내에 형성된 P형 이온 주입 영역, 제 1 웰 영역 내에 형성되며 P형 이온 주입 영역과 소정의 간격을 두고 이격되어 있는 N형 이온 주입 영역, 이격된 간격의 상부에 형성된 제 1 이격층을 포함하는 제 1 다이오드, 및 기판 내에 형성된 제 2 웰 영역, 제 2 웰 영역 내에 형성된 P형 이온 주입 영역, 제 2 웰 영역 내에 형성되며 P형 이온 주입 영역과 소정의 간격을 두고 이격되어 있는 N형 이온 주입 영역, 이격된 간격의 상부에 형성된 제 2 이격층을 포함하는 제 2 다이오드를 포함한다.
정전기 방전 소자, 이온 주입, 소자 분리 영역, CMOS
Description
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 정전기 방전 소자를 개략적으로 도시한 도면들이다.
도 2a 및 도 2b는 본 발명의 다양한 실시예들에 의한 일 다이오드들을 개략적으로 도시한 종단면도들이다.
도 3a 내지 도 3d는 본 발명의 다양한 실시예들에 의한 일 다이오드들을 개략적으로 도시한 평면도들이다.
도 4b 내지 도 4e는 본 발명의 다양한 실시예들에 의한 일 다이오드들을 개략적으로 도시한 평면도들이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 의한 정전기 방전 소자를 제조하는 방법을 설명하기 위한 도면들이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 의한 다이오드를 제조하는 방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 다른 실시예에 의한 정전기 방전 소자를 개략적으로 도시한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
100, 1100: 정전기 방전 소자
200, 300, 400, 500, 600, 700, 800, 1100a, 1100b: 다이오드
105, 205, 305, 405, 505, 605, 705, 805, 905, 1005, 1105: 기판
110, 210, 310, 410, 510, 610, 710, 810, 910, 1010, 1110: 웰 영역
120, 220, 320, 420, 520, 620, 720, 820, 920, 1020, 1120: N형 이온 주입 영역
130, 230, 330, 430, 530, 630, 730, 830, 930, 1030, 1130: P형 이온 주입 영역
140, 240, 340, 440, 540, 640, 740, 840, 940, 1040, 1140: 절연층
145, 245, 345, 445, 545, 645, 745, 845, 945, 1045, 1145: 도전층
150, 250, 350, 450, 550, 650, 750, 850, 950, 1050, 1150: 이격층
360, 560, 860, 1060, 1160: 소자 분리 영역
Vdd: 공급전압 노드 Vss: 접지전압 노드
I/O: 입출력 노드
본 발명은 정전기 방전(ESD: Electro Static Discharge) 소자에 관한 것으로서 특히 이온 주입 영역들을 이격시켜 수평 방향으로 전류 경로가 형성되게 함으로 써 방전 저항을 낮춘 정전기 방전(ESD) 소자 및 그 제조방법에 관한 것이다.
반도체 소자는 수 볼트의 낮은 전압에서 동작되기 때문에, 매우 높은 전압 또는 다량의 전하가 순간적으로 인가되는 정전기로부터 치명적인 손상을 받을 수 있다. 특히 고집적 반도체 소자는 크기가 축소될수록 저전압에서 동작하도록 설계되기 때문에 정전기에 더욱 취약하다. 이렇게 반도체 소자가 고집적화, 저전력화될수록 정전기로부터 반도체 소자를 보호하는 것이 더욱 큰 과제가 되고 있다. 따라서, 모든 반도체 소자는 정전기로부터 내부 회로를 보호하는 정전기 방전 소자를 가지고 있다.
정전기 방전 소자는 정전기, 즉 외부로부터 순간적으로 인가되는 다량의 전하를 내부 회로에 영향을 주지 않고 빠른 시간에 흡수, 방전할 수 있어야 한다. 정전기 방전 소자는 다이오드 또는 CMOS 구조를 이용하여 설계되는데, 간단하면서도 뛰어난 성능을 가진 것이 다이오드를 이용한 정전기 방전 소자이다. 통상적인 다이오드를 이용한 정전기 방전 소자는 외부와 전기적 신호를 주고 받기 위한 반도체 소자 내의 입출력 노드와 연결된다. 다이오드를 이용한 정전기 방전 소자는 입출력 노드와 공급 전압 노드 사이에 연결되는 다이오드 및 입출력 노드와 접지 전압 노드 사이에 연결되는 다이오드로 구성된다. 상기 다이오드들은 입출력 노드로 순간적으로 인가되는 고전압 또는 다량의 전하를 내부 회로에 영향을 주지 않고 공급전압 노드 또는 접지전압 노드로 방전시킨다. 이러한 정전기 방전 소자의 다이오드들은 정상상태(steady state)에서는 턴-오프 상태를 유지하다가 정전기가 발생했을 때 턴-온 되어 정전기를 방전시킨다. 상기 다이오드들은 턴-온 시에 P형 노드와 N 형 노드 간의 저항이 낮을수록 효과적인 방전 동작을 한다.
그러나 정전기 방전 소자만을 형성하기 위한 별도의 제조공정이 없고, 다른 트랜지스터를 제조하는 공정 내에서 형성되기 때문에, 상기 종래의 정전기 방전 소자들은 소자 분리 영역을 포함하고 있게 된다. 따라서, 방전 경로가 상기 소자 분리 영역을 우회하기 때문에 노드 간의 저항을 충분히 낮게 하기 어렵다.
본 발명이 이루고자 하는 기술적 과제는, 수평 방향의 전류 전류 경로를 가지며, 정전기 방전 동작 시에 낮은 저항으로 정전기를 충분히 방전시켜주는 정전기 방전 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 정전기 방전 소자를 제조하는 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기 정전기 방전 소자에 포함되는 다이오드를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 정전기 방전 소자는, 기판 내에 형성된 제 1 웰 영역, 제 1 웰 영역 내에 형성된 P형 이온 주입 영역, 제 1 웰 영역 내에 형성되며 P형 이온 주입 영역과 소정의 간격을 두고 이격 되어 있는 N형 이온 주입 영역, 이격된 간격의 상부에 형성된 제 1 이격층을 포함하는 제 1 다이오드, 및 기판 내에 형성된 제 2 웰 영역, 제 2 웰 영역 내에 형성된 P형 이온 주입 영역, 제 2 웰 영역 내에 형성되며 P형 이온 주입 영역과 소정의 간격을 두고 이격되어 있는 N형 이온 주입 영역, 이격된 간격의 상부에 형성된 제 2 이격층을 포함하는 제 2 다이오드를 포함한다.
제 1 및 제 2 이격층은 절연층 및 도전층이 적층되어 형성될 수 있다.
제 1 웰 영역 내에 형성된 P형 이온 주입 영역과 전기적으로 연결되는 접지전압 노드, 제 2 웰 영역 내에 형성된 N형 이온 주입 영역과 전기적으로 연결되는 공급전압 노드, 및 제 1 웰 영역 내에 형성된 N형 이온 주입 영역 및 제 2 웰 영역 내에 형성된 P형 이온 주입 영역과 전기적으로 연결되는 입출력 노드를 더 포함할 수 있다.
제 1 웰 영역은 P형 웰 영역이고 제 2 웰 영역은 N형 웰 영역일 수 있다.
제 1 및 제 2 절연층은 산화실리콘이고, 및 제 1 및 제 2 도전층은 다결정 실리콘, 실리콘 함유 금속, 또는 금속 중 어느 하나 이상일 수 있다.
P형 이온 주입 영역 또는 N형 이온 주입 영역을 사이에 두고 이격된 간격 상에 형성된 이격층과 대향하도록 형성된 제 3 이격층을 더 포함할 수 있다.
P형 이온 주입 영역 또는 N형 이온 주입 영역을 사이에 두고 이격된 간격과 대향하게 형성된 소자 분리영역을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 정전기 방전 소자는, 기판 내에 형성된 P형 웰 영역, P형 웰 영역 내에 형성되며 소정의 간 격을 두고 이격된 N형 이온 주입 영역들, 소정의 간격 상부에 형성된 제 1 이격층, 및 N형 이온 주입 영역들의 외곽에 형성된 소자 분리 영역들을 포함하는 제 1 다이오드, 및 P형 웰 영역 내에 형성된 N형 웰 영역, N형 웰 영역 내에 형성되며 소정의 간격을 두고 이격된 P형 이온 주입 영역들, 이격된 간격 상부에 형성된 제 2 이격층, 및 P형 이온 주입 영역들의 외곽에 형성된 소자 분리 영역들을 포함하는 제 2 다이오드를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 정전기 방전 소자 제조방법은, 기판 내에 제 1 웰 영역을 형성하고, 기판 내에 제 2 웰 영역을 형성하고, 제 1 및 제 2 웰 영역 상에 이격층을 형성하고, 제 1 웰 영역 및 제 2 웰 영역 내에 P형 이온 주입 영역을 형성하고, 및 제 1 웰 영역 및 제 2 웰 영역 내에 N형 이온 주입 영역을 형성하는 단계를 포함한다.
제 1 웰은 P형 웰이고 제 2 웰은 N형 웰일 수 있다.
이격층은 절연층 및 도전층을 적층하여 형성될 수 있다.
절연층은 산화실리콘이고 상기 도전층은 다결정 실리콘, 실리콘 함유 금속, 또는 금속 중에서 어느 하나 이상일 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 다이오드는, 기판 내에 형성된 웰 영역, 웰 영역 내에 형성된 P형 이온 주입 영역, 웰 영역 상에/내 형성되며 P형 이온 주입 영역과 소정의 간격을 두고 이격되어 있는 N형 이온 주입 영역, 및 P형 이온 주입 영역과 N형 이온 주입 영역의 이격된 간격의 상부에 형성된 제 1 이격층을 포함한다.
제 1 이격층의 폭이 상기 이격된 간격보다 넓을 수 있다.
P형 이온 주입 영역 또는 N형 이온 주입 영역을 사이에 두고 이격된 간격 상에 형성된 제 1 이격층과 대향하도록 기판 상에 형성된 제 2 이격층을 포함할 수 있다.
P형 이온 주입 영역 또는 N형 이온 주입 영역을 사이에 두고 이격된 간격과 대향하도록 형성된 소자 분리영역을 포함할 수 있다.
P형 이온 주입 영역, N형 이온 주입 영역, 제 1 이격층을 3방향 이상에서 감싸도록 기판 내에 형성된 소자 분리영역을 포함할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 다이오드는, 기판 내에 형성된 웰 영역, 웰 영역 내에 형성된 제 1 이온 주입 영역, 웰 영역 내에 형성되며 제 1 이온 주입 영역과 제 1 간격을 두고 일 방향으로 이격되어 있는 제 2 이온 주입 영역, 웰 영역 내에 형성되며 제 1 이온 주입 영역과 제 2 간격을 두고 일 방향과 대향하는 방향으로 이격되어 있는 제 3 이온 주입 영역, 제 1 간격 상에 형성된 제 1 절연층, 제 1 절연층 상에 형성된 제 1 도전층, 제 2 간격 상에 형성된 제 2 절연층, 및 제 2 절연층 상에 형성된 제 2 도전층을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 의한 다이오드는, 기판 내에 형성된 웰 영역, 웰 영역 내에 형성된 제 1 이온 주입 영역, 웰 영역 상에 형성되며 제 1 이온 주입 영역을 3방향으로 감싸는 절연층, 절연층 상에 형성된 도전층, 및 웰 영역 내에 형성되며 절연층의 외부에 형성된 제 2 이온 주입 영역을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 의한 다이오드는, 기판 내에 형성된 웰 영역, 웰 영역 내에 형성된 제 1 이온 주입 영역, 웰 영역 상에 형성되며 제 1 이온 주입 영역을 4 방향으로 감싸는 절연층, 절연층 상에 형성된 도전층, 및 웰 영역 내에 형성되며 절연층의 외부에 형성된 제 2 이온 주입 영역을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
"및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 명세서에서, P형 웰은 P형 기판으로 해석될 수 있다. 상기 P형 웰은 본 발명의 기술적 사상을 보다 쉽게 이해할 수 있도록 하기 위하여 도시되고 설명된 것이다. 기판에 P형 불순물이 주입된 P형 기판을 사용하는 경우에는 P형 웰이 형성되지 않을 수도 있으므로 본 명세서에서 P형 웰로 도시되고 설명된 영역은 P형 기판으로 해석될 수 있다.
또한 본 명세서에서 각기 따로 이격되어 도시된 P형 웰 및 N형 웰 영역들은 이격되지 않고 어느 한 쪽이 다른 한 쪽을 포함할 수 있다. 즉, 넓게 형성된 P형 웰 영역 내에 N형 웰 영역이 형성될 수도 있고, 넓게 형성된 N형 웰 영역 내에 P형 웰 영역이 형성될 수도 있다.
이하, 본 발명을 도면을 참조하여 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 의한 정전기 방전 소자(100)의 개략적인 종단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 정전기 방전 소자(100)는, 기판(105) 내에 형성된 P형 웰 영역(110a), 상기 P형 웰 영역(110a) 내에 형성된 P형 이온 주입 영역(120a), 상기 P형 이온 주입 영역(120a)과 소정의 간격(d1)을 두고 이격되어 형성된 N형 이온 주입 영역(130a), 및 상기 이격된 간격(d1)의 상부에 형성된 제 1 이격층(150a)을 포함하는 다이오드(100a)와, 기판(105) 내에 형성된 N 형 웰 영역(110b), 상기 N형 웰 영역(110b) 내에 형성된 P형 이온 주입 영역(120b), 상기 P형 이온 주입 영역(120b)과 소정의 간격(d2)을 두고 이격되어 형성된 N형 이온 주입 영역(130b), 및 상기 이격된 간격(d2)의 상부에 형성된 제 2 이격층을 포함하는 다이오드(100b)를 포함한다.
상기 기판(105)은 반도체 기판이며 P형 또는 N형 이온이 낮은 농도로 주입된 기판일 수 있다.
상기 기판(105), P형 웰(110a) 또는 P형 이온 주입 영역(120a, 120b)에 주입되는 P형 이온은 보론(B: Boron)이고, 상기 기판(105), N형 웰(110b) 또는 N형 이온 주입 영역에 주입(130a, 130b)되는 이온은 인(P: phosphorous) 또는 비소(As: Asenic) 일 수 있다.
상기 기판(105) 내에 주입되는 이온의 농도보다 상기 웰 영역들(110a, 110b)에 주입되는 이온의 농도가 더 높으며, 상기 웰 영역들(110a, 110b)에 주입되는 이온의 농도보다 상기 이온 주입 영역들(120a, 120b, 130a, 130b)에 주입되는 이온의 농도가 더 높다. 대략 각기 10 내지 100배 정도의 차이를 갖도록 하는 것이 일반적이며 그 이상의 차이를 가질 수도 있다.
예를 들어, 반도체 소자가 동작하게 되는 전압 또는 각 이온 주입 영역들 간의 저항 등에 따라 각 이온 주입 농도는 달라질 수 있다.
구체적인 농도는 각 반도체 소자의 특성에 따라 조절될 수 있으며, 잘 알려진 기술분야이므로 상세한 예시를 생략한다.
상기 P형 이온 주입 영역(120a, 120b)과 N형 이온 주입 영역(130a, 130b)들 은 서로 소정의 간격(d1, d2)을 두고 이격되어 있다.
상기 P형 이온 주입 영역들(120a, 120b)은 다이오드의 애노드에 해당하며, 상기 N형 이온 주입 영역들(130a, 130b)은 다이오드의 캐소드에 해당한다.
상기 P형 이온 주입 영역들(120a, 120b)과 N형 이온 주입 영역(130a, 130b)들은 중간에 소자 분리 영역 같은 절연영역이 없으며 수평 방향으로 전류가 흐르기 때문에 저항이 낮다.
상기 P형 이온 주입 영역들(120a, 120b)과 N형 이온 주입 영역들(130a, 130b)의 이격된 간격(d1, d2) 상부에는 상기 P형 이온 주입 영역들(120a, 120b)과 N형 이온 주입 영역들(130a, 130b)을 구분하기 위한 이격층들(150a, 150b)이 형성된다.
상기 제 1 이격층(150a)은 제 1 절연층(140a) 및 제 1 도전층(145a)을 포함하고 제 2 이격층(150b)은 제 2 절연층(140b) 및 제 2 도전층(145b)을 포함한다.
상기 제 1 및 제 2 절연층들(140a, 140b)은 셀 또는 기타 트랜지스터 회로 영역에서 트랜지스터를 형성할 때 형성되는 게이트 절연막과 동일한 물질로 동일한 공정 단계에서 형성될 수 있다. 통상 이용되는 절연 게이트 절연막은 산화실리콘이므로 상기 제 1 및 제 2 절연층들(140a, 140b)은 산화실리콘층일 수 있다.
상기 제 1 및 제 2 도전층들(145a, 145b)도 역시 셀 또는 기타 트랜지스터 회로 영역에서 트랜지스터를 형성할 때 형성되는 게이트 전극과 동일한 물질로 동일한 공정 단계에서 형성될 수 있다. 통상 이용되는 게이트 전극은 다결정 실리콘, 실리콘 함유한 도전층(Silicide material) 또는 금속이며 이들을 복합적으로 적층 하여 게이트 전극을 형성할 수 있다. 따라서 상기 제 1 및 제 2 도전층들(145a, 145b)은 다결정 실리콘, 실리콘을 함유한 도전층 또는 금속일 수 있다.
상기 절연층들(140a, 140b) 및 도전층들(145a, 145b)을 셀 또는 기타 트랜지스터 회로 영역의 트랜지스터와 동일한 게이트 절연막 및 게이트 전극을 이용하는 이유는 특히 제조 공정을 호환하여 사용할 수 있기 때문이다. 상기의 상세한 설명은 상기 정전기 방전 소자(100)의 제조방법에서 상세히 설명된다.
도 1a에서는 상기 이격층들(150a, 150b)의 폭과 상기 P형 및 N형 이온 주입 영역들(120a, 120b, 130a, 130b)의 간격(d1, d2)이 동일한 것으로 도시되어 있으나, 상기 이격층들(150a, 150b)의 폭이 상기 P형 및 N형 이온 주입 영역들(120a, 120b, 130a, 130b)의 간격(d1, d2)보다 넓을 수 있다. 이것은 각 P형 및 N형 이온을 주입한 후, 열처리 공정을 거치면서 상기 P형 및 N형 이온 주입 영역들(120a, 120b, 130a, 130b)에 주입된 이온들이 기판(105) 내부로 확산하거나 이동할 수 있기 때문이다.
또한 각 영역들 - 웰 영역들 및 이온 주입 영역들 - 이 귀를 가지는 사각형(rectanglar)으로 형성된 것처럼 도시되었으나 이것은 본 발명의 기술적 사상을 보다 쉽게 이해할 수 있도록 하기 위하여 이상적으로 도시한 것이다. 실제로는 귀(corner)가 지지 않고 둥그스름하게 라운드(round)진 모양일 수 있다.
상기 소자들이 정전기 방전 소자로 역할을 하기 위해서는 공급전압 노드(Vdd), 접지전압 노드(Vss) 및 입출력 노드(I/O)와 전기적으로 연결되어야 한다.
공급전압 노드(Vdd)와 입출력 노드(I/O) 사이에 전기적으로 연결되는 다이오 드는 캐소드가 공급전압 노드(Vdd)에 전기적으로 연결되고 애노드가 입출력 노드(I/O)와 전기적으로 연결될 수 있다.
통상 공급전압 노드(Vdd)가 입출력 노드(I/O)보다 고전압이므로, 상기 다이오드는 역방향으로 바이어스 되어 있는 모습일 수 있다.
또한, 상기 입출력 노드(I/O)와 접지전압 노드(Vss) 사이에 전기적으로 연결되는 다이오드는 캐소드가 입출력 노드(I/O)에, 애노드가 접지전압 노드(Vss)에 전기적으로 연결될 수 있다.
통상 상기 입출력 노드(I/O)가 상기 접지전압 노드(Vss)보다 고전압이므로 상기 다이오드도 역방향으로 바이어스되어 있는 모습일 수 있다.
상기 다이오드들은 역방향으로 바이어스 되어 있기 때문에 정상적인 상태(steady state)에서는 전류가 흐르지 않는다.
외부에서 고전압 또는 다량의 전하가 인가될 경우 상기 다이오드 들은 항복(breakdown)을 일으켜 상기 고전압 또는 다량의 전하는 공급전압 노드 또는 접지전압 노드로 방전시킨다.
구체적으로, 본 발명의 일 실시예에 의한 정전기 방전 소자를 도 1a를 참조하여 예시하면 상기 P형 웰 영역(110a) 내에 형성된 P형 이온 주입 영역(120a)은 접지전압 노드와 전기적으로 연결될 수 있고, 상기 P형 웰 영역(110a) 내에 형성된 N형 이온 주입 영역(130a)은 입출력 노드에 연결될 수 있으며, 상기 N형 웰 영역(110b) 내에 형성된 N형 이온 주입 영역(130b)은 공급전압 노드에 연결될 수 있고, 상기 N형 웰 영역(110b) 내에 형성된 P형 이온 주입 영역(120b)은 입출력 노드에 연결될 수 있다.
상기 공급전압 노드(Vdd), 접지전압 노드(Vss) 및 입출력 노드(I/O)에 연결된 다이오드들은 정전기 방전 소자의 역할을 할 수 있다.
도 1b는 상기 도 1a에 도시된 본 발명의 일 실시예에 의한 정전기 방전 소자(100)를 개략적으로 도시한 평면도이다.
도 1b를 참조하면, 본 발명의 일 실시예에 의한 정전기 방전 소자(100)는 기판(105) 내에 형성된 P형 웰 영역(110a) 및 N형 웰 영역(110b), 상기 P형 및 N형 웰 영역(110a, 110b) 내에 소정의 간격으로 이격되어 형성된 P형 이온 주입 영역들(120a, 120b)과 N형 이온 주입 영역들(130a, 130b), 및 상기 이격된 간격 상에 형성된 이격층들(150a, 150b)을 포함한다.
상기 P형 이온 주입 영역들(120a, 120b)과 상기 N형 이온 주입 영역들(130a, 130b)은 각 웰 영역들(110a, 110b) 내에 형성되며 서로 완전히 이격되어 형성될 수 있다.
도면에서는 상기 웰 영역들(110a, 110b), 이온 주입 영역들(120a, 120b, 130a, 130b) 및 이격층들(150a, 150b)이 귀를 가진 사각형 모양으로 도시되었지만 각 귀 부분이 각이 지지 않고 둥그스름한 모양으로 라운드질 수 있다.
또한, 본 발명의 일 실시예에 의한 정전기 방전 소자(100)는 상기 P형 웰 영역(110a) 및 N형 웰 영역(110b) 내에 구분되어 상기 다이오드들(100a, 100b)이 형성되지 않을 수 있다.
상기 P형 웰 영역(110a)과 N형 웰 영역(110b)은 반도체 소자 제조공정에서 통상적으로 사용되는 CMOS 제조공정에 호환성을 갖도록 하기 위하여 도시한 것일 뿐, 상기 웰 영역들(110a, 110b)이 P형 또는 N형으로 반드시 한정되어야 하는 것이 아니다.
그러므로, 상기 웰 영역들(110a, 110b)이 모두 P형 일 수도 있고 N형일 수도 있다.
도 1b는 평면도이므로 때문에 상기 절연층들(140a, 140b)이 보이지 않을 수 있다.
도 2a는 본 발명의 다양한 실시예들에 의한 다이오드(200)를 개략적으로 도시한 종단면도이다.
도 2a를 참조하면, 본 발명의 다양한 실시예들에 의한 다이오드(200)는 기판(205) 내에 형성된 웰 영역(210), 상기 웰 영역(210) 내에 소정의 간격(d)으로 이격되어 형성된 P형 및 N형 이온 주입 영역들(220, 230), 및 상기 이격된 간격(d) 및 각 이온 주입 영역들(220, 230)의 외곽에 형성된 이격층들(250)을 포함한다.
상기 웰 영역(210)은 P형 또는 N형으로 형성될 수 있다.
상기 절연층(240) 및 도전층(250)은 상기 이온 주입 영역들(220, 230)을 정의하기 위하여 형성될 수 있다.
도면에는 상기 이온 주입 영역들(220, 230)의 폭과 상기 이격층들(250)의 간격이 동일하게 도시되었지만, 통상적으로 상기 이온 주입 영역들(220, 230)에 이온을 주입한 다음 열처리 공정을 거치기 때문에 상기 이온 주입 영역들(220, 230)의 폭은 상기 이격층들(250)의 간격보다 넓을 수 있다.
상기 이격층들(250)은 절연층들(240) 및 도전층들(245)을 포함한다.
도 2b는 본 발명의 다양한 실시예들에 의한 다이오드(300)를 개략적으로 도시한 종단면도이다.
도 2b를 참조하면, 본 발명의 다양한 실시예들에 의한 다이오드(300)는 기판(305) 내에 형성된 웰 영역(310), 상기 웰 영역(310) 내에 소정의 간격(d)으로 이격되어 형성된 P형 및 N형 이온 주입 영역들(320, 330), 상기 이격된 간격(d) 상에 적층되어 형성된 이격층(350), 및 상기 기판(305) 내의 이온 주입 영역들(320, 330)의 외곽에 형성된 소자 분리 영역(360)을 포함한다.
상기 소자 분리 영역(360)은 저항을 높여 상기 이온 주입 영역들(320, 330)에 출입하는 전류 또는 전하들이 외부로 새지 않도록 누설 전류를 줄이는 역할을 한다.
도 2b에는 상기 소자 분리 영역(360)이 상기 이온 주입 영역들(320, 330) 및 상기 웰 영역(310)과 경계가 인접하고 있는 것으로 도시되었으나, 각 경계면들이 인접할 필요는 없다.
상기 소자 분리 영역(360)은 상기 이온 주입 영역들(320, 330)과 이격되어 형성될 수 있다. 또 상기 웰 영역(310) 내에 포함되어 형성될 수도 있고 외부에 이격되어 형성될 수도 있다. 또한, 상기 웰 영역(310)과 같은 깊이로 도시되었으나 같은 깊이로 형성될 필요가 없다. 통상적으로는 얕은 깊이로 형성될 수 있으나 좀 더 누설 전류를 좀 더 줄이고 소자의 동작이 더욱 안정적이기를 원한다면 상기 웰 영역(310)보다 더 깊게 형성될 수 있다.
상기 소자 분리 영역(560a)의 깊이는 셀 또는 트랜지스터 회로 영역에 형성되는 소자 분리 영역의 깊이와 동일하게 할 수 있다.
상기 웰 영역(310)은 P형 또는 N형일 수 있다.
상기 이격층(350)은 절연층(340) 및 도전층(345)을 포함한다.
도 3a는 본 발명의 다양한 실시예들에 의한 다이오드(400a)를 개략적으로 도시한 평면도이다.
도 3a를 참조하면, 본 발명의 다양한 실시예들에 의한 다이오드(400a)는 기판(405a) 내에 형성된 웰 영역(410a), 상기 웰 영역(410a) 내에 소정의 간격으로 이격된 P형 및 N형 이온 주입 영역들(420a, 430a), 및 상기 이온 주입 영역들(420a, 430a)의 양쪽으로 형성된 이격층들(450a)을 포함한다.
상기 이격층들(450a)은 상기 이온 주입 영역들(420a, 430a)을 정의하기 위하여 형성될 수 있다.
도면에는 상기 이온 주입 영역(420a, 430a)의 폭과 상기 이격층들(450a)의 간격이 동일하게 도시되었지만, 통상적으로 상기 이온 주입 영역들(420a, 430a)에 이온을 주입한 다음 열처리 공정을 거치기 때문에 상기 이온 주입 영역들(420a, 430a)의 폭은 상기 이격층들(450a)의 간격보다 넓을 수 있다.
상기 웰 영역(410a)은 P형 또는 N형일 수 있다.
도 3b는 본 발명의 다양한 실시예들에 의한 다이오드(400b)를 개략적으로 도시한 평면도이다.
도 3b를 참조하면, 본 발명의 다양한 실시예들에 의한 다이오드(400b)는 기 판(405b) 내에 형성된 웰 영역(410b), 상기 웰 영역(410b) 내에 소정의 간격으로 이격되어 형성된 P형 및 N형 이온 주입 영역들(420b, 430b), 상기 이격된 간격의 상부 및 상기 이온 주입 영역들(420a, 420b)을 감싸고 형성된 이격층(450b)을 포함한다.
상기 본 발명의 다양한 실시예들에 의한 다이오드(400b)는 상기 이격층(450b)이 상기 이온 주입 영역들(420a, 420b)을 감싸고 형성되어 누설 전류를 감소시키기 유리 하며, 이온 주입 영역들(420a, 420b)을 정의할 수 있다.
상기 웰 영역(410a)은 P형 또는 N형일 수 있다.
도 3c는 본 발명의 다양한 실시예들에 의한 다이오드(500a)를 개략적으로 도시한 평면도이다.
도 3c를 참조하면, 본 발명의 다양한 실시예들에 의한 다이오드(500a)는 기판(505) 내에 형성된 웰 영역(510a), 상기 웰 영역(510a) 내에 소정의 간격으로 이격된 P형 및 N형 이온 주입 영역들(520a, 530b), 상기 이격된 간격 상에 형성된 이격층(550b), 및 상기 기판(305) 내의 이온 주입 영역들(320, 330)의 외곽에 형성된 소자 분리 영역들(560a)을 포함한다.
상기 소자 분리 영역들(560a)은 저항을 높여 상기 이온 주입 영역들(520a, 530a)에 출입하는 전류 또는 전하들이 외부로 새지 않도록 막아주는 역할을 한다.
도면에는 상기 소자 분리 영역(560a)이 상기 이온 주입 영역들(520a, 530a)과 경계가 인접하고 있는 것으로 도시되었으나 각 경계면들이 인접할 필요는 없다. 상기 소자 분리 영역들(560a)은 상기 이온 주입 영역들(520a, 530a)과 이격되어 형 성될 수 있다.
또한 상기 소자 분리 영역(560a)이 상기 웰 영역(510a) 내에 포함되어 있는 것으로 도시되었으나 반드시 웰 영역(510a) 내에 포함될 필요는 없다. 상기 웰 영역(510a) 외부에 이격되어 형성될 수도 있다.
상기 소자 분리 영역(560a)의 폭은 셀 또는 트랜지스터 회로 영역에 형성되는 소자 분리 영역의 폭과 동일하게 할 수 있다.
상기 웰 영역(410a)은 P형 또는 N형일 수 있다.
도 3d는 본 발명의 다양한 실시예들에 의한 다이오드(500b)를 개략적으로 도시한 평면도이다.
도 3d를 참조하면, 본 발명의 다양한 실시예들에 의한 다이오드(500b)는 기판(505b) 내에 형성된 웰 영역(510b), 상기 웰 영역(510b) 내에 소정의 간격으로 이격되어 형성된 이온 주입 영역들(520b, 530b), 및 상기 이격된 간격 상에 형성된 이격층(550b), 및 상기 웰 영역(510b) 내에 형성되며 상기 이온 주입 영역들(520b, 530b)을 감싸며 형성된 소자 분리 영역(560b)을 포함한다.
상기 소자 분리 영역(560b)은 상기 이온 주입 영역들(520b, 530b)을 완전히 감싸고 있기 때문에 누설전류 감소 효과가 가장 뛰어나다.
상기 웰 영역(410a)은 P형 또는 N형일 수 있다.
도 4a는 본 발명의 다양한 실시예들에 의한 다이오드(600)를 개략적으로 도시한 종단면도이다.
도 4a를 참조하면, 본 발명의 다양한 실시예들에 의한 다이오드(600)는 기판 (605) 내에 형성된 웰 영역(610), 상기 웰 영역(610) 내에 형성된 N형 이온 주입 영역(630), 상기 N형 이온 주입 영역(630)과 각기 다른 방향으로 소정의 간격으로 이격되어 형성된 복수 개의 P형 이온 주입 영역(620a, 620b), 및 상기 이격된 간격들 상에 형성된 이격층들(650a, 650b)을 포함한다.
상기 웰 영역(610)은 P형 또는 N형으로 형성될 수 있다.
상기 이격층들(650a, 650b)은 절연층들(640a, 640b) 및 도전층들(650a, 650b)을 포함한다.
상기 이격층들(650a, 650b)은 상기 이온 주입 영역들(620a, 620b, 630)을 정의하기 위하여 형성될 수 있다.
도면에는 상기 이온 주입 영역들(620a, 620b, 630)의 폭과 상기 이격층들(650a, 650b)의 간격이 동일하게 도시되었지만, 상기 이온 주입 영역들(620a, 620b, 630)의 폭은 상기 이격층들(650a, 650b)의 간격보다 넓을 수 있다.
상기 도 4a의 다이오드(600)는 복수 개의 전류 경로를 가질 수 있기 때문에 정전기 방전 능력을 더 높일 수 있다.
상기 도 4a의 다이오드(600)는 상기 웰 영역이 P형 또는 N형일 수 있으며, 상기 N형 이온 주입 영역(630)과 P형 이온 주입 영역(620a, 620b)이 서로 바뀔 수 있다.
도 4b는 도 4a에 도시된 본 발명의 다양한 실시예들에 의한 다이오드(600)를 개략적으로 도시한 평면도이다.
도 4b를 참조하면, 본 발명의 다양한 실시예들에 의한 다이오드(600)는 기판 (605) 내에 형성된 웰 영역(610), 상기 웰 영역(610) 내에 형성된 N형 이온 주입 영역(630), 상기 N형 이온 주입 영역(630)과 각기 다른 방향으로 소정의 간격으로 이격되어 형성된 복수 개의 P형 이온 주입 영역(620a, 620b), 및 상기 이격된 간격들 상에 형성된 이격층들(650a, 650b)을 포함한다.
상기 웰 영역(610)은 P형 또는 N형으로 형성될 수 있다.
상기 이격층들(650a, 650b)은 상기 이온 주입 영역들(620a, 620b, 630)을 정의하기 위하여 형성될 수 있다.
상기 도 4b의 다이오드(600)는 복수 개의 전류 경로를 가질 수 있기 때문에 정전기 방전 능력을 더 높일 수 있다.
상기 도 4b의 다이오드(600)는 상기 웰 영역이 P형 또는 N형일 수 있으며, 상기 N형 이온 주입 영역(630)과 P형 이온 주입 영역(620a, 620b)이 서로 바뀔 수 있다.
도 4c는 본 발명의 다양한 실시예들에 의한 다이오드를 개략적으로 도시한 평면도이다.
도 4c를 참조하면, 본 발명의 다양한 실시예들에 의한 다이오드(700)는 기판(705) 상에 형성된 웰 영역(710), 상기 웰 영역(710) 상에 형성된 N형 이온 주입 영역(730), 상기 N형 이온 주입 영역을 3방향에서 감싸며 형성된 이격층(750), 및 상기 N형 이온 주입 영역(730)과 상기 이격층(750)을 사이에 두고 이격되어 형성된 P형 이온 주입 영역(720)을 포함한다.
상기 도 4c에 도시된 다이오드는 P형 이온 주입 영역(720)과 N형 이온 주입 영역(720)의 전류 경로가 3방향으로 형성되므로 2방향으로 전류 경로가 형성될 때보다 정전기 방전 능력이 향상된다.
상기 도 4c의 다이오드(700)는 상기 웰 영역이 P형 또는 N형일 수 있으며, 상기 N형 이온 주입 영역(730)과 P형 이온 주입 영역(720)이 서로 바뀔 수 있다.
도 4d는 본 발명의 다양한 실시예들에 의한 다이오드(800a)를 개략적으로 도시한 평면도이다.
도 4d를 참조하면, 본 발명의 다양한 실시예들에 의한 다이오드(800a)는 기판(805a) 내에 형성된 웰 영역(810a), 상기 웰 영역(810a) 내에 형성된 N형 이온 주입 영역(830a), 상기 N형 이온 주입 영역(830a)을 4방향에서 감싸며 소정의 간격으로 이격되어 형성된 P형 이온 주입 영역(820a), 상기 이격된 간격의 상부에 상기 N형 이온 주입 영역(830a)을 4방향에서 감싸며 형성된 이격층(850a)을 포함한다.
도 4d에 도시된 다이오드(800a)는 4방향으로 전류 경로가 형성되기 때문에 정전기 방전 능력이 가장 우수하다.
상기 도 4d의 다이오드(800a)는 상기 웰 영역(810a)은 P형 또는 N형일 수 있으며, 상기 N형 이온 주입 영역(830a)과 P형 이온 주입 영역(820a)은 서로 바뀔 수 있다.
상기 웰 영역(810a), N형 및 P형 이온 주입 영역들(820a, 830a) 및 이격층(850a)은 도면에서는 사각형으로 도시되었으나 원형 또는 모서리가 라운드진 모양일 수 있다.
도 4e는 본 발명의 다양한 실시예들에 의한 다이오드(800b)를 개략적으로 도 시한 도면이다.
도 4e를 참조하면, 본 발명의 다양한 실시예들에 의한 다이오드(800b)는 기판(805b) 내에 형성된 웰 영역(810b), 상기 웰 영역(810b) 내에 형성된 N형 이온 주입 영역(830b), 상기 N형 이온 주입 영역(830b)을 4방향에서 감싸며 소정의 간격으로 이격되어 형성된 P형 이온 주입 영역(820b), 상기 이격된 간격의 상부에 상기 N형 이온 주입 영역(830b)을 4방향에서 감싸며 형성된 이격층(850b), 및 상기 P형 이온 주입 영역(820b)을 4방향에서 감싸며 형성된 소자 분리 영역(860)을 포함한다.
상기 도 4e에 도시된 다이오드(800b)는 소자 분리 영역(860)이 상기 이온 주입 영역들(820b, 830b)을 외곽에서 감싸고 있기 때문에 누설 전류가 가장 적다.
상기 도 4e의 다이오드(800b)는 상기 웰 영역(810b)은 P형 또는 N형일 수 있으며, 상기 N형 이온 주입 영역(830b)과 P형 이온 주입 영역(820b)은 서로 바뀔 수 있다.
상기 웰 영역(810b), N형 및 P형 이온 주입 영역들(820b, 830b), 이격층(850b), 및 소자 분리 영역(860)은 도면에는 사각형으로 도시되었으나 원형 또는 모서리가 라운드진 모양일 수 있다.
이어서, 본 발명의 일 실시예에 의한 정전기 방전 소자를 제조하는 방법을 설명한다.
도 5a 내지 5d는 본 발명의 일 실시예에 의한 정전기 방전 소자를 제조하는 방법을 설명하기 위한 도면들이다.
도 5a 내지 5d에 도시된 정전기 방전 소자 제조방법은 셀 또는 트랜지스터 회로 영역에서 게이트를 형성하는 공정과 동시에 진행될 수 있다.
도 5a를 참조하면, 본 발명의 일 실시예에 의한 정전기 방전 소자는 기판(905) 내에 P형 및 N형 웰 영역들(910a, 910b)을 형성한다.
상기 P형 및 N형 웰 영역들(910a, 910b)은 기판(905) 상에 포토레지스트막을 형성한 후, 패터닝하여 상기 P형 또는 N형 웰이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하고 이온 주입을 수행하여 상기 P형 또는 N형 웰 영역들(910a, 910b)을 형성한다.
P형 이온을 주입하는 공정과 N형 이온을 주입하는 공정은 각기 따로 수행된다. 따라서, 상기 P형 또는 N형 웰이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 공정은 2회 이상 수행된다.
상기 웰 영역들(910a, 910b)을 형성하는 공정은 셀 또는 트랜지스터 회로 영역에서 CMOS를 형성하는 공정과 동시에 진행될 수 있다.
또는 상기 웰이 형성될 영역을 노출시킬 때 포토레지스트 패턴이 아닌 다른 막질을 이용할 수도 있다. 예를 들어 산화실리콘 또는 질화실리콘으로 상기 웰이 형성될 영역들을 노출시킬 수 있다. 이 경우, 웰이 형성될 영역을 노출시키는 패턴은 포토레지스트 패턴으로 형성될 수 있다.
계속해서 도 5b를 참조하면, 상기 웰들이 형성될 기판 상에 이격층 형성을 위한 절연층(940a) 및 도전층(945a)이 형성된다. 도 5b에서는 상기 절연층(940a)과 도전층(945a)이 패터닝되어 있는 것으로 도시되었으나 패터닝 되지 않고 전면적으 로 형성될 수 있다.
도 5c를 참조하면, 상기 절연층(940a) 및 도전층(945a)을 패터닝하여 이격층들(950)을 형성한다.
상기 이격층들(950)을 형성하는 공정은 셀 또는 트랜지스터 회로 영역에서 게이트를 패터닝하는 공정과 동시에 진행될 수 있다.
즉, 셀 또는 트랜지스터 회로 영역에서 게이트 절연층이 형성될 때, 상기 절연층들(940)이 형성될 수 있고, 게이트 전극이 형성될 때, 상기 도전층들(945)이 형성될 수 있다.
또한 셀 또는 트랜지스터 회로 영역에서 게이트가 패터닝 될 때, 상기 이격층들(950)이 패터닝될 수 있다.
계속해서 도 5d를 참조하면, 상기 이격층들(950)에 의해 노출된 상기 기판(905) 내에 형성된 웰 영역들(910a, 910b) 내에 이온을 주입하여 P형 및 N형 이온 주입 영역들(920a, 920b, 930a, 930b)을 형성한다.
상기 도 5d의 단계를 마친 후, 상기 이격층들(950)을 선택적으로 제거하거나 그대로 두어 본 발명의 일 실시예에 의한 정전기 방전 소자를 완성한다.
상기 도 5a 내지 5d를 참조하여 설명된 정전기 방전 소자 제조방법은 특히 이격층만을 형성하여 본 발명의 일 실시예에 의한 정전기 방전 소자를 제조하는 방법을 대표적으로 설명한 것이다.
본 발명이 속하는 기술분야에 있어서, 상기 이격층(950)의 모양과 크기, 다수의 층으로 구성하는 다양한 방법들은 본 발명의 기술적 사상 내에서 충분히 확장 되어 응용될 수 있을 것이다.
도 6a 내지 도 6b는 본 발명의 일 실시예에 의한 다이오드를 제조하는 방법을 설명하기 위한 도면들이다.
도 6a 내지 6d에 도시된 다이오드를 제조하는 방법은 셀 또는 트랜지스터 회로 영역에서 소자 분리 영역을 형성하는 공정과 동시에 진행될 수 있다.
도 6a를 참조하면, 기판(1005) 상에 버퍼막(1006a)과 식각 방지막(1007a)이 형성된다.
상기 버퍼막(1006a)과 식각 방지막(1007a)는 절연막으로서 산화실리콘막과 질화실리콘막일 수 있다.
도 6b를 참조하면, 상기 버퍼막(1006a)과 식각 방지막(1007a)을 패터닝하여 기판의 상면을 선택적으로 노출시킨다.
상기 기판의 상면을 선택적으로 노출시키는 단계는, 먼저 상기 식각 방지막(1007a) 상에 포토레지스트막을 형성하고 패터닝하여 상기 식각 방지막(1007a)의 상면을 노출 시키는 포토레지스트 패턴을 형성한다. 다음으로 상기 노출된 부위의 식각 방지막(1007a)과 버퍼막(1006a)을 연속적으로 식각하고 상기 포토레지스트 패턴을 제거하여 상기 버퍼막 패턴(1006b)과 식각 방지막 패턴(1007b)을 형성한다.
도 6c를 참조하면, 상기 노출된 기판을 식각하여 트렌치(1060a)를 형성한다.
도 6d를 참조하면, 상기 식각 방지막 패턴(1007b) 및 버퍼막 패턴(1006b)을 제거하여 기판 전면을 노출 시킨 후, 상기 트렌치(1060a) 내에 소자 분리를 위한 절연물을 채워 소자 분리 영역(1060)을 형성한다.
다음으로 이온을 주입하여 웰 영역(1010)을 형성한다.
상기 소자 분리를 위한 절연물은 산화실리콘이며, 선택적으로 상기 트렌치(1060a)의 저면 및 측벽에 질화실리콘을 형성하고 상기 절연물을 채울 수 있다.
상기 트렌치(1060a) 내에 절연물을 채운 다음 평탄화 공정을 진행하여 도 6d에 도시된 도면에서와 같이 기판(1005) 및 소자 분리 영역(1060)의 상부를 평탄하게 할 수 있다.
상기 웰 영역(1060)은 소자 분리 영역(1060)을 형성한 다음 포토레지스트 등으로 이온을 주입할 영역을 정의한 다음 이온 주입 공정을 진행하고 상기 포토레지스트를 제거하여 형성될 수 있다.
상기 웰 영역(1010)은 상기 소자 분리 영역(1060)보다 넓게 형성될 수도 있고 좁게 형성될 수도 있다.
상기 웰 영역(1010)을 형성하는 공정은 상기 소자 분리 영역(1060)을 형성하는 공정보다 먼저 진행될 수도 있다.
도 6e를 참조하면, 상기 소자 분리 영역(1060)과 웰 영역(1010)이 형성된 기판(1005) 내에 이온 주입 영역들(1020, 1030)을 정의하며 절연층들(1040)과 도전층들(1045)를 포함하는 이격층들(1050)을 형성한다. 다음으로 이온 주입 공정을 진행하여 상기 이온 주입 영역들(1020, 1030)을 형성한다.
마지막으로, 상기 이격층들(1050)을 선택적으로 제거하거나 그대로 두어 본 발명의 일 실시예에 의한 다이오드를 완성한다.
도 6a 내지 도 6e에 도시된 본 발명의 일 실시예에 의한 다이오드의 제조방 법은 대표적인 경우를 예로 들어 설명한 것이다.
본 발명이 속하는 기술분야에 있어서, 상기 소자 분리 영역(1060)의 모양과 크기 등을 구성하는 다양한 방법들은 본 발명의 기술적 사상 내에서 충분히 확장되어 응용될 수 있을 것이다.
도 7은 본 발명의 다른 실시예에 의한 정전기 방전 소자를 개략적으로 도시한 종단면도이다.
보다 상세하게는 반도체 소자의 CMOS 제조 공정에 따라 함께 제조된 정전기 방전 소자(1100)이다.
도 7을 참조하면, 본 발명의 다른 실시예에 의한 정전기 방전 소자는 기판(1105) 내에 형성된 P형 웰 영역(1110a), 상기 P형 웰 영역(1110a) 내에 형성되며 소정의 간격(d3)을 두고 이격된 N형 이온 주입 영역들(1120), 상기 소정의 간격(d3) 상부에 형성된 제 1 이격층(1150a), 및 상기 N형 이온 주입 영역들(1120)의 외곽에 형성된 소자 분리 영역들(1160)을 포함하는 제 1 다이오드, 및 상기 P형 웰 영역(1110a) 내에 형성된 N형 웰 영역(1110b), 상기 N형 웰 영역(1110b) 내에 형성되며 소정의 간격(d4)을 두고 이격된 P형 이온 주입 영역들(1130), 상기 이격된 간격(d4) 상부에 형성된 제 2 이격층(1150b), 및 상기 P형 이온 주입 영역들(1130)의 외곽에 형성된 소자 분리 영역들(1160)을 포함하는 제 2 다이오드를 포함한다.
상기 제 1 이격층(1150a)은 제 1 절연층(1140a) 및 제 2 도전층(1145a)을 포함한다.
상기 제 2 이격층(1150b)은 제 2 절연층(1140b) 및 제 2 도전층(1145b)을 포 함한다.
상기 제 1 및 제 2 절연층은 산화실리콘이고, 제 1 및 제 2 도전층은 다결정 실리콘, 실리콘 함유 금속, 또는 금속 중에서 어느 하나 이상을 선택할 수 있다.
상기 소자 분리 영역(1160)은 STI(Shallow Trench Isolation)일 수 있다.
상기 이격층들(1150a, 1150b)의 넓이가 상기 간격들(d3, d4)과 같은 넓이로 도시되어 있지만 더 넓을 수 있다.
상기 소자 분리 영역들(1160)은 반드시 존재하여야 하는 것이 아니고 실시자의 의사에 따라 선택적으로 형성될 수 있다.
P형 웰 영역(1110a) 및 N형 웰 영역(1110b)은 서로 겹치지 않고 독립적으로 형성될 수도 있으며 서로 위치가 바뀌어 형성될 수도 있다.
각 요소들의 크기와 모양은 본 발명의 기술적 사상을 보다 쉽게 설명하기 위하여 간략화하였고 과장한 것이다. 실제적인 정전기 방전 소자는 도면과 같이 각이 진 모양이 아니고 라운드진 모양일 것이며, 각 구성 요소간의 거리가 매우 멀리 떨어져 있어서 하나의 도면 또는 사진으로 나타내지 못할 수 있다.
상기 N형 이온 주입 영역들(1120) 중 일부는 입출력 노드(I/O)에 전기적으로 연결될 수 있고, 다른 일부는 접지전압(Vss) 노드에 전기적으로 연결될 수 있다. 상기 제 1 도전층(1145a)은 상기 N형 이온 주입 영역들(1120) 중의 어느 하나와 전기적으로 연결될 수 있다.
상기 P형 이온 주입 영역들(1130) 중 일부는 입출력 노드(I/O)에 전기적으로 연결될 수 있고, 다른 일부는 공급전압(Vdd) 노드에 전기적으로 연결될 수 있다. 상기 제 2 도전층(1145b)은 상기 P형 이온 주입 영역들(1130) 중 어느 하나와 전기적으로 연결될 수 있다.
도 7에 도시된 본 발명의 일 실시예에 의한 정전기 방전 소자(1100)는 정전기 방전 시, 전류의 흐름이 수평방향이고 중간에 소자 분리 영역 같은 절연 영역이 없어서 저항이 매우 낮으므로 정전기를 방전하는 능력이 뛰어나다.
또한 CMOS 공정과 같은 순서의 공정으로 제조될 수 있어서 별도의 공정없이 손쉽게 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 일 실시예에 의한 정전기 방전 소자는 기존의 제조 공정을 이용하므로 제조가 용이하고, 턴-온 시의 저항이 낮아 정전기 방전 능력이 탁월하다.
Claims (20)
- 기판 내에 형성된 제 1 웰 영역,상기 제 1 웰 영역 내에 형성된 제 1 P형 이온 주입 영역,상기 제 1 웰 영역 내에 형성되며 상기 제 1 P형 이온 주입 영역과 제 1 간격으로 이격되어 있는 제1 N형 이온 주입 영역,상기 제 1 간격의 상부에 형성된 제 1 이격층을 포함하는 제 1 다이오드, 및상기 기판 내에 형성된 제 2 웰 영역,상기 제 2 웰 영역 내에 형성된 제 2 P형 이온 주입 영역,상기 제 2 웰 영역 내에 형성되며 상기 제 2 P형 이온 주입 영역과 제 2 간격으로 이격되어 있는 제 2 N형 이온 주입 영역,상기 제 2 간격의 상부에 형성된 제 2 이격층을 포함하는 제 2 다이오드를 포함하는 정전기 방전 소자.
- 제 1 항에 있어서,상기 제 1 이격층은 제 1 절연층 및 제 1 도전층이 적층되어 형성되고, 및상기 제 2 이격층은 제 2 절연층 및 제 2 도전층이 적층되어 형성되는 정전기 방전 소자.
- 제 1 항에 있어서,상기 제 1 P형 이온 주입 영역과 전기적으로 연결되는 접지전압 노드,상기 제 2 N형 이온 주입 영역과 전기적으로 연결되는 공급전압 노드, 및상기 제 1 N형 이온 주입 영역 및 상기 제 2 P형 이온 주입 영역과 전기적으로 연결되는 입출력 노드를 더 포함하는 정전기 방전 소자.
- 제 1 항에 있어서,상기 제 1 웰 영역은 P형 웰 영역이고 상기 제 2 웰 영역은 N형 웰 영역인 정전기 방전 소자.
- 제 2 항에 있어서,상기 제 1 및 제 2 절연층은 산화실리콘이고, 및상기 제 1 및 제 2 도전층은 다결정 실리콘, 실리콘 함유 금속, 또는 금속 중 어느 하나 이상인 정전기 방전 소자.
- 제 1 항에 있어서,상기 제 1 또는 제 2 P형 이온 주입 영역 또는 상기 제 1 또는 제 2 N형 이온 주입 영역을 사이에 두고 상기 제 1 또는 제 2 간격으로 이격된 간격 상에 형성된 상기 제 1 또는 제 2 이격층과 대향하도록 형성된 제 3 이격층을 더 포함하는 정전기 방전 소자.
- 제 1 항에 있어서,상기 제 1 또는 제 2 P형 이온 주입 영역 또는 상기 제 1 또는 제 2 N형 이온 주입 영역을 사이에 두고 상기 제 1 또는 제 2 간격으로 이격된 간격과 대향하게 형성된 소자 분리영역을 포함하는 정전기 방전 소자.
- 기판 내에 제 1 웰 영역을 형성하고,상기 기판 내에 제 2 웰 영역을 형성하고,상기 제 1 및 제 2 웰 영역 상에 이격층을 형성하고,상기 제 1 웰 영역 및 제 2 웰 영역 내에 P형 이온 주입 영역을 형성하고, 및상기 제 1 웰 영역 및 제 2 웰 영역 내에 N형 이온 주입 영역을 형성하는 단계를 포함하는 정전기 방전 소자 제조방법.
- 제 8 항에 있어서,상기 제 1 웰은 P형 웰이고 제 2 웰은 N형 웰인 정전기 방전 소자 제조방법.
- 제 8 항에 있어서,상기 이격층은 절연층 및 도전층을 적층하여 형성되는 정전기 방전 소자 제조방법.
- 제 10 항에 있어서,상기 절연층은 산화실리콘이고 상기 도전층은 다결정 실리콘, 실리콘 함유 금속, 또는 금속 중에서 어느 하나 이상인 정전기 방전 소자 제조방법.
- 기판 내에 형성된 웰 영역,상기 웰 영역 내에 형성된 P형 이온 주입 영역,상기 웰 영역 내에 형성되며 상기 P형 이온 주입 영역과 소정의 간격을 두고 이격되어 있는 N형 이온 주입 영역, 및상기 P형 이온 주입 영역과 N형 이온 주입 영역의 이격된 간격의 상부에 형성된 제 1 이격층을 포함하는 다이오드.
- 제 12 항에 있어서,상기 제 1 이격층의 폭이 상기 이격된 간격보다 넓은 다이오드.
- 제 12 항에 있어서,상기 P형 이온 주입 영역 또는 상기 N형 이온 주입 영역을 사이에 두고 상기 이격된 간격 상에 형성된 제 1 이격층과 대향하도록 상기 기판 상에 형성된 제 2 이격층을 포함하는 다이오드.
- 제 12 항에 있어서,상기 P형 이온 주입 영역 또는 상기 N형 이온 주입 영역을 사이에 두고 상기 이격된 간격과 대향하도록 형성된 소자 분리영역을 포함하는 다이오드.
- 제 12 항에 있어서,상기 P형 이온 주입 영역, N형 이온 주입 영역, 제 1 이격층을 3방향 이상에서 감싸도록 상기 기판 내에 형성된 소자 분리영역을 포함하는 다이오드.
- 기판 내에 형성된 웰 영역,상기 웰 영역 내에 형성된 제 1 이온 주입 영역,상기 웰 영역 내에 형성되며 상기 제 1 이온 주입 영역과 제 1 간격을 두고 일 방향으로 이격되어 있는 제 2 이온 주입 영역,상기 웰 영역 내에 형성되며 상기 제 1 이온 주입 영역과 제 2 간격을 두고 상기 일 방향과 대향하는 방향으로 이격되어 있는 제 3 이온 주입 영역,상기 제 1 간격 상에 형성된 제 1 절연층,상기 제 1 절연층 상에 형성된 제 1 도전층,상기 제 2 간격 상에 형성된 제 2 절연층, 및상기 제 2 절연층 상에 형성된 제 2 도전층을 포함하는 다이오드.
- 기판 내에 형성된 웰 영역,상기 웰 영역 내에 형성된 제 1 이온 주입 영역,상기 웰 영역 상에 형성되며 상기 제 1 이온 주입 영역을 3방향으로 감싸는 절연층,상기 절연층 상에 형성된 도전층, 및상기 웰 영역 내에 형성되며 상기 절연층의 외부에 형성된 제 2 이온 주입 영역을 포함하는 다이오드.
- 기판 내에 형성된 웰 영역,상기 웰 영역 내에 형성된 제 1 이온 주입 영역,상기 웰 영역 상에 형성되며 상기 제 1 이온 주입 영역을 4 방향으로 감싸는 절연층,상기 절연층 상에 형성된 도전층, 및상기 웰 영역 내에 형성되며 상기 절연층의 외부에 형성된 제 2 이온 주입 영역을 포함하는 다이오드.
- 기판 내에 형성된 P형 웰 영역,상기 P형 웰 영역 내에 형성되며 소정의 간격을 두고 이격된 N형 이온 주입 영역들,상기 소정의 간격 상부에 형성된 제 1 이격층, 및상기 N형 이온 주입 영역들의 외곽에 형성된 소자 분리 영역들을 포함하는 제 1 다이오드, 및상기 P형 웰 영역 내에 형성된 N형 웰 영역,상기 N형 웰 영역 내에 형성되며 소정의 간격을 두고 이격된 P형 이온 주입 영역들,상기 이격된 간격 상부에 형성된 제 2 이격층, 및상기 P형 이온 주입 영역들의 외곽에 형성된 소자 분리 영역들을 포함하는 제 2 다이오드를 포함하는 정전기 방전 소자.
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