KR101522530B1 - 정전기 방전 보호 소자 및 그 제조 방법 - Google Patents
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Abstract
정전기 방전 보호 소자 및 그 제조 방법이 제공된다. 상기 정전기 방전 보호 소자는 상기 반도체 기판에 형성되는 고전압 제1 도전형 웰, 상기 고전압 제1 도전형 웰의 일 영역 내에 제1 도전형 드리프트 영역, 및 제1 도전형 불순물 영역이 차례로 적층되도록 형성되는 제 1 적층 영역, 상기 고전압 제1 도전형 웰의 다른 영역 내에 제2 도전형 드리프트 영역 및 제2 도전형 불순물 영역이 차례로 적층되도록 형성되는 제2 적층 영역, 및 상기 제1 적층 영역 및 상기 제2 적층 영역을 격리시키기 위하여 상기 제1 적층 영역 및 상기 제2 적층 영역 사이에 형성되는 소자 분리막을 포함한다.
정전기 보호, 고전압 다이오드(HV-Diode)
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자의 정전기 방전 보호 소자에 관한 것이다.
정전기로부터 집적회로를 보호하기 위하여 ESD(Electrostatic Discharge) 보호 회로가 사용된다. 높은 구동 전압이 사용되며, 자동차 등과 같이 정전기에 취약한 환경에서 동작하는 고전압용 집적 회로는 일반적인 로직 집적회로에 비하여 더 높은 ESD 보호 레벨이 요구된다.
DENMOS(Drain Extended NMOS)나 고전압 다이오드(HV-Diode)는 일반적으로 고전압용 정전기 보호 소자로 이용되고 있다.
도 1은 일반적인 고전압 다이오드 정전기 보호 소자의 단면도를 나타낸다. 도 1을 참조하면, 상기 고전압 다이오드는 항복전압이 동작 전압보다 약 1.5배정도 높아야 하기 때문에 통상적으로 항복전압을 좌우하는 애노드(Anode) 영역(N+)에 활성 영역보다 상대적으로 불순물 농도가 낮은 드리프트 영역(N-Drift))을 형성하여 이 조건을 충족시키고 있다.
점차 반도체 제조 공정은 설계 디자인 룰(Design Rule)을 축소하고, 좀더 완벽한 절연(isolation)으로 오프 누설(off leakage)을 줄이기 위해 STI(Shallow Trench Isolation)의 깊이(depth)를 늘려가고 있기 때문에 정전기 보호 소자의 효율은 떨어지고 있다. 특히, 다이오드 소자의 순방향(Forward) 특성이 고전압 웰(HP WELL)안에서 두 전극들(N+ 및 P+) 사이의 저항이 증가하게 됨으로써 역방향(Reverse) 특성에 비해 저하될 수 있다. 정전기 보호 소자의 특성을 향상시키기 위해 추가적인 주입 공정을 이용하게 되면, 생산 원가의 증가를 피할 수 없게 된다.
본 발명이 이루고자 하는 기술적 과제는 추가적인 불순물 주입 공정 없이 정전기 보호 소자의 특성을 향상시킬 수 있는 정전기 방전 보호 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 정전기 방전 보호 소자는 상기 정전기 방전 보호 소자는 상기 반도체 기판에 형성되는 고전압 제1 도전형 웰, 상기 고전압 제1 도전형 웰의 일 영역 내에 제1 도전형 드리프트 영역, 및 제1 도전형 불순물 영역이 차례로 적층되도록 형성되는 제 1 적층 영역, 상기 고전압 제1 도전형 웰의 다른 영역 내에 제2 도전형 드리프트 영역 및 제2 도 전형 불순물 영역이 차례로 적층되도록 형성되는 제2 적층 영역, 및 상기 제1 적층 영역 및 상기 제2 적층 영역을 격리시키기 위하여 상기 제1 적층 영역 및 상기 제2 적층 영역 사이에 형성되는 소자 분리막을 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 정전기 방전 보호 소자의 제조 방법은 반도체 기판에 제1 도전형 불순물을 주입하여 고전압 제1 도전형 웰을 형성하는 단계, 상기 고전압 제1 도전형 웰의 일 영역 내에 제1 도전형 불순물을 주입하여 제1 도전형 드리프트 영역, 및 제1 도전형 불순물 영역이 차례로 적층되는 제1 적층 영역을 형성하는 단계, 상기 고전압 제1 도전형 웰의 다른 영역 내에 제2 도전형 불순물을 주입하여 제2 도전형 드리프트 영역 및 제2 도전형 불순물 영역이 차례로 적층되는 제2 적층 영역을 형성하는 단계, 및 상기 제1 적층 영역 및 상기 제2 적층 영역을 격리시키기 위하여 상기 제1 적층 영역 및 상기 제2 적층 영역 사이에 소자 분리막을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 정전기 방전 보호 소자 및 그 제조 방법은 가아드 링의 넷 도핑을 증가시키는 적층 구조를 형성함으로써 정전기 방전 보호 소자의 애노드 및 캐소드 사이의 저항을 줄일 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
본 발명의 이해를 돕기 위해, 제1 도전형은 n형이고, 제2 도전형은 p형이라고 가정하면서 설명한다. 그러나, 제1 도전형이 p형이고 제2 도전형이 n형인 경우에도 본 발명은 동일한 원리로 적용될 수 있다.
도 2은 본 발명의 실시 예에 따른 정전기 방전 보호 소자(200)를 나타내는 단면도이다. 도 2를 참조하면, 상기 정전기 방전 보호 소자(200)는 반도체 기판(210), 고전압 제1 도전형(예컨대, P형) 웰(215), 소자 분리막(220), 제1 도전형 드리프트 영역(230), 제1 도전형 불순물 영역(240), 제2 도전형(예컨대, N형) 드리프트 영역(250), 제2 도전형 불순물 영역(260)을 포함한다.
도 2에서는 제1 도전형은 P형, 제2 도전형은 N형인 경우를 설명하지만, 본 발명은 이에 한정되는 것은 아니며, 제1 도전형은 N형, 제2 도전형은 P형인 경우도 포함한다.
상기 반도체 기판(210)은 제1 도전형 실리콘 기판일 수 있다. 상기 고전압 P형 웰(215)은 상기 반도체 기판(210)의 일 영역에 P형 불순물, 예컨대, 보론(Boron)을 임플란트하여 형성할 수 있다.
상기 P-드리프트 영역(230) 및 상기 제1 도전형 불순물 영역(240)은 상기 고전압 P형 웰(215) 내에 P형 불순물 이온을 주입하여 형성한다. 이때 별도의 이온 주입 공정을 추가하지 않고 저전압 소자의 드리프트 영역 및 소스 및 드레인 형성 공정을 이용하여 상기 P-드리프트 영역(230) 및 상기 제1 도전형 불순물 영역(240)을 형성할 수 있다.
상기 제1 도전형 불순물 영역(240)은 상기 고전압 P형 웰(215)의 일부 상부 표면에 형성되고, 상기 P-드리프트 영역(230)은 상기 제1 도전형 불순물 영역(240)의 하부에 형성된다. 상기 제1 도전형 불순물 영역(240)은 다이오드의 애노드 영역일 수 있다.
상기 N-드리프트 영역(250) 및 상기 제2 도전형 불순물 영역(260)은 상기 고전압 P형 웰(215) 내에 N형 불순물 이온, 예컨대, 인(Phosphorus)을 주입하여 형성한다. 상기 제2 도전형 불순물 영역(260)은 상기 고전압 P형 웰(215)의 다른 일부 상부 표면에 형성되고, 상기 N-드리프트 영역(250)은 상기 제2 도전형 불순물 영역(260)의 하부에 형성된다. 상기 제2 도전형 불순물 영역(260)은 다이오드의 캐소드 영역일 수 있다.
상기 P-드리프트 영역(230) 및 상기 제1 도전형 불순물 영역(240)은 상기 소자 분리막(220)에 의하여 상기 N-드리프트 영역(250) 및 상기 제2 도전형 불순물 영역(260)과 격리된다. 예컨대, 상기 소자 분리막(220)은 상기 P-드리프트 영역(230) 및 상기 제1 도전형 불순물 영역(240)이 적층된 제1 적층 영역(270)과 상기 N-드리프트 영역(250) 및 상기 제2 도전형 불순물 영역(260)이 적층된 제2 적층 영역(280) 사이에 형성되며, 상기 제1 적층 영역(270)이 상기 제2 적층 영역(280) 둘레를 감싸도록 형성된다. 여기서 상기 제1 적층 영역(270)을 픽업(Pick-up) 영역 또는 가아드 링(guard ring) 영역이라 한다.
상기 소자 분리막(220)은 STI(Shallow Trench Isolation) 기술을 이용하여 형성될 수 있으며, 상기 제1 적층 영역(270) 및 제2 적층 영역(280)보다 깊게 상기 고전압 제1 도전형 웰 내에 형성된다.
도 3은 도 2에 도시된 제1 적층 영역(270)의 넷 도핑(net dopping) 프로파일을 나타낸다. 도 3을 참조하면, 상기 P-드리프트 영역(230)의 불순물 농도는 상기 제1 도전형 불순물 영역(240)의 불순물 농도보다 낮다. 그러나 상기 P-드리프트 영역(230)을 형성하기 위하여 추가적으로 P형 불순물을 도핑하므로 상기 제1 적층 영역(270)의 넷 도핑은 증가된다.
고전압 P형 웰(215)에서 제1 도전형 불순물 영역(240)와 제2 도전형 불순물 영역(260) 사이의 경로로 전류가 흘러갈 때 경로가 단축되고 가아드 링의 넷 도핑이 증가됨에 따라 상기 경로의 저항을 줄일 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 정전기 방전 보호 소자(400)를 나타내는 단면도이다. 도 4를 참조하면, 상기 정전기 방전 보호 소자(400)는 반도체 기판(410), 고전압 제1 도전형(예컨대, P형) 웰(420), 제1 도전형 웰(432), 제1 도전형 드리프트 영역(434), 제1 도전형 불순물 영역(436), 제2 도전형(예컨대, N형) 드리프트 영역(452), 제2 도전형 불순물 영역(454), 및 소자 분리막(470)을 포함한다.
도 4에서는 제1 도전형은 P형, 제2 도전형은 N형인 경우를 설명하지만, 본 발명은 이에 한정되는 것은 아니며, 제1 도전형은 N형, 제2 도전형은 P형인 경우도 포함한다.
상기 반도체 기판(410)은 제1 도전형 실리콘 기판일 수 있다. 상기 고전압 제1 도전형 웰(420)은 상기 반도체 기판(410)의 일 영역에 형성된다.
상기 고전압 제1 도전형 웰(420)의 일 영역 내에 제1 도전형 웰(432), 제1 도전형 드리프트 영역(434), 및 제1 도전형 불순물 영역(436)이 차례로 반도체 기판 표면까지 적층된 제 1 적층 영역(440)이 형성된다.
예컨대, 상기 고전압 제1 도전형 웰(420)의 일 영역 내에 제1 도전형 불순물을 주입하여 제1 도전형 웰(432), 및 제1 도전형 드리프트 영역(434)을 형성할 수 있다. 그리고 상기 제1 도전형 드리프트 영역(434) 내에 제1 도전형 불순물을 주입하여 상기 제1 도전형 드리프트 영역(434) 상부에 제1 도전형 불순물 영역(436)을 형성할 수 있다.
이때 별도의 이온 주입 공정을 추가하지 않고 웰 형성 공정, 저전압 소자의 드리프트 영역 및 소스 및 드레인 형성 공정을 이용하여 상기 P-드리프트 영역(434) 및 상기 제1 도전형 불순물 영역(436)을 형성할 수 있다.
상기 고전압 제1 도전형 웰(420)의 다른 영역 내에 제2 도전형 드리프트 영역(452) 및 제2 도전형 불순물 영역(454)이 적층된 제2 적층 영역(460)이 형성된다.
예컨대, 상기 고전압 제1 도전형 웰(420)의 다른 영역 내에 제2 도전형 불순물 이온을 주입하여 제2 도전형 드리프트 영역(452)을 형성할 수 있다. 그리고 상기 제2 도전형 드리프트 영역(452) 내에 제2 도전형 불순물 이온을 주입하여 상기 제2 도전형 드리프트 영역(452)의 상부에 상기 제2 도전형 불순물 영역(454)을 형성할 수 있다.
상기 소자 분리막(470)은 상기 제1 적층 영역(440) 및 상기 제2 적층 영역(460)을 격리시키기 위하여 상기 제1 적층 영역(440) 및 상기 제2 적층 영역 (460) 사이에 형성되며, 상기 제1 적층 영역(270)이 상기 제2 적층 영역(280) 둘레 를 감싸도록 형성된다.
상기 소자 분리막(220)은 STI(Shallow Trench Isolation) 기술을 이용하여 형성될 수 있으며, 상기 제1 도전형 드리프트 영역(434)보다는 깊고, 상기 제1 도전형 웰(432)보다는 낮도록 상기 고전압 제1 도전형 웰(420) 내에 형성될 수 있다.
도 5는 도 4에 도시된 제1 적층 영역(440)의 넷 도핑(net dopping) 프로파일을 나타낸다. 도 5를 참조하면, 상기 제1 도전형 웰(432)의 불순물 농도는 상기 제1 도전형 드리프트 영역(434)의 불순물 농도보다 낮고, 상기 제1 도전형 드리프트 영역(434)의 불순물 농도는 상기 제1 도전형 불순물 영역(436)의 불순물 농도보다 낮다.
그러나 도 3에 도시된 불순물 도핑 프로파일과 비교할 때, 상기 제1 도전형 웰(432) 형성을 위하여 추가적으로 제1 도전형 불순물을 도핑하므로 도 5에 도시된 넷 도핑은 더 증가된 프로파일을 갖는다. 따라서 도 3에 비교하여 경로 저항이 감소되는 효과가 크다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 고전압 다이오드 정전기 보호 소자의 단면도를 나타낸다.
도 2은 본 발명의 실시 예에 따른 정전기 방전 보호 소자를 나타내는 단면도이다.
도 3은 도 2에 도시된 제1 적층 영역의 넷 도핑 프로파일을 나타낸다.
도 4는 본 발명의 다른 실시 예에 따른 정전기 방전 보호 소자를 나타내는 단면도이다.
도 5는 도 4에 도시된 제1 적층 영역의 넷 도핑 프로파일을 나타낸다.
Claims (10)
- 반도체 기판에 형성되는 제1 도전형 제1 웰;상기 제1 도전형 제1 웰의 일 영역 내에 제1 도전형 제2 웰, 제1 도전형 드리프트 영역, 및 제1 도전형 불순물 영역이 차례로 적층되도록 형성되는 제 1 적층 영역;상기 제1 도전형 제1 웰의 다른 영역 내에 제2 도전형 드리프트 영역 및 제2 도전형 불순물 영역이 차례로 적층되도록 형성되는 제2 적층 영역; 및상기 제1 적층 영역 및 상기 제2 적층 영역을 격리시키기 위하여 상기 제1 적층 영역 및 상기 제2 적층 영역 사이에 형성되는 소자 분리막을 포함하며,상기 소자 분리막은 상기 제1 도전형 드리프트 영역보다는 깊고, 상기 제1 도전형 제2 웰보다는 낮도록 상기 제1 도전형 제1 웰 내에 형성되는 것을 특징으로 하는 정전기 방전 보호 소자.
- 제1항에 있어서,상기 제1 적층 영역이 상기 제2 적층 영역 둘레를 감싸도록 형성되는 것을 특징으로 하는 정전기 방전 보호 소자.
- 제1항에 있어서,상기 제1 도전형 제2 웰의 불순물 농도는 상기 제1 도전형 드리프트 영역의 불순물 농도보다 낮은 것을 특징으로 하는 정전기 방전 보호 소자.
- 제1항에 있어서,상기 제1 도전형 드리프트 영역에 도핑되는 불순물 농도는 상기 제1 도전형 불순물 영역에 도핑되는 불순물 농도보다 낮은 것을 특징으로 하는 정전기 방전 보호 소자.
- 제1항에 있어서,상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 정전기 방전 보호 소자.
- 반도체 기판에 제1 도전형 불순물을 주입하여 제1 도전형 제1 웰을 형성하는 단계;상기 제1 도전형 제1 웰의 일 영역 내에 제1 도전형 불순물을 주입하여 제1 도전형 제2 웰, 제1 도전형 드리프트 영역, 및 제1 도전형 불순물 영역이 차례로 적층되는 제1 적층 영역을 형성하는 단계;상기 제1 도전형 제1 웰의 다른 영역 내에 제2 도전형 불순물을 주입하여 제2 도전형 드리프트 영역 및 제2 도전형 불순물 영역이 차례로 적층되는 제2 적층 영역을 형성하는 단계; 및상기 제1 적층 영역 및 상기 제2 적층 영역을 격리시키기 위하여 상기 제1 적층 영역 및 상기 제2 적층 영역 사이에 소자 분리막을 형성하는 단계를 포함하며,상기 소자 분리막은 상기 제1 도전형 드리프트 영역보다는 깊고, 상기 제1 도전형 제2 웰보다는 낮도록 상기 제1 도전형 제1 웰 내에 형성되는 것을 특징으로 하는 정전기 방전 보호 소자 제조 방법.
- 제6항에 있어서, 상기 소자 분리막을 형성하는 단계는,STI(Shallow Trench Isolation) 기술을 이용하여 상기 제1 적층 영역 및 제2 적층 영역보다 깊게 상기 제1 도전형 제1 웰 내에 상기 소자 분리막을 형성하는 것을 특징으로 하는 정전기 방전 보호 소자의 제조 방법.
- 제6항에 있어서, 상기 제1 적층 영역을 형성하는 단계는,상기 제1 도전형 제1 웰의 일 영역 내에 제1 도전형 불순물을 주입하여 제1 도전형 제2 웰, 및 제1 도전형 드리프트 영역을 형성하는 단계; 및상기 제1 도전형 드리프트 영역 내에 제1 도전형 불순물을 주입하여 제1 도전형 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 정전기 방전 보호 소자의 제조 방법.
- 제6항에 있어서,상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 정전기 방전 보호 소자의 제조 방법.
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