KR101522455B1 - Ｅｓｄ 보호를 위한 장치 - Google Patents
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Abstract
구조물은 기판 위에 형성된 N+ 영역, 기판 위에 형성된 P+ 영역 및 N+ 영역과 P+ 영역 사이에 형성된 제1 에피택셜 성장 블록 영역을 포함하며, N+ 영역과 P+ 영역은 다이오드를 형성한다.
Description
본 발명은 정전기 방전(ESD) 보호를 위한 장치에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도에서의 끊임없는 향상으로 인해 급격한 성장을 경험해 왔다. 대부분, 이러한 집적 밀도에서의 향상은 최소 피처 크기의 반복된 감축으로부터 유발되었으며, 이것은 주어진 면적내로 보다 많은 컴포넌트들이 집적되도록 해준다. 하지만, 보다 작은 피처 크기는 보다 많은 누설 전류를 야기시킬 수 있다. 최근에 훨씬 작은 전자 디바이스들에 대한 요구가 커져감에 따라, 반도체 디바이스들의 누설 전류를 감소시킬 필요성은 커져갔다.
반도체 기술들이 진화함에 따라, 반도체 디바이스들에서 누설 전류를 한층 더 감소시키기 위한 효율적인 대안책으로서 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)가 부각되어 왔다. FinFET에서, 드레인, 채널 영역 및 소스를 포함한 활성 영역은 FinFET이 위치해 있는 반도체 기판의 표면으로부터 위로 돌출해 있다. 지느러미(fin)와 같은, FinFET의 활성 영역은 단면상으로 봤을 때 직사각형 형상을 가질 수 있다. 또한, FinFET의 게이트 구조물은 꺼꾸로된 U자형과 같이 세 개의 면들을 둘러싸는 형태로 활성 영역을 에워싼다. 그 결과, 채널의 게이트 구조물의 제어는 보다 강력해진다. 통상적인 평면형 트랜지스터들의 짧은 채널 누설 효과는 감소되었다. 이에 따라, FinFET이 턴 오프되면, 게이트 구조물은 누설 전류를 감소시키기 위해 채널을 보다 잘 제어할 수 있다.
FinFET들을 비롯한 반도체 디바이스들은 정전기 방전(electrostatic discharge; ESD) 천이와 같은 매우 높은 전압 스파이크들에 취약하다. ESD는 정전하의 형성으로 인해 두 개의 물체들 사이에 흐르는 신속한 방전이다. 신속한 방전은 비교적 큰 전류를 생성할 수 있기 때문에 ESD는 반도체 디바이스들을 파괴시킬 수 있다. ESD 보호 구조물들은 집적 회로들을 위해 필요하다. ESD 보호에서, ESD 회로는 입력 및 출력 패드들과 같은 집적 회로 단자들 근처에서 형성되며, 또한 전원 단자들을 위해 형성된다. ESD 보호 회로들은 ESD로 인한 반도체 고장을 감소시키기 위해 전류 방전 경로를 제공할 수 있다.
구조물은 기판 위에 형성된 N+ 영역, 기판 위에 형성된 P+ 영역 및 N+ 영역과 P+ 영역 사이에 형성된 제1 에피택셜 성장 블록 영역을 포함하며, N+ 영역과 P+ 영역은 다이오드를 형성한다.
ESD 보호 다이오드의 애노드와 캐소드 사이의 공간이 통상적인 STI ESD 보호 다이오드와 비교하여 감소되고, EPI 블록 영역들의 제조 단계들이 FinFET 호환가능한 공정이며, EPI 블록 영역들을 이용함으로써 ESD 방전의 효율성이 개선된다.
본 발명개시와, 본 발명개시의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 본 발명개시의 다양한 실시예들에 따른 n형 ESD 보호 다이오드의 단면도 및 평면도를 도시한다.
도 2는 본 발명개시의 다양한 실시예들에 따른 p형 ESD 보호 다이오드의 단면도 및 평면도를 도시한다.
도 3은 본 발명개시의 다양한 실시예들에 따른 집적 회로의 입력/출력 단자와 전압 레일 사이에 결합된 복수의 p형 ESD 보호 다이오드들을 도시한다.
도 4는 본 발명개시의 다양한 실시예들에 따른 집적 회로의 입력/출력 단자와 전압 레일 사이에 결합된 복수의 n형 ESD 보호 다이오드들을 도시한다.
도 5는 집적 회로 레벨의 ESD 보호 다이어그램을 도시한다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 이와 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 다양한 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
도 1은 본 발명개시의 다양한 실시예들에 따른 n형 ESD 보호 다이오드의 단면도 및 평면도를 도시한다.
도 2는 본 발명개시의 다양한 실시예들에 따른 p형 ESD 보호 다이오드의 단면도 및 평면도를 도시한다.
도 3은 본 발명개시의 다양한 실시예들에 따른 집적 회로의 입력/출력 단자와 전압 레일 사이에 결합된 복수의 p형 ESD 보호 다이오드들을 도시한다.
도 4는 본 발명개시의 다양한 실시예들에 따른 집적 회로의 입력/출력 단자와 전압 레일 사이에 결합된 복수의 n형 ESD 보호 다이오드들을 도시한다.
도 5는 집적 회로 레벨의 ESD 보호 다이어그램을 도시한다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 이와 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 다양한 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
이하에서는 본 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 발명개시는 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시를 실시하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
본 발명개시를 특정 환경, 즉 FinFET 응용들을 위한 정전기 방전(ESD) 보호 다이오드에서의 실시예들과 관련하여 설명할 것이다. 하지만, 본 발명개시의 실시예들은 또한 다양한 ESD 보호 응용들에 적용될 수 있다. 이후에는, 다양한 실시예들을 첨부 도면들을 참조하여 상세하게 설명할 것이다.
도 1은 본 발명개시의 다양한 실시예들에 따른 n형 ESD 보호 다이오드의 단면도 및 평면도를 도시한다. 평면도(100)는 기판(154)(여기서는 도시되지 않지만 단면도에서는 도시됨) 위에 형성된 복수의 핀들(102)이 존재할 수 있다는 것을 도시한다. 도 1에서 도시된 핀들(102)은 평행하게 배열된다. 뿐만 아니라, 두 개의 인접한 핀들 사이에는 복수의 얕은 트렌치 격리(shallow trench isolation; STI) 영역들(미도시됨)이 형성될 수 있다.
몇몇의 실시예들에서, 핀들(102)은, STI 영역들의 윗면들을 리세싱하고, 이에 따라 핀들(102)이 기판(154)의 윗면으로부터 위로 돌출하도록 함으로써 형성될 수 있다. 대안적인 실시예들에서, 핀들(102)은 에피택셜 성장 공정에 의해 형성될 수 있으며, 이 에피택셜 성장 공정에서 핀들(102)은 STI 영역들 사이의 반도체 스트립들로부터 성장된다.
n형 ESD 보호 다이오드를 형성하기 위해, N+ 영역(132)과 P+ 영역(134)이 에피택셜 성장 공정을 통해 p웰(152)(여기서는 도시되지 않지만 단면도에서는 도시됨)에서 형성된다. 평면도(100)에서 도시된 바와 같이, N+ 영역(132)과 P+ 영역(134)은 에피택셜 성장(epitaxial grown; EPI) 블록 영역(112)에 의해 분리된다. N+ 영역(132)과 P+ 영역(134)은 제1 콘택트(122)와 제2 콘택트(124)를 통해 각각 외부 회로들(여기서는 도시되지 않지만 도 5에서는 도시됨)에 연결된다. 뿐만 아니라, 두 개의 EPI 블록 영역들(114, 116)이 N+ 영역(132)과 P+ 영역(134)에 각각 인접하여 증착될 수 있다. EPI 블록 영역들(114, 116)은 인접한 활성 영역들(미도시됨)로부터 ESD 보호 다이오드를 격리시키기 위해 활용된다. 몇몇의 실시예들에서, EPI 블록 영역들(112, 114, 116)은 실리콘 질화물 등을 비롯한 적절한 유전체 물질들로 형성될 수 있다.
몇몇의 실시예들에서, 도 1에서 도시된 n형 ESD 보호 다이오드는 N+ 영역(132)과 P+ 영역(134)에 의해 형성된다. 다시 말하면, P+ 영역(134)은 n형 ESD 보호 다이오드의 애노드로서 역할을 하고 N+ 영역(132)은 n형 ESD 보호 다이오드의 캐소드로서 역할을 한다. n형 ESD 보호 다이오드가 순방향 도전 모드로 동작할 때, 전류는 P+ 영역(134)으로부터 N+ 영역(132)으로 흐른다. 전압 스파이크가 전원 또는 접지 중 어느 한쪽에 클램핑될 수 있도록 ESD 보호 다이오드는 풀 업 또는 풀 다운 다이오드로서 기능을 할 수 있다. ESD 보호 다이오드의 상세한 동작을 도 5를 참조하여 아래에서 설명할 것이다.
도 1에서 도시된 바와 같이, n형 ESD 보호 다이오드는 몇몇의 실시예들에 따라 대략 524㎚와 동등한 피치(D2)를 갖는다. N+ 영역(132)은 대략 118㎚와 동등한 폭(D3)을 갖는다. EPI 블록 영역(112)은 대략 144㎚와 동등한 폭(D1)을 갖는다. 여기서 이용된 치수들은 순전히 설명을 위해서 선택된 것일 뿐이며 본 발명개시의 다양한 실시예들을 임의의 특정한 크기 치수들로 한정시키려는 의도는 없다는 것을 유념해야 한다.
단면도(150)는 평면도(100)의 A-A' 라인을 따라 취해진 것이다. 단면도(150)는 핀(102)이 p웰(152) 위에 형성된 것을 도시한다. p웰(152)은 기판(154) 내에서 형성된다. 기판(154)은 실리콘으로 형성될 수 있지만, 실리콘, 게르마늄, 갈륨, 비소, 및 이들의 조합과 같은, 다른 Ⅲ족 원소, Ⅳ족 원소, 및/또는 Ⅴ족 원소들로도 형성될 수 있다.
기판(154)은 또한 실리콘 온 절연체(silicon-on-insulator; SOI)의 형태로 존재할 수 있다. SOI 기판은 실리콘 기판 내에 형성된 절연체층(예컨대, 매립된 산화물 등) 위에 형성된 반도체 물질층(예컨대, 실리콘, 게르마늄 등)을 포함할 수 있다. 또한, 이용될 수 있는 다른 기판들은 다층화된 기판들, 구배 기판들, 또는 하이브리드 배향 기판들 등을 포함한다.
기판(154)은 다양한 전기 회로들(미도시됨)을 더 포함할 수 있다. 기판(154)상에 형성된 전기 회로들은 특정 응용에 적합한 임의의 유형의 회로들일 수 있다. 실시예에 따르면, 전기 회로들은 트랜지스터, 캐패시터, 저항기, 다이오드, 광다이오드, 퓨즈 등과 같은 다양한 n형 금속 산화물 반도체(n-type metal-oxide semiconductor; NMOS) 및/또는 p형 금속 산화물 반도체(p-type metal-oxide semiconductor; PMOS) 디바이스들을 포함할 수 있다. 전기 회로들은 하나 이상의 기능부들을 수행하도록 상호연결될 수 있다. 기능부들은 메모리 구조물들, 프로세싱 구조물들, 센서들, 증폭기들, 전력 분배, 입력/출력 회로 등을 포함할 수 있다. 위 예시들은 예시를 위해 제공되었을 뿐이며 다양한 실시예들을 임의의 특정한 응용들로 한정시키려는 의도는 없다는 것을 본 업계의 당업자는 알 것이다.
상이한 응용들에 따라, 기판(154)은 n형 도펀트들 또는 p형 도펀트들 중 어느 하나로 형성될 수 있다. 실시예에 따르면, 기판(154)은 p형 기판이다. 기판(154)의 도핑 밀도는 약 1014/㎤ 내지 약 1016/㎤의 범위 내에 있다.
N+ 영역(132)과 P+ 영역(134)의 제조 단계들은 핀(102)과 같은 활성 영역을 p웰(152) 위에서 형성하는 단계, EPI 성장 블록층을 증착하는 단계, 에피택셜 성장 영역들을 정의하도록 EPI 성장 블록층을 패턴화하는 단계, 에피택셜 성장 영역들을 에칭하는 단계 및 에피택셜 공정을 통해 N+ 영역(132)과 P+ 영역(134)을 성장시키는 단계를 포함할 수 있다.
통상적인 제조 공정에서는, 에피택셜 성장 영역들을 정의하기 위한 하드 마스크로서, EPI 성장 블록층들(예컨대, EPI 성장 블록층(112))을 활용하는 것 대신에, 더미 폴리 영역들이 활용된다는 점을 유념해야 한다. 본 발명개시에서는, 단면도(150)에서 도시된 바와 같이, N+ 영역(132)과 P+ 영역(134)의 EPI 성장 영역들을 정의하기 위해 EPI 블록 영역들(112, 114, 116)이 활용된다.
N+ 영역(132)은 인, 비소 등과 같은 적절한 n형 도펀트들을 주입함으로써 형성될 수 있다. P+ 영역(134)은 붕소, 갈륨, 인듐 등과 같은 적절한 p형 도펀트들을 주입하여 형성될 수 있다. N+ 영역(132)과 P+ 영역(134)의 성장 동안에, n형 도펀트들과 p형 도펀트들은 인시츄(in-situ) 도핑될 수 있고, 따라서 결과적인 반도체 영역들(예컨대, N+ 영역(132)과 P+ 영역(134))은 n형 또는 p형일 수 있다는 것을 유념해야 한다.
N+ 영역(132)과 P+ 영역(134) 사이에 EPI 블록 영역들(예컨대, EPI 블록 영역들(112, 114, 116))을 갖는 한가지 유리한 특징은 도 1에서 도시된 ESD 보호 다이오드의 애노드와 캐소드 사이의 공간이 통상적인 STI ESD 보호 다이오드와 비교하여 감소된다는 점이다. 몇몇의 실시예들에서, 통상적인 STI 기반 ESD 보호 다이오드들과 비교하여, EPI 블록 영역들을 갖는 ESD 다이오드들의 크기는 35%만큼 감소된다.
도 1에서 도시된 EPI 블록 영역들을 갖는 또다른 유리한 특징은 EPI 블록 영역들의 제조 단계들이 FinFET 호환가능한 공정이라는 점이다. 또한, EPI 블록 영역(112)은 ESD 보호 다이오드의 오버구동 능력을 개선시키는데 도움을 줄 수 있다. 그 결과, ESD 보호 다이오드의 전압 레이팅은 개선될 수 있다. 예를 들어, ESD 보호 다이오드의 전압 레이팅은 1.8V에서 3.3V까지 개선된다.
EPI 블록 영역들을 갖는 하나의 추가적인 유리한 특징은 도 1에서 도시된 EPI 블록 영역들을 이용함으로써 ESD 방전의 효율성이 개선된다는 점이다. 통상적인 ESD 다이오드에서, STI 영역은 N+ 영역과 P+ 영역 사이에 위치한 더미 폴리 영역 아래에서 형성될 수 있다. STI 영역을 우회하기 위해, 방전 전류는 애노드로부터 캐소드로의 보다 긴 경로를 통해 흐를 수 있다. 이와 대비되어, 단면도(150)는 방전 전류가 EPI 블록 영역(112) 아래의 보다 짧은 채널을 통해 흐를 수 있다는 것을 도시한다. 이러한 보다 짧은 채널은 ESD 보호 다이오드의 방전 효율성을 개선시키는데 도움을 준다.
도 2는 본 발명개시의 다양한 실시예들에 따른 p형 ESD 보호 다이오드의 단면도 및 평면도를 도시한다. p형 ESD 보호 다이오드의 구조는 N+ 영역(132)과 P+ 영역(134)이 에피택셜 성장 공정을 통해 n웰(252)에서 성장된다는 점을 제외하고, 도 1에서 도시된 n형 ESD 보호 다이오드와 유사하다. EPI 성장 블록 영역들을 포함한 ESD 보호 다이오드의 구조의 상세한 설명은 도 1과 관련하여 위에서 논의해왔으므로, 반복을 피하기 위해 이것은 여기서 다시 논의하지 않는다.
도 3은 본 발명개시의 다양한 실시예들에 따른 집적 회로의 입력/출력 단자와 전압 레일 사이에 결합된 복수의 p형 ESD 보호 다이오드들을 도시한다. 복수의 p형 ESD 보호 다이오드들(예컨대, ESD 보호 다이오드들(301, 303, 305)은 전원 레일(VDD)과 입력/출력 단자(PAD) 사이에 결합된다. 도 3에서 도시된 바와 같이, p형 ESD 보호 다이오드들(301, 303, 305)은 병렬로 연결된다. 각각의 p형 ESD 보호 다이오드(예컨대, ESD 보호 다이오드(301))는 도 2에서 도시된 p형 ESD 보호 다이오드와 동일한 구조를 가질 수 있으며, 따라서 여기서는 논의하지 않는다. ESD 보호 다이오드(301)의 가장 좌측의 EPI 블록 영역과 ESD 보호 다이오드(305)의 가장 우측의 EPI 블록 영역은 더미 폴리 영역들(미도시됨)로 대체될 수 있다는 것을 유념해야 한다.
도 3은 등가 회로(310)를 더 도시한다. 등가 회로(310)는 전원 레일(VDD)과 입력/출력 단자(PAD) 사이에 병렬로 연결된 복수의 p형 ESD 보호 다이오드들(301, 303, 305)을 포함할 수 있다. 보다 구체적으로, p형 ESD 보호 다이오드들(301, 303, 305)의 애노드들은 입력/출력 단자(PAD)에 연결된다. p형 ESD 보호 다이오드들(301, 303, 305)의 캐소드들은 전원 레일(VDD)에 연결된다. 단순화를 위해, 복수의 p형 ESD 보호 다이오드들(301, 303, 305)은 도 3에서 도시된 바와 같은 단일한 p형 ESD 보호 다이오드로 대체될 수 있다.
도 4는 본 발명개시의 다양한 실시예들에 따른 집적 회로의 입력/출력 단자와 전압 레일 사이에 결합된 복수의 n형 ESD 보호 다이오드들을 도시한다. n형 ESD 보호 다이오드들(401, 403, 405)의 구성은 n형 ESD 보호 다이오드들(401, 403, 405)의 애노드들이 접지(VSS)에 연결된다는 점을 제외하고, 도 3에서 도시된 p형 ESD 보호 다이오드들의 구성과 유사하다. n형 ESD 보호 다이오드들(401, 403, 405)의 캐소드들은 입력/출력 단자(PAD)에 연결된다.
복수의 n형 ESD 보호 다이오드들(401, 403, 405)은 도 3에서 도시된 바와 같은 단일한 n형 ESD 보호 다이오드(420)로 대체될 수 있다. ESD 보호 다이오드들의 구성의 상세한 설명은 도 3과 관련하여 위에서 논의해왔으므로, 반복을 피하기 위해 이것은 여기서 다시 논의하지 않는다.
도 5는 본 발명개시의 다양한 실시예들에 따른 집적 회로 레벨의 ESD 보호 다이어그램을 도시한다. 집적 회로 칩(500)은 VDD 패드, 입력/출력 단자(PAD) 및 VSS 패드를 갖는다. 내부 회로들(502)은 VDD 패드와 VSS 패드에 결합된다. 내부 회로들(502)은 입력/출력 단자(PAD)에 결합된 입력을 더 포함한다. 제1 ESD 보호 다이오드(320)는 입력/출력 단자(PAD)와 VDD 패드 사이에 결합된다. 제2 ESD 보호 다이오드(420)는 입력/출력 단자(PAD)와 VSS 패드 사이에 결합된다.
ESD 보호 다이오드들(320, 420)의 구성은 예시를 위해 제공되었을 뿐이라는 것을 유념해야 한다. 본 업계의 당업자라면, 상이한 개수들의 ESD 보호 다이오드들 및 직렬 또는 병렬로 연결된 복수의 ESD 보호 다이오드들을 포함한 ESD 보호 디바이스에 대한 다른 구성들이 활용될 수 있다는 것을 알 것이다.
ESD 보호 다이오드들(320, 420)은 ESD 천이 동안에 내부 회로들(502)을 보호하기 위한 클램핑 회로를 형성한다. 예를 들어, 정규 동작 동안, 입력/출력 단자는 VSS 패드의 전압보다 높은 전압을 갖는다. 마찬가지로, 입력/출력 단자의 전압은 VDD 패드의 전압보다 낮다. ESD 이벤트가 입력/출력 단자에서 발생할 때, ESD 보호 다이오드들(320, 420)은 입력/출력 단자의 전압을 VDD 패드의 전압 또는 VSS 패드의 전압 중 어느 하나에 클램핑할 수 있다.
포지티브 전압 스파이크가 입력/출력 단자에서 발생할 때, ESD 보호 다이오드(320)는 순방향 바이어스되는데 그 이유는 애노드에서의 전압이 ESD 보호 다이오드(320)의 캐소드에서의 전압보다 높기 때문이다. 그 결과, ESD 보호 다이오드(320)는 ESD 전류를 도통시키고, 순방향 바이어스된 ESD 보호 다이오드(320)는 입력/출력 단자의 전압을 내부 회로들(502)에 대해 명시된 최대 전압 아래로 클램핑하며, 이로써 입력/출력 단자에 결합된 내부 회로들(502)은 보호된다.
네거티브 전압 스파이크가 입력/출력 단자에서 발생할 때, ESD 보호 다이오드(420)는 순방향 바이어스되는데 그 이유는 애노드에서의 전압이 ESD 보호 다이오드(420)의 캐소드에서의 전압보다 높기 때문이다. 그 결과, ESD 보호 다이오드(420)는 ESD 전류를 도통시키고, 순방향 바이어스된 ESD 보호 다이오드(420)는 입력/출력 단자의 전압을 내부 회로들(502)에 대해 명시된 최대 전압 아래로 클램핑하며, 이로써 입력/출력 단자에 결합된 내부 회로들(502)은 보호된다.
도 5에서의 ESD 보호 다이오드들(320, 420)의 연결은 단순히 예시에 불과하며, 이것은 청구항들의 범위를 과도하게 한정시켜서는 안된다. 본 업계의 당업자는 많은 변형들, 대안들, 및 수정들을 인식할 것이다. 예를 들어, 도 5는 VDD 패드와 VSS 패드 사이에 직렬로 연결된 두 개의 ESD 보호 다이오드들(320, 420)을 도시하지만, ESD 보호 회로는 임의의 갯수의 ESD 보호 다이오드들을 수용할 수 있다.
ESD 보호 회로는 직렬 연결된 복수의 ESD 보호 다이오드들을 이용하여 구현될 수 있다는 것을 이해한다. 다른 한편, 병렬 연결된 ESD 보호 다이오드들에 결합된 병렬 연결된 ESD 보호 다이오드들과 같은 복수의 ESD 보호 다이오드들의 다른 구성들이 또한 본 발명개시의 다양한 실시예들의 구상된 범위 내에 있다.
본 발명개시의 실시예들 및 그 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 발명개시의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다.
또한, 본 출원의 범위는 상세한 설명에서 설명된 물질, 수단, 방법, 및 단계의 프로세스, 머신, 제품, 구성의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다.
Claims (10)
- 정전기 방전(electrostatic discharge; ESD) 보호 디바이스에 있어서,
기판 위에 형성된 N+ 영역;
상기 기판 위에 형성된 P+ 영역; 및
상기 N+ 영역과 상기 P+ 영역 사이에 형성된 제1 에피택셜 성장 블록 영역
을 포함하고,
상기 P+ 영역과 상기 N+ 영역은 다이오드를 형성하며,
상기 제1 에피택셜 성장 블록 영역은 실리콘 질화물을 포함하는 것인, ESD 보호 디바이스. - 제1항에 있어서,
상기 N+ 영역은 상기 기판의 n웰 내에 형성되고,
상기 P+ 영역은 상기 기판의 n웰 내에 형성되며, 상기 N+ 영역과 상기 P+ 영역은 p형 정전기 방전(electrostatic discharge; ESD) 보호 다이오드를 형성하는 것인, ESD 보호 디바이스. - 제1항에 있어서,
상기 N+ 영역은 상기 기판의 p웰 내에 형성되고,
상기 P+ 영역은 상기 기판의 p웰 내에 형성되며, 상기 N+ 영역과 상기 P+ 영역은 n형 ESD 보호 다이오드를 형성하는 것인, ESD 보호 디바이스. - 삭제
- 제1항에 있어서,
상기 제1 에피택셜 성장 블록 영역에 대하여 상기 N+ 영역의 반대측상에 형성된 제2 에피택셜 성장 블록 영역; 및
상기 제1 에피택셜 성장 블록 영역에 대하여 상기 P+ 영역의 반대측상에 형성된 제3 에피택셜 성장 블록 영역
을 더 포함하는, ESD 보호 디바이스. - 제5항에 있어서,
상기 제2 에피택셜 성장 블록 영역은 실리콘 질화물을 포함하며,
상기 제3 에피택셜 성장 블록 영역은 실리콘 질화물을 포함하는 것인, ESD 보호 디바이스. - 정전기 방전(electrostatic discharge; ESD) 보호 시스템에 있어서,
집적 회로로서, 상기 집적 회로는,
제1 전압 레일에 결합된 제1 단자;
입력/출력 패드에 결합된 제2 단자; 및
제2 전압 레일에 결합된 제3 단자를 포함한 것인, 상기 집적 회로;
상기 제1 전압 레일과 상기 입력/출력 패드 사이에 결합된 제1 정전기 방전(electrostatic discharge; ESD) 보호 다이오드로서, 상기 제1 ESD 보호 다이오드는,
기판의 n웰 내에 형성된 제1 N+ 영역;
상기 기판의 n웰 내에 형성된 제1 P+ 영역; 및
상기 제1 N+ 영역과 상기 제1 P+ 영역 사이에 형성된 제1 에피택셜 성장 블록 영역을 포함한 것인, 상기 제1 ESD 보호 다이오드; 및
상기 제2 전압 레일과 상기 입력/출력 패드 사이에 결합된 제2 ESD 보호 다이오드로서, 상기 제2 ESD 보호 다이오드는,
상기 기판의 p웰 내에 형성된 제2 N+ 영역;
상기 기판의 p웰 내에 형성된 제2 P+ 영역; 및
상기 제2 N+ 영역과 상기 제2 P+ 영역 사이에 형성된 제2 에피택셜 성장 블록 영역을 포함한 것인, 상기 제2 ESD 보호 다이오드
를 포함하고,
상기 제1 에피택셜 성장 블록 영역 및 상기 제2 에피택셜 성장 블록 영역은 실리콘 질화물을 포함하는 것인, ESD 보호 시스템. - 제7항에 있어서,
상기 제1 ESD 보호 다이오드와 병렬로 연결된 복수의 p형 ESD 보호 다이오드들; 및
상기 제2 ESD 보호 다이오드와 병렬로 연결된 복수의 n형 ESD 보호 다이오드들
을 더 포함하는, ESD 보호 시스템. - 정전기 방전(electrostatic discharge; ESD) 보호 디바이스를 형성하는 방법에 있어서,
복수의 핀들을 포함한 활성 영역을 형성하는 단계;
상기 활성 영역 위에 에피택셜 성장 블록층을 증착하는 단계;
N+ 영역을 위한 제1 성장 영역과 P+ 영역을 위한 제2 성장 영역을 정의하기 위해 상기 에피택셜 성장 블록층을 패턴화하는 단계;
상기 제1 성장 영역과 상기 제2 성장 영역 내의 상기 활성 영역의 부분들을 제거하는 단계; 및
에피택셜 성장 공정을 통해 상기 N+ 영역과 상기 P+ 영역을 성장시키는 단계
를 포함하고,
상기 N+ 영역과 상기 P+ 영역은 정전기 방전(electrostatic discharge; ESD) 보호 다이오드를 형성하는 것인, ESD 보호 디바이스 형성 방법. - 제9항에 있어서,
상기 N+ 영역상에 제1 콘택트를 형성하는 단계로서, 상기 제1 콘택트는 상기 ESD 보호 다이오드의 캐소드인 것인, 상기 제1 콘택트 형성 단계; 및
상기 P+ 영역상에 제2 콘택트를 형성하는 단계로서, 상기 제2 콘택트는 상기 ESD 보호 다이오드의 애노드인 것인, 상기 제2 콘택트 형성 단계
를 더 포함하는, ESD 보호 디바이스 형성 방법.
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