JP2013517633A - Ｅｓｄ保護デバイスおよび方法 - Google Patents

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Abstract

関連するデバイスまたは回路２４を保護する静電気放電（ＥＳＤ）保護クランプ２１、２１’、７０、７００は、バイポーラ２１、２１’、７０、７００を備える。アバランシェ降伏が、上にある誘電体・半導体界面７９１から離れ、デバイス７０、７００のベース領域７４、７５の部分８４，８４以内に望ましく起こるように向かうベース７５およびコレクタ８６領域のドーパントを構成される。例えば、半導体ダイまたはウェハのトランジスタ２１、２１’、７０、７００の異なる方位配向のおかげで、ＥＳＤトリガ電圧の最大変化（△Ｖｔ１）ＭＡＸはベース・コレクタ間隔寸法Ｄの関数である。トリガ電圧一貫性および製造歩留まりが改良される。

Description

本発明は、半導体デバイスおよび半導体デバイスの製造方法一般に関する。より詳細には集積回路および他の回路および電子組立体の静電気放電に使用される半導体デバイスに関する。
現在の集積回路（ＩＣ）、電子組立体およびそのデバイスは、静電気放電（ＥＳＤ）の発生によって損傷を受ける可能性がある。これは当技術分野で周知である。したがって、このようなデバイス、ＩＣおよび電子回路または組立体の端子の全体にＥＳＤクランプ（電圧制限デバイス）を備えることは一般的である。本明細書に記載されるように、集積回路という用語およびＩＣとの略語は、一体化基板または個別素子またはそれの組み合わせに形成される、あらゆるタイプの回路または電子組立体を指すことを意図する。
回路または電子組立体を簡略に示す回路図（ＩＣの他のデバイス、すなわち、Ｉ／Ｏ端子に接続される「回路コア」を保護するために、静電気放電（ＥＳＤ）クランプは、入力・出力（Ｉ／Ｏ）端子と接地またはＩＣの共通端子との間に配置される）。 図１のＥＳＤクランプの内部部品を簡略に示す回路図。 典型的なＥＳＤ保護デバイスの電流対電圧を示すグラフ。 半導体基板に実装され、本発明の一実施形態による図１〜２の回路の使用に適する、ＥＳＤクランプトランジスタの概略を示す断面図。 半導体基板に実装される両極性ＥＳＤクランプの概略を示し、図４と同様であるが本発明のさらなる実施形態により双方向ＥＳＤクランプ機能が備えられるＥＳＤクランプを示す断面図。 ダイ上の４つの異なる方位におけるＥＳＤクランプトランジスタのトリガ電圧の最大値Ｖｔ１と、同一の４つの方位におけるトリガ電圧の最小値の間の差異（ΔＶｔ１）ＭＡＸ（ボルト）を、横方向ベース・コレクタ間隔（マイクロメートル）の関数としてプロットしたグラフ。 さらなる実施形態によって、図４に示したタイプのＥＳＤクランプトランジスタを製造するための様々な工程における概略を示す断面図。 さらなる実施形態によって、図４に示したタイプのＥＳＤクランプトランジスタを製造するための様々な工程における概略を示す断面図。 さらなる実施形態によって、図４に示したタイプのＥＳＤクランプトランジスタを製造するための様々な工程における概略を示す断面図。 さらなる実施形態によって、図４に示したタイプのＥＳＤクランプトランジスタを製造するための様々な工程における概略を示す断面図。 さらなる実施形態によって、図４に示したタイプのＥＳＤクランプトランジスタを製造するための様々な工程における概略を示す断面図。 さらなる実施形態によって、図４に示したタイプのＥＳＤクランプトランジスタを製造するための様々な工程における概略を示す断面図。 さらなる実施形態によって、図４に示したタイプのＥＳＤクランプトランジスタを製造するための様々な工程における概略を示す断面図。 さらなる実施形態によって、図４に示したタイプのＥＳＤクランプトランジスタを製造するための様々な工程における概略を示す断面図。 さらなる実施形態によって、図４に示したタイプのＥＳＤクランプトランジスタを製造するための様々な工程における概略を示す断面図。 さらなる実施形態によって、図４に示したタイプのＥＳＤクランプトランジスタを製造するための様々な工程における概略を示す断面図。 さらなる実施形態によって、図４に示したタイプのＥＳＤクランプトランジスタを製造するための様々な工程における概略を示す断面図。 図４，１８のＥＳＤトランジスタ内のアバランシェ降伏領域として囲まれる領域の概略を示す断面図。
本発明を添付の図面を参照して説明する。図において同様な数字は同様な要素を示す。
以下の詳細な説明は、例示的なものに過ぎず、本発明または本発明の用途および利用を限定することを意図したものではない。更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論により拘束されることを意図するものではない。
説明を簡潔かつ明確にするために、図面は構造の一般的態様を示しており、周知の特徴や製造技術の詳細は、発明の外延を不要に不明りょうとしないために省略されている。さらに、図中の各要素は必ずしも縮尺通りに描かれていないこともある。例えば、図中のいくつかの要素や領域の大きさは他の要素や領域と比較して誇張されていることもある。発明の実施形態の理解を促進するためである。
明細書および特許請求の範囲内の「第１の」、「第２の」、「第３の」、「第４の」などの用語があるとすれば、必ずしも特定の連続または時系列を説明するためではなく、同様の要素を区別するために使用されていることがある。このように使用された用語は、本明細書に記載された本発明の実施形態が例えば、本明細 書で図示あるいは記載されたもの以外の順序の動作または使用が可能であるように、適当な状況で交換可能であることを理解されたい。さらに、「備える」、 「含む」、「有する」という用語およびあらゆるその変形は、要素のリストを備えた工程、方法、物体、または装置が必ずしもこれらの要素に限られるわけでな いが、明示的には挙げられていない、またはこのような工程、方法、物体、または装置に固有である他の要素を含むことができるように、非排他的包含を含むことを意図している。明細書および特許請求の範囲内の「左」、「右」、「中」、「外」、「前」、「後」、「上側に」、「下側に」、「上部」、「底部」、「上 に」、「下に」、「上」、「下」などの用語は、もしあれば、必ずしも空間における永久的な位置を説明するためではなく、相対位置を説明するために使用されている。本明細書に記載された本発明の実施形態は、例えば、本明細書に図示あるいは記載されたもの以外の配向で使用することもできることを理解されたい。 本明細書で使用する「結合された」という用語は、電気的または非電気的に、直接または間接的に接続されていると定義される。「結合パッド」という用語は単 数でも複数でも、デバイス上のあらゆるタイプの電気接続位置のことを言うことを意図しており、ワイヤまたは他のリード上の溶接またはハンダ付けによる電気 接続に適切なものに単に限るものではない。
本明細書に記載される「半導体」という用語には、単一結晶、多結晶または非晶質半導体のいずれをも含み、ＩＶ族半導体、非ＩＶ族半導体、有機および無機半導体などの合成半導体を含むことを意図する。さらに、「基板」および「半導体基板」は、これらのものを含み、単一結晶構造、多結晶構造、非晶質構造、薄膜構造、積層構造、セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造、およびこれらのものの組み合わせに限定されない。「半導体」という用語は「ＳＣ」と省略される。説明のために、限定するものを意図しなく、半導体デバイスおよび作成方法はシリコン半導体に対して記載されるが、当業者が他の半導体材料を使用され得ることを理解される。また、様々なデバイスタイプおよび／またはドープされるＳＣ領域はＮ型またはＰ型と識別され得るが、これは説明のためであり、制限することを意図するものではなく、このような識別は「第１導電型」または「反対の第２導電型」の一般的な説明によって交換され、ここで、第１導電型はＮ型またはＰ型であり、第２導電型はＰ型またはＮ型である。
図１は、回路２０の簡略的概略図を示している。ＥＳＰクランプ２１はＩＣの例えば、入力／出力（Ｉ／Ｏ）端子２２と接地または共通端子２３との間に配置されて、ＩＣの他のデバイス、すなわち、Ｉ／Ｏおよび共通端子２２、２３に接続される「回路コア」２４を保護する。当業者が、ＥＳＤクランプ２１はＩＣのいかなる端子にわたって配置される可能であり、Ｉ／Ｏ端子が、入力または出力端子以外のいかなる端子を含むことを意図することを理解される。さらに、図１のブロック２１に示されるツェナーダイオードはＥＳＤブロック２１の電圧制限機能を識別するために設けられており、必ずしもツェナーダイオードが存在することを意図しない。ＥＳＤ保護に使用される構造または素子に対して、デバイス、クランプおよびトランジスタは同義的に使用される。
図２はＩ／Ｏ端子２２、２３の間にて、エミッタ２６、コレクタ２７、ベース２８および内部抵抗２９を有するバイポーラトランジスタ２５を採用するＥＳＤクランプ２１の内部部品を示す簡略的概略図である。端子２２、２３の間の電圧が所定制限値を超える時、バイポーラトランジスタ２５がオンになり、端子２２、２３の間の電圧を、回路コア２４を損傷し得るレベルより好適に低く制限する。
図３は、図２のデバイス２１のような通常な静電気放電（ＥＳＤ）保護デバイスの搬送線パルス電流（Ｉ）対電圧（Ｖ）の簡略的プロット３０を示す。印加される電圧が増加されるほど、トリガ電圧３１が電圧Ｖｔ１になるまでに非常に少ない電流が流れる。動作状態にトリガされた後、ＥＳＤデバイスは導通状態になり、電流は、電流Ｉｈおよび電圧Ｖｈを有する保持点３２まで増加する。電圧ソースの内部インピーダンスに依存して、電流および電圧が電流Ｉｔ２および電圧Ｖｔ２での点３３までさらに増加することが可能であり、これを超える場合、損傷を与える故障が起こることが可能であり、電圧減少に伴い、電流がさらに増加する。
関連する半導体（ＳＣ）デバイスまたは非ＳＣデバイスまたは集積回路（ＩＣ）（すなわち、保護される素子または回路コア２４）が通常動作電圧Ｖｏを有する通常動作の間には、静電気放電（ＥＳＤ）保護デバイスは、静止状態のままであり、過度の電圧にまで上昇する時、オンになることによって、保護される素子の損害を防止することが意図される。ＥＳＤデバイスのトリガ電圧Ｖｔ１は、保護される素子の通常ＤＣ動作電圧の最大値Ｖｏ（ＭＡＸ）を超える値となるべきであり、そうでなければＥＳＤデバイスが保護される素子の通常動作に干渉することとなる。さらに、Ｖｔ１は、例えば、保護される素子に損傷を与えるために十分大きな電圧であって、本明細書において保護される素子の降伏電圧ＶＴＲ（ＰＥＢＤ）と呼ぶ、電圧ＶＴＲ（通常は過渡的な電圧）より小さくあるべきである。よって、ＥＳＤデバイスは、Ｖｏ（ＭＡＸ）＜Ｖｔ１＜ＶＴＲ（ＰＥＢＤ）となるように設計されるべきである。ＩＣまたは電子組立体の様々な端子が保護されるように、ＳＣダイには多数のＥＳＤクランプ２１を設けることが一般的である。いくつかＥＳＤクランプのＶｔ１値は同一であるか、あるいは狭い所定範囲内にあるようにすることが一般的には重要である。
図２のバイポーラトランジスタ２５がＥＳＤクランプ２１に使用される時、トリガ電圧Ｖｔ１はトランジスタ２４のベース・コレクタ間隔によって大きく影響される。あいにく、同一マスク形状および寸法を使用して同一ＳＣウェハまたはダイにいくつかのクランプトランジスタ２５が同時に製造されたとしても、例えば、ウェハまたはダイ上におけるトランジスタ２５の位置や方向によって、ＳＣウェハおよび／またはダイの異なる部分のベース・コレクタ間隔は有意に異なっていることがある。例えば、ＩＣウェハまたはダイ上でのクランプデバイスの相対位置に依存して、これが、公称では同一のクランプデバイスのＶｔ１が同一ＩＣの異なる領域によって異なっている可能性がある。このＶｔ１の多様性（以降において△Ｖｔ１と呼ぶ）が製造歩留まりを有害的に影響し、望ましくない。従来技術においても、△Ｖｔ１を最小化するために様々な工程の変更が使用されたが、このような変更はしばしば、製造コストの望ましくない増加または他の困難を伴う。
したがって、特定のＩＣダイまたはウェハ上におけるＥＳＤクランプの相対位置または方向に関わらず、より一貫したトリガ電圧Ｖｔ１で動作する改良されるＥＳＤクランプを提供する必要、すなわち、△Ｖｔ１を最小化することに対する必要が引き続きある。さらに、ＥＳＤクランプおよびＩＣの関連される回路コアを形成する製造工程を有意に変更すること、改良されたＥＳＤクランプを得られることが望ましい。さらに、本発明の所望特徴は、添付される図および本発明の背景技術に関連して本発明の詳細説明および請求項から明確になる。
図４は、本発明の一実施形態にしたがって、半導体基板に実装されるＥＳＤクランプトランジスタ７０の簡略的断面図を示す。トランジスタ７０は、埋込層領域７３（例えばＮ型、ＮＢＬ７３として省略される）を有する基板７２（例えばＰ型）に形成される。ＮＢＬ７３の上方には、ＮＢＬ７３から上部表面７１まで広がる領域７４がある。使用可能な工程および同時に作成される所望デバイスによって、領域７４は、Ｎ型またはＰ型のいずれであってもよい。よって、領域７４は複数の図において「Ｎ／Ｐ」と示され、いずれの導電型を使用してもよいことを指示する。望ましい実施形態において、Ｐ型が使用される。領域７４内部には、下方の半導体と、領域７６２内のコンタクト領域８０（例えば、Ｎ＋）を備えたウェル領域７６１，７６２（例えばＮ型、全体的に７６と呼ばれる）と、横方向界面すなわち境界７５１を有するウェル領域７５（例えばＰ型）との界面７９１を有する浅溝誘電体分離（ＳＴＩ）領域７９がある。さらに、Ｎ領域８６がＮウェル領域７６２と電気接続するように設けられ、その横方向界面すなわち境界８６１がＰウェル領域７５の界面７５１に対向して距離Ｄをもって離間している。Ｐウェル領域７５とオーミックコンタクトを取るために、ドープされるコンタクト領域７７（例えば、Ｐ＋）がＰウェル領域７５に設けられる。Ｐウェル領域７５のドープ領域７８（例えばＮ＋）がトランジスタ７０のエミッタとして機能する。Ｐウェル領域７５がトランジスタ７０のベースとして機能する。Ｎ＋コンタクト領域８０を有するＮウェル領域８６，７６２がトランジスタ７０のコレクタとして機能する。領域７４の中間部分８５は、距離Ｄをもって離間している界面または境界７５１、８６１との間に設けられる。以下に説明されるように、領域７４の中間部分８５は隣接する領域７５，８６より低濃度にドープされる。トランジスタ７０の端子２２，２３の間に印加される電圧がアバランシェ条件に接近するほど、Ｎ型であるかＰ型であるかに関わらず、より低濃度にドープされる中間部分８５がフリーキャリアで実質的に空乏化され、ベース・コレクタ間隔を有効に画成する。よって、説明を簡潔するために、部分８５がＮ型かＰ型かに関わらず、境界７５１，８６１の間の中間部分８５を横切る距離Ｄは本明細書において、ベース・コレクタ間隔という。誘電体層８１は表面（例えば、界面）７１に便宜的に備えられ、誘電体層８１の開口がベースコンタクト領域７７、エミッタ領域７８およびコレクタコンタクト領域８０まで延伸する。導体８２がコレクタコンタクト領域８０とオーミックコンタクトし、導体８３がベースコンタクト領域７７およびエミッタ領域７８とオーミックコンタクトし、コンタクト領域７７、７８を互いに接続する。トランジスタ７０の導体７２はＥＳＤクランプ２１（図２を参照）の端子２２および回路２０（図１を参照）に便宜的に接続され、トランジスタ７０の導体８３はＥＳＤクランプ２１の端子２３および回路２０に便宜的に接続される。
Ｐウェルベース領域７５およびコレクタ領域８６は一般に、距離Ｄをもって離隔している境界または界面７５１，８６１の間に配置される領域７４の中間部分８５よりも、少なくとも５倍、より好適には１０倍、好適は５０〜４００倍の濃度でドープされる。様々な領域の相対的ドーピングは図７〜１８に関連してより詳細に説明される。
端子２２，２３の間に十分大きな電圧が印加される時、ベース領域７５、８６の中間部分８５がフリーキャリアで空乏化され、距離Ｄがベース・コレクタ間隔を示す。印加電圧がＶｔ１まで増加されると、アバランシェ降伏が、Ｐウェル７５の境界または界面７５１とさらなるＮ領域８６の境界または界面８６１との間の領域８４の中間部分８５の距離Ｄにわたって生じる。よって、トランジスタ７０にアバランシェ降伏を生じさせる電圧Ｖｔ１はコレクタＮ領域８６の界面または境界８６１とベースＰウェル領域７５の界面または境界７５１との間の間隔寸法Ｄに依存し、境界または界面７５１、８６１との間の間隔寸法ＤはＶｔ１を調整するために使用される可能である。間隔寸法Ｄが大きいほど、Ｖｔ１はより高く、間隔寸法Ｄが小さいほど、Ｖｔ１は小さい。Ｐウェルベース領域７５およびさらなるＮ領域８６のドーピングプロファイル（例えば、界面または境界７５１、８６１の形状および／またはドーピング濃度）を調整することによって、アバランシェ降伏領域８４は、ＳＴＩ領域７９の半導体／誘電体界面７９１下の特定深さＹ＞０で起こるように制限されることが可能であり、間隔寸法Ｄの制御されない変化△Ｄによるトリガ電圧Ｖｔ１の△Ｖｔ１が有意に減少され得る。これは、図６および図７〜１８を参照して、より詳細に説明される。
図５は、図４の単極性（単方向）ＥＳＤクランプ７０と同様に半導体基板７２（例えばＰ型）に実装される、本発明のさらなる実施形態による両極性（双方向）ＥＳＤクランプ７００の簡略的断面図を示す。両極性ＥＳＤクランプ７００は図１のＥＳＤクランプ２１’として設けられてもよい。ＥＳＤクランプ７００は、図４に関連して説明されるＥＳＤトランジスタ７０と、中心平面７０１によって水平方向にミラーリングまたは投影される図４のＥＳＤトランジスタ７０と同一タイプのＥＳＤトランジスタ７０Ｒ（例えば、図５の右）とを組み合わせて設ける。図４のＥＳＤトランジスタ７０の様々な領域の説明は図５に適用される。図５の左側のＥＳＤトランジスタ７０に関連して同一符号が使用され、トランジスタ７０の等しい領域と比較して平面７０１によって水平方向に投影またはミラーリングされることを指示するために、図５の右のトランジスタ７０Ｒに関連して同様な符号は「Ｒ」の追加をもって変更されている。よって、図５のＥＳＤトランジスタ７０（図４のＥＳＤトランジスタ７０と同様に）は、境界または界面７５１を有するＰウェル領域７５、Ｎウェル領域７６１，７６２（総括して７６と呼ぶ）、Ｐ＋領域７７、Ｎ＋領域７８、Ｎ／Ｐ領域７４の中間部分８５のアバランシェ領域８４、境界または界面８６１を備えたさらなるＮ領域８６、界面７９１を有するＳＴＩ領域７９、誘電体層８１、導電性ベース・エミッタコンタクト導体８３および界面７５１，８６１との間のベース・コレクタ間隔寸法Ｄを有する。コンタクト導体８３はＧＮＤまたは共通端子２３（図１を参照）に便宜的要件に応じてコンタクトする。ＥＳＤトランジスタ７０Ｒは、対応する領域７５Ｒ、７５１Ｒ，７６１Ｒ，７６２Ｒ，７６Ｒ，７７Ｒ，７８Ｒ，８４Ｒ，８５Ｒ，７４Ｒ，８６Ｒ，８６１Ｒ，７９Ｒ，８１Ｒ，８３Ｒおよびトランジスタ７０の相当する領域とミラー構成の界面７５１Ｒ、８６１Ｒの間のベース・コレクタ間隔寸法ＤＲを有する。基板７２およびＮＢＬ７３は共通である。トランジスタ７０のＮウェルコレクタ領域７６２およびトランジスタ７０ＲのＮウェルコレクタ領域７６２Ｒは中心平面７０１の周りで結合される。ベース・エミッタコンタクト導体８３Ｒは図１のＩ／Ｏ端子２２に接続される。コレクタ領域７６２および７６２Ｒが結合されるので、図４のデバイス７０の導体８２は図５のデバイス７００の構成に必要とされないが、他の実施形態に含んでもよい。同じ理由のために、図４のデバイス７０のＮ＋コレクタコンタクト領域８０（および８０Ｒ）は便宜的に省くが、他の実施形態では含んでもよい。互いに背面を接するＥＳＤクランプトランジスタ７０，７０Ｒは、図１の回路２０のＥＳＤクランプ２１’（双方向）に両極性を与える。端子２３に対してＩ／Ｏ端子２２に正電圧が印加される場合、トランジスタ７０Ｒは順方向にバイアスされ、トランジスタ７０は逆バイアスされ、間隔寸法Ｄがトリガ電圧Ｖｔ１を実質的に決定する。負電圧は端子２３に対してＩ／Ｏ端子２２に印加される時、トランジスタ７０は順方向にバイアスされ、トランジスタ７０Ｒは逆バイアスされ、間隔寸法ＤＲがトリガ電圧Ｖｔ１Ｒを実質的に決定する。ＤおよびＤＲが同一であるか、または異なるかによって、順方向または逆方向トリガ電圧Ｖｔ１およびＶＴ１Ｒは同一であるか、または異なる。どちらの構造も有用である。寸法Ｄの回避できない変化によるＶｔ１の変化が減少され得ることの説明は図４に示されるタイプの単極性（単方向）ＥＳＤクランプ２１に関連して説明されるが、当業者が説明に基づいてこのような改良は図５の両極性（双方向）ＥＳＤクランプ２１’に適用することができる。深さＹの説明は図５も同様な深さＹ、ＹＲに適用される。
図６は、ベース・コレクタの水平方向間隔寸法Ｄ（マイクロメートル）の関数として、ダイの４つの異なる位置における、ＥＳＤクランプトランジスタのトリガ電圧の最大値Ｖｔ１および同一の４つの位置のうちのトリガ電圧Ｖｔ１の最小値との間の差（△Ｖｔ１）ＭＡＸ（ボルト）の簡略的プロット６４を示す。トレース６５、６６、６７、６８の各々が異なる工程条件に相当し、アバランシェ領域８４の異なる深さＹに寄与する。プロット６４のトレース６５、６６は、図４のアバランシェ降伏領域８４の深さＹが相対的に浅く、よって、上にあるＳＴＩ領域７９の界面７９１に近い実施形態に相当する。プロット６４のトレース６７、６８は、アバランシェ降伏領域８４がＳＴＩ領域７９の界面７９１より低い半導体領域７４の中間部分８５のバルク領域内にあることを保障するためにアバランシェ降伏領域８４の深さＹが調整されている実施形態に相当する。アバランシェ降伏領域８４が、バルク領域７４内で、上にあるＳＴＩ領域７９の界面７９１に近くなく配置することを保障するために備えられた境界または界面７５１、８６１に関連するドーピングプロファイルは、トランジスタ７０が製造される工程を示す図７〜１７および界面７９１下の領域７４の中間部分８５のドープされる領域７５、８６界面の境界７５１、８６１の詳細を示す図１８に関連して説明される。
図７〜１７は、本発明のさらなる実施形態による、製造の様々な工程１０８〜１１８の間における、図４ＥＳＤクランプ７０および得られる構造２０８〜２１８の追加の構造の詳細を含めて示す、簡略的断面図である。ドーピングレベルおよび／またはドーピング量は、発明を限定するものではなく望ましい実施形態によって図８〜１８の説明に含まれる。イオン注入はデバイス７０以内の様々な領域の望ましい方法であるが、これに限定されるべきものではなく、当技術分野に周知のドーピング方法も使用されてもよい。フォトレジストは、イオン注入ドーピングとともに適切なマスキング材料であり、特に記載される限り、発明を限定することを意図しない。当業者であれば、ドーパントおよび所望ドーピング方法に依存して当技術分野の他のタイプのマスキング層または材料を使用され得ることを理解することができる。同様に、シリコン半導体を用いた製造工程は発明を限定するものではなく例示の目的で示される。当業者であれば、デバイス７０（およびデバイス７００）内の様々な領域の半導体材料、ドーパント、ドーピング方法、ドーピングレベルおよび／またはドーズ量、ならびに寸法の選択のバリエーションは、特定デバイスに所望の特徴に依存して実行されること理解される。様々な領域を把握するためには図４を参照されたい。
図７の製造工程１０８を参照する。半導体基板７２ｉ（例えばＰ型）が設けられる。下部７２１は好適には５Ｅ１８ｃｍ−３にボロンがドープされ、上部表面７２４を有する上部（例えば、ＥＰＩ−１）は好適には２Ｅ１５ｃｍ−３にボロンがドープされる。ＥＰＩ−Ｉと呼ばれる上部７２２は好適にはエピタキシャル成長によって形成される。ＥＰＩ−Ｉ層７２２の厚さ７２３は約７〜８マイクロメートルの範囲に便宜に応じて設定されるが、より厚い、あるいは薄い厚も使用され得る。他の実施形態において、初期ＳＣ基板７２ｉは他の方法によって形成され得る。いずれの構成も有用である。構造２０８が得られる。
図８の製造工程１０９を参照する。閉鎖部分９０１および開口部分９０２を有するマスク９０が構造２０８の表面７２４上に付着される。基板７２ｉにＮＢＬ領域７３を形成するために、注入Ａは開口部分９０２を通して設けられる。シリコンＳＣに関しては、アンチモンがＮＢＬ層７３の適切なドーパントである。約１Ｅ１９ｃｍ−３のピークドーパント濃度および表面７２４の下方、約１〜２マイクロメートルの範囲の厚さ７３１を好適に用いることができるが、他のドーパント、濃度および深さも使用されてもよい。構造２０９が得られる。図９の製造工程１１０を参照する。マスク９０が除去され、約３〜４マイクロメートルの厚さ７４１の第２エピタキシャル層７４０はＮＢＬ７３を備えた基板７２ｉの上方の表面７２４に好適に形成される。ＥＰＩ−２層７４０は上述に記載されるようにＮ型またはＰ型にドープされ、約２Ｅ１５ｃｍ−３のドーパント濃度となるように便宜的に成長されるが、より大きいまたは小さなドーピングレベルおよび厚さが使用されてもよい。好適な実施形態において、Ｐ型ドーピングのためにボロンが使用されるが、他のドーパントも使用され得る。ＥＰＩ−２層７４０は上面７１およびデバイス７０のＮ／Ｐ領域７４を備える。誘電体を実質的に充填する深溝分離（ＤＴＩ）領域は当技術分野で周知である方法の使用によって、表面７１からＰ型下部７２１へ記載の位置において実質的に延伸するように設けられる。ＤＴＩ領域７９２は、ＤＴＩ７９２との間のＥＰＩ−２領域７４０に後で形成されるＥＳＤトランジスタ７０と、同一基板のＤＴＩ領域７９２の外側に横方向に配置される他のデバイスまたは素子との間の横方向電気分離を与える。基板７２と呼ばれる構造２１０が生じる。当業者であれば、構造２１０として示される基板７２は他の方法および他の手順で形成され得ることを理解する。例えば、これを制限するものではなく、ＤＴＩ領域７９２は、図示される工程の前または後の製造工程の他の工程で形成され得る。
図１０の製造工程１１１を参照する。閉鎖部分９１１および開口９１２、９１３を有するマスク９１は基板７２のＥＰＩ−２層７４０の表面７１の上方に付着される。境界９２７−１とともにＮウェル領域９２６、９２７を形成するために、Ｎタイプ注入Ｂが開口９１２、９１３を通して与えられる。リンおよびヒ素はこのようなＮウェル領域に対して適切なドーパントである。約１Ｅ１８ｃｍ−３の範囲のピークヒ素濃度は表面７１、またはその近傍において望ましい。約１〜２Ｅ１７ｃｍ−３のピーク濃度が表面７１の下方約０．５マイクロメートルに配置され、ＥＰＩ−２層７４０の厚さ７４１の２５％〜７５％の合計の深さ９２８を有することは望ましいが、他のドーパントおよびドーピング濃度および深さも使用され得る。構造２１１が得られる。図１１の製造工程１１２を参照する。深さ７９２、および下方の誘電体／半導体界面７９１を有する、従来の浅溝誘電体分離（ＳＴＩ）領域７９は、従来技術の周知手段を用いて構造２１１の表面７１の指示される位置に望ましく形成される。深さ７９２は通常、約０．０５〜２マイクロメートルの範囲にあり、より好適には約０．２〜０．５マイクロメートル、最適には約０．３６マイクロメートルであるが、より厚いまたは薄いＳＴＩ領域も使用され得る。ＳＣ基板７２の表面７１を再び露出するためにＳＴＩ形成の後、表面は便宜に応じて平坦化される。構造２１２が得られる。ＳＴＩ領域７９は望ましいが、他の実施形態において、それは省いてもよく、界面７９１は、上にある表面誘電体との界面と考えられる。
図１２の製造工程１１３を参照する。マスク９２は、閉鎖部分９２１および開口９２２を有する表面７１の上に付着される。Ｎウェル領域９２７の境界９２７−１に対向して水平方向の境界または界面７５１で指示される位置でＰウェル７５を形成するために、例えば、ボロンのＰ型チェーン注入Ｃはマスク９２の開口９２２を通して与えられる。後に説明するように、図１０〜１３の界面または境界９２７−１が図４および図１４〜１８の境界または界面８６１に相当する。Ｐウェル７５は好適には、表面７１からＥＰＩ−２厚さ７４１の約３０〜７０％の深さ７５２を有する。ピークドーパント濃度として、約１Ｅ１７ｃｍ−３〜１Ｅ１８ｃｍ−３の範囲、好適には約４Ｅ１７ｃｍ−３〜８Ｅ１７ｃｍ−３の範囲が有用であり、表面７１から約０．５〜０．９マイクロメートルの深さが有用であるが、より深いまたは浅い深さ、より大きいまたは小さなドーパント濃度および他のドーパントも使用され得る。つまり、Ｐウェル７５の界面または境界７５１のピークドーピング濃度は、深さＹ＞０マイクロメートルで配置されることは有用であり、深さＹ≧０．１マイクロメートルは便利であり、深さＹ≧０．２マイクロメートルはより好ましく、界面７９１の界面７９１の下（例えば、ＳＴＩ領域７９）から深さＹ≧０．３マイクロメートルで望ましい。ＳＴＩ領域７９の代わりに、および／または省いて、表面誘電体（例えば、図４または１８の誘電体８１）によって交換される実施形態において、界面７９１は、表面誘電体またはパッシベーション層と幅Ｄの下にある半導体を囲まれる中間部分８５との間の界面を意味することが把握される。
注入ＢおよびＣの望ましいチェーン注入の詳細は後に記載する表１，２に示される。表１，２および図１８の説明を参照して上記に説明したように、注入ＢおよびＣの組み合わせが、アバランシェ領域８４を界面７９１の下方にて距離７９１をもって領域７４（図４を参照して）の中間部分８５のバルク内に配置されるように、ドーピングプロファイルまたは境界７５１，８６１を生じる。表１，２で識別されるチェーン注入は望ましいが、上述に記載されるように得られるドーピングプロファイルがアバランシェ領域８４を深さＹに有用に配置する限り、他のドーパント、濃度および深さも使用される可能である。このような構成がベース・コレクタ寸法Ｄの位置・方向に関する特性バラツキを著しく減少し、よって、トリガ電圧Ｖｔ１の方位変化を実質的に減少する。構造２１３が得られる。
図１３の製造工程１１４を参照する。マスク９２を除去し、閉鎖部分８３１および開口９３２、９３３を有するマスク９３で交換される。トランジスタ７０に関連するＮウェル領域９３６、９３７を形成するために、Ｎタイプ注入Ｄは開口９３２，９３３を通して与えられる。望ましい実施形態において、マスク９３の開口９３２はマスク９１の開口９１２と実質的に一致する。また、望ましい実施形態において、マスク９３の開口９３３はより狭く、マスク９１の開口９１３内に配置されるが、さらなる実施形態において、他の幅を有してもよい。開口９３２，９３３を有するマスク９３および注入Ｄの目的は製造工程１１のＮウェル領域９２６、９２７を広がってＮウェル領域９３６，９３７を形成し、ＮＢＬ７３と電気的オーミックコンタクトを形成する。リンは、Ｎウェル領域９３６，９３７を形成するための注入Ｄの適切なドーパントである。表面７１下の第１深さにおける約５Ｅ１７ｃｍ−３〜２Ｅ１８ｃｍ−３の範囲の第１ピーク濃度は、約０．３〜１マイクロメートルの範囲で有用であり、約０．７５マイクロメートルで望ましく、第２ピーク濃度は、約４Ｅ１７ｃｍ−３〜１Ｅ１８ｃｍ−３の範囲で有用である。表面７１の下の第２深さにおけるドーピングは約１．５〜２マイクロメートルの範囲であり、約１．８マイクロメートルは望ましく、上述に記載される総合深さは、Ｎウェル領域９３６、９３７をＮＢＬ７３に電気的に接続するように十分である。しかしながら、他の実施形態において、他のドーパントおよびドーパント濃度および深さも使用され得る。構造２１４が得られる。Ｎウェル９３６、９３７が図４のデバイス７０のＮウェル７６１、７６２（全体的に７６と呼ばれる）に相当し、以下に識別される。図１３に形成されるＮウェル９３７を横方向に超えて広がる図１２に形成される横方向境界または界面９２７−１を有するＮウェル９２７の部分が、横方向境界８６１を有する図４のさらなるＮ領域８６に相当し、以下に識別される。製造工程１１３、１１４は順序的に実行されてもよく、製造工程１１１、１１２の前または後に実行されてもよい。
図１４の製造工程１１５を参照する。マスク層９３は除去され、シリサイド形成される半導体（後で堆積される）と半導体表面７１の露出される部分との間およびＳＣ表面７１の下にある部分と優れたオーミックコンタクトを保障するシリサイドを形成するために、後に堆積される半導体が望ましいシリサイドブロック領域９４１との間の開口９４２の反応を防止するための望ましい位置にシリサイドブロック領域９４１を備えるために、「シリサイドブロック」層９４は表面７１の上方に形成およびパターン化される。望ましい実施形態において、シリサイドブロック９４が望ましく、表面７１上にある約１０〜２０ナノメートルのシリコン酸化物の第１層、第１層上に約４０〜８０ナノメートルの窒化シリコンの第２層を備えるが、他の材料および厚は他の実施形態に使用され得る。構造２１５が得られる。シリサイドブロック領域９４１の備えることは望ましいが、さらなる実施形態に除いてもよい。したがって、後の図１５〜１７において、シリサイドブロック領域９４１は製造工程１１８で表面誘電体層８１に含まれるので、シリサイドブロック領域９４１は図４に示されず鎖線によって指示される。
図１５の製造工程１１６を参照する。マスク９５は表面７１およびシリサイドブロック領域９４１の上方に付着される。マスク９５は、注入Ｅを用いて形成されるオーミックコンタクト領域の所望位置（例えば、Ｎ＋）に相当する閉鎖部分９５１および開口９５２，９５３を有する。Ｎタイプ注入Ｅは開口９５２，９５３を通して与えられ、ここで、Ｎ＋ドープされるオームエミッタ領域７８は開口９５２を通して形成され、Ｎ＋ドープされるオームコレクタコンタクト領域８０は開口９５３を通して形成される。例えば、約１Ｅ２０ｃｍ−３またはそれより高いピーク濃度、約０．３マイクロメートルの深さを有する相対的浅い高くにドープされるＮ＋領域を備えるように注入Ｅのドーパント、エネルギーおよびドーズ量が選択されるが、他のドーパント、濃度および深さも使用され得る。構造２１６が得られる。
図１６の製造工程１１７を参照する。マスク９５が除去され、閉鎖部分８６１および、注入Ｆを用いて（例えば、Ｐ＋）ドープされるオーミックコンタクト領域７７の所望位置に相当する開口９６２を備えて形成されるマスク９６が形成される。Ｐタイプ注入Ｆが備えられ、ここで、Ｐ＋ドープされるオーミックコンタクト領域７７は開口９６２を通して形成される。例えば、１Ｅ２０ｃｍ−３またはそれより高くのピーク濃度、約０．２マイクロメートルの深さを有するホウ素ドーパントを採用するように注入Ｆのドーパント、エネルギーおよび量を選択されるが、他のドーパント、濃度および深さも使用され得る。構造２１７が得られる。
図１７の製造工程１８を参照する。マスク９６が除去され、従来技術に周知な手段および方法を用いてオーム電気的コンタクトの実行は望ましく、端子２３、２２に接続され、導体８２、８３がそれに印加される位置でドープされるコンタクト領域７７、７８、８０の部分を露出するために、誘電体層８１が印加およびパターン化される。構造２１８が得られる。ＥＳＤクランプ７０は実質的に完成される。製造工程１０８から１１８が、図４の単極性（単方向）クランプトランジスタ７０の形成が示されるが、当業者が本明細書に基づいて、図５に示される相対的距離および相互接続されるクランプトランジスタ７０とクランプトランジスタ７０Ｒと同時に形成されるように適切な変化されるマスク開口と図８〜１８を関連して説明される同一製造工程と同様に図５の両極性（双方向）クランプ７００を作成され得ることを理解される。
図１８は、図４のＥＳＤトランジスタ７０以内アバランシェ降伏領域８４を囲む領域９０をより詳細に示す、簡略的断面図である。縦軸（深さ）および横線（横方向の距離）は任意単位で示される。なぜならば、図１８の目的は特定デバイスの断面図を示すことを意図しないが、本明細書に記載される構造および方法が、誘電体・半導体界面７９１の下の距離Ｙにアバランシェ領域８４を生じる最小有効距離Ｄ’（距離Ｄと同様に）によって離隔される有効境界７５１’、８６１’（境界７５１、８６１と同様に）を有したドープ領域７５，８５，８６を備えることを概念的に示す。図１８の有効境界７５１’、８６１’および有効距離Ｄ’は、図４〜５，１４〜１７の幾何学的境界７５１、８６１および距離Ｄと異なり、ここで、以下に説明するように、有効境界７５１’、８６１’および有効距離Ｄ’は領域７５，８５，８６の相対的ドーピングレベルの影響を考える。トレース９１がアバランシェ領域８４の付近のＰウェル７５の有効境界または界面７５１’の概略を示し、トレース９２が、最小有効距離Ｄ’によって離隔されるアバランシェ領域８４の付近のさらなる領域８６の有効境界または界面８６１’の概略を示す。アバランシェ領域８４は、有効境界７５１’、８６１’が最小有効分離距離Ｄ’を有する位置で有効境界７５１’、８６１’との間に実質的に配置されるより軽くドープされる領域８５に生じる。所与の印加電圧において、アバランシェ条件を寄与する電界はＤ’がより小さいほど、大きい。隣接する領域７５、８６の一方または両方の相対的ドーピングがベース・コレクタ間隔のドーピングより大きいか、またはその両方の時、Ｄ’はより小さい。他の事は同一である限り、領域７５，８６の相対的ドーピングは領域８５に近い場合、空乏化される領域が隣接領域７５，８６に伸長して有効距離Ｄ’（およびＶｔ１）が増加され、一方、隣接する領域７５、８６のドーピング対ベース・コレクタ領域８５が増加するほど、有効距離Ｄ’（およびＶｔ１）が減少される。シミュレーションが、有効ドーピングプロファイルまたは領域７５および８６の境界７５１’、８６１’がこのような深さで大体向いているピークドーパント濃度を備えるまたは少なくとも１つのピークドーパント濃度が、最小有効距離Ｄ’によって分離される統一または他のドーパント濃度を向く時、説明される実施形態のアバランシェ領域８４が距離Ｙによって界面７９１の下に起こることを指示する。
以下の表１，２は、図１８に示される好ましい構造を生じる注入ドーピング条件を指示し、図６のトレース６７、６８を備える。表１に示されるより望ましくないドーピング条件が、最適より下の構造を備え、図６のトレース６５、６６を生じる。図６および表１の両方を参照して、高注入エネルギーを有する注入条件が、図１８に示される好ましい有効境界または界面曲線７５１’、８６１’を備え、（△Ｖｔ１）ＭＡＸのより小さな値を示す図６のトレース６７および６８を生じる。一方、より低い注入エネルギーおよびより浅いドープされる領域を用いる構造および作成方法が、（△Ｖｔ１）ＭＡＸのより高い値を有する図６のトレース６５、６６を生じる。
表１は６列および６行を有する。行１がコラム１〜６を識別する。列１が、列２〜６で代表されるデータに相当する図６のトレースを識別する。行２が、ドーパントが注入される注入ドーパント（ヒ素またはリン３１）およびエネルギーの列２〜６の各々を識別する。列２〜６の行３〜６が、平方センチメートル当たりイオンの量および通常表面に対してイオンビームの角度を識別する。例えば、行３の列３において、エントリ３．８Ｅ１４＠７°が、列３の行２に示されるエネルギー通常表面に対して７度に印加される列３の行２に示されるドーパントイオンの３．８Ｅ１４ｃｍ−２の量を示す。
Ｐウェル７５を形成する注入条件は表１のすべてのテストで同一である。注入Ｃに使用されるチェーン注入は表２に示す。他の注入が低エネルギーおよびドーパントを使用して誘電体・半導体界面７９１上のＳＴＩ領域７９内に残るので、表２の注入１，２のみは、アバランシェ領域８４の所望深さＹ＞０を達成する説明に関連する。他の実施形態において、このような低エネルギー注入は除いてもよい。
図６とともに表１，２のデータを参照して、多くの情報が得られる。例えば、低注入エネルギーを用いてより浅い注入を得れば、間隔寸法Ｄの広い範囲にわたって（△Ｖｔ１）ＭＡＸを有したトレース６５，６６（図６）を生じることは明確である。（△Ｖｔ１）ＭＡＸがより大きい図６のトレース６６によって示すように、同一の相対的低エネルギーでは、注入角度をゼロに減少すると（例えば、テーブル１の行３）状況がより悪くなる。また、より低いエネルギー量で同様の注入条件の結果と比較すると、低いエネルギー量を増加させること（テーブルＩの行６、列２）は、同様な優れた結果を生じず、例えば、行５に相当する図６のトレース６７の条件で最も好ましい結果が得られる。誘電体・半導体界面７９１下の深さＹ＞０、好適には深さＹ≧０．１マイクロメートル、さらに好適には深さＹ≧０．２マイクロメートル、最適には深さＹ≧０．３マイクロメートルに設けられる図４〜５の構造を、最小有効分離距離Ｄ’（よって、アバランシェ領域８４）を備えるドーピング条件と組み合わせることによって（△Ｖｔ１）ＭＡＸの減少が得られる。これは当技術分野の飛躍的な進歩、重大な進歩である。
第１実施形態は、第１外部端子（２３）および第２外部端子（２２）と、前記第１および第２外部端子（２３，２２）の間に接続されるコア回路（２４）と、前記第１および第２外部端子との間に接続されるバイポーラトランジスタ静電気放電（ＥＳＤ）クランプ（２１，２１’，７０，７００）とを備える電子組立体（２０）において、前記バイポーラトランジスタ静電気放電（ＥＳＤ）クランプ（２１，２１’，７０，７００）は、
前記第１外部端子（２３）に電気的に接続される第１ドーパント濃度のエミッタ領域（７８）と、前記第２外部端子（２２）に電気的に接続される第２ドーパント濃度のコレクタ領域（８６）と、前記エミッタ領域と前記コレクタ領域の間に配置される第３ドーパント濃度のベース領域（７５）と、前記ベース領域（７５）と前記コレクタ領域（８６）の間に配置される第４ドーパント濃度のさらなる領域（８５）であって、上方の誘電体−半導体界面まで延伸している、さらなる領域とを備え、前記ベース領域（７５）は前記さらなる領域（８５）との間に第１ドーパント境界（７５１）を有し、前記コレクタ領域（８５）は前記さらなる領域（８６）との間に第２ドーパント境界（８６１）を有し、前記第１および前記第２ドーパント境界の少なくとも１つが、前記誘電体・半導体界面下の距離Ｙ（Ｙ＞０）において最大ドーパント濃度を有する、電子組立体（２０）を要旨とする。さらなる実施形態によると、Ｙは、Ｙ≧０．１マイクロメートルである。またさらなる実施形態にしたがって、第１ドーパント境界７５１および第２ドーパント境界８６１が、誘電体・半導体界面７９１下のそれぞれの距離Ｙ１およびＹ２で最大ドーパント濃度を有し、ここで、Ｙ１＞０およびＹ２＞０．またさらなる実施形態にしたがって、ベース領域７５およびコレクタ領域８６はさらなる領域８５よりドープされる。またさらなる実施形態にしたがって、ベース領域７５のピークドーパント濃度およびコレクタ領域８６のピークドーパント濃度が、少なくとも５倍によってさらなる領域８５の平均ドーパント濃度を超える。またさらなる実施形態にしたがって、ベース領域７５のピークドーパント濃度およびコレクタ領域８６のピークドーパント濃度が、少なくとも１０倍によってさらなる領域８５の平均ドーパント濃度を超える。またさらなる実施形態にしたがって、エミッタ領域７８およびベースコンタクト領域７７は互いに実質的に短絡される。別の実施形態にしたがって、第１ドーパント境界７５１および第２ドーパント境界８６１はさらなる領域８５を通して最小距離Ｄによって分離され、ここで、最小距離Ｄが、誘電体・半導体界面７９１下の深さＹ＞０で起こる。また別のさらなる実施形態にしたがって、バイポーラトランジスタ静電気放電（ＥＳＤ）クランプ（２１、２１’、７０、７００）は、Ｄによって実質的に決定されるアバランシェトリガ電圧Ｖｔ１を有するように適している。
第２実施形態は、バイポーラトランジスタ静電気放電（ＥＳＤ）クランプ（２１、２１’、７０、７００）を製造するための方法において、第１表面（７１）までそれぞれ延伸している、第１および第２ドーパント濃度の、第１導電型または第２導電型の第１領域（７４）を有する半導体基板（７２）を設けるステップと、前記第１表面から前記第１領域（７４）に延伸し第１横方向境界（９２７−１，８６１）を有する、第３導電型の第３ドーパント濃度の第１ウェル領域（７６２，８６）を形成するステップと、前記第３導電型とは反対の第４導電型を第４ドーパント濃度で有し、前記第１ウェル領域まで延伸し前記第１横方向境界から第５ドーパント濃度の前記第１領域の中間部分（８５）を横切る最小距離Ｄをもって離隔した第２横方向境界（７５１）を有する、第２ウェル領域（７５）を形成するステップと、少なくとも前記中間部分（８５）の上方に誘電体・半導体界面（７９１）を形成するステップとを備え、（ｉ）前記最小距離Ｄは距離Ｙ＞０をもって前記誘電体・半導体界面下に配置され、または、（ｉｉ）前記第３および前記第４ドーパント濃度が少なくとも５倍だけ前記誘電体・半導体界面下の距離Ｙ＞０における第５ドーパント濃度を超える、または、（ｉｉｉ）（ｉ）および（ｉｉ）の両方である、方法を要旨とする。またさらなる実施形態によると、Ｙ≧０．１マイクロメートルである。またさらなる実施形態によると、Ｙ≧０．２マイクロメートルである。また別のさらなる実施形態によると、第３および第４ドーパント濃度が、少なくとも１０倍によって誘電体・半導体界面７９１下の距離Ｙで第５ドーパント濃度を超える。また別のさらなる実施形態によると、前記半導体基板（７２）を設けるステップは、第１表面（７１）まで延伸する、互いに水平方向において接する第１または第２導電型の第１（７４）および第２領域（７４Ｒ）を有する半導体基板を備えるステップを含み、
前記第１ウェル領域（７６２，８６）を形成するステップにおいて、第３導電型を第３ドーパント濃度で有する前記第１ウェル領域（７６２，８６；７６２Ｒ，８６Ｒ）が、前記第１表面から互いに水平方向において接する前記第１（７４）および第２領域（７４Ｒ）まで延伸することによって、第１ウェル領域は前記第１領域（７４）に第１横方向境界（８６１）を有し、前記第２領域（７４Ｒ）に第２横方向境界（８６１Ｒ）を有し、前記第２ウェル領域を形成するステップにおいて、前記第３導電型とは反対の第４導電型を有し互いに離間し、それぞれが前記第１（７４）および第２領域（７４Ｒ）まで延伸する複数の第２ウェル領域（７５，７５Ｒ）を形成し、前記第１および第２ウェル領域は前記第１横方向境界から、前記第５ドーパント濃度の前記第１領域の前記中間部分（８５）を横切って距離Ｄをもって離間している第３横方向境界（７５１）を有し、前記第２ウェル領域のうちの第２領域（７５Ｒ）は前記第２横方向境界から前記第５ドーパント濃度の前記第１領域（７４Ｒ）の前記第２の中間部分（８５Ｒ）を横切って距離ＤＲをもって離間している第４横方向境界（７５１Ｒ）を有し、誘電体・半導体界面を形成するステップは、前記第１中間部分の上方に誘電体・半導体界面（７９１）を形成し、前記第２中間部分（８５Ｒ）の上方に誘電体・半導体界面（７９１Ｒ）を形成し、前記距離Ｄおよび前記ＤＲはそれぞれ深さＹＤ＞０およびＹＤＲ＞０をもって前記誘電体・半導体界面下に配置されることを要旨とする。別の実施形態によると、ＤおよびＤＲは実質的に等しい。別のさらなる実施形態において、前記の方法は、前記第２ウェル領域の互いに離間した前記第１（７５）および前記第２領域（７５Ｒ）に第４導電型の第３（７７）および第４（７７Ｒ）コンタクト領域、および前記第３導電型の第１（７８）および第２（７８Ｒ）コンタクト領域を設けるステップであって、前記第１（７８）および前記第３コンタクト領域（７７）は、互いに接続され、前記バイポーラトランジスタ静電気放電（ＥＳＤ）クランプの第１端子に接続され、前記第２および前記第４領域は互いに接続され、前記バイポーラトランジスタ静電気放電（ＥＳＤ）クランプの第２端子に接続される、ステップをさらに備えることを要旨とする。
第３実施形態は、第１表面を有する基板に形成され、第１および第２端子に接続されるバイポーラトランジスタ静電気放電（ＥＳＤ）クランプにおいて、前記第１端子に接続されるエミッタ、前記第２端子に接続されるコレクタ、前記エミッタとコレクタの間に配置されるベース、および、前記ベースおよび前記コレクタより低濃度にドープされ、前記ベースと前記コレクタの間に接続される中間半導体部分とを備え、少なくとも前記中間半導体部分が誘電体・半導体界面または前記第１表面の近傍まで延伸し、前記中間半導体部分が、前記ベースとの間に第１界面および前記誘電体・半導体界面から広がれる前記コレクタとの間に第２界面を有し、前記第１および前記第２界面が、前記誘電体・半導体界面よりも下方の距離Ｙ＞０に配置される最小離間距離Ｄを有する、バイポーラトランジスタ静電気放電（ＥＳＤ）クランプを要旨とする。またさらなる実施形態によると、クランプが、ベース７５下に埋め込まれ、コレクタにオーム接続される層領域をさらに備える。またさらなる実施形態にしたがって、中間半導体部分８５は、少なくとも５倍だけベースおよびコレクタ８６より少なくドープされる。
少なくとも１つの代表的な実施形態及び製造方法について、本発明を上記詳細な説明において提示したが、多くの種々の変形が存在することを認識し得る。また、代表的な実施形態又は複数の代表的な実施形態は例示であり、本発明の範囲、適用可能性、又は構成を何ら限定するものではないことを認識し得る。むしろ、上記詳細な説明は、本発明の実施形態例を実現するための便利なロードマップを当業者に提供するものであり、添付の特許請求の範囲の記載及びそれらの合 法的な等価物である本発明の範囲から逸脱することなく、代表的な一実施形態において述べられた要素の機能及び構成は種々に変更し得ることを理解し得る。

Claims (20)

  1. 第１外部端子および第２外部端子と、
    前記第１および第２外部端子の間に接続されるコア回路と、
    前記第１および第２外部端子との間に接続されるバイポーラトランジスタ静電気放電（ＥＳＤ）クランプとを備える電子組立体において、
    前記バイポーラトランジスタ静電気放電（ＥＳＤ）クランプは、
    前記第１外部端子に電気的に接続される第１ドーパント濃度のエミッタ領域と、前記第２外部端子に電気的に接続される第２ドーパント濃度のコレクタ領域と、前記エミッタ領域と前記コレクタ領域の間に配置される第３ドーパント濃度のベース領域と、前記ベース領域と前記コレクタ領域の間に配置される第４ドーパント濃度のさらなる領域であって、上方の誘電体−半導体界面まで延伸している、さらなる領域とを備え、
    前記ベース領域は前記さらなる領域との間に第１ドーパント境界を有し、前記コレクタ領域は前記さらなる領域との間に第２ドーパント境界を有し、前記第１および前記第２ドーパント境界の少なくとも１つが、前記誘電体・半導体界面下の距離Ｙ（Ｙ＞０）において最大ドーパント濃度を有する、電子組立体。
  2. Ｙは、Ｙ≧０．１マイクロメートルを満たす、請求項１に記載の組立体。
  3. 前記第１および前記第２ドーパント境界は、前記誘電体・半導体界面下の距離として、それぞれＹ１およびＹ２の最大ドーパント濃度を有し、ここで、Ｙ１＞０およびＹ２＞０である、請求項１に記載の組立体。
  4. 前記ベース領域および前記コレクタ領域は前記さらなる領域より高濃度にドープされる、請求項１に記載の組立体。
  5. 前記ベース領域のピークドーパント濃度および前記コレクタ領域の前記ピークドーパント濃度は、少なくとも５倍だけ、前記さらなる領域の平均ドーパント濃度を超える、請求項４に記載の組立体。
  6. 前記ベース領域のピークドーパント濃度および前記コレクタ領域の前記ピークドーパント濃度が、少なくとも１０倍だけ、前記さらなる領域の平均ドーパント濃度を超える、請求項５に記載の組立体。
  7. 前記エミッタ領域および前記ベース領域は互いに実質的に短絡される、請求項１に記載の組立体。
  8. 前記第１および前記第２ドーパント境界は、前記さらなる領域を介して最小距離Ｄをもって離隔し、ここで、最小距離Ｄは前記誘電体・半導体界面下に深さＹ＞０の位置に生じる、請求項１に記載の組立体。
  9. 前記バイポーラトランジスタ静電気放電（ＥＳＤ）クランプは、Ｄによって実質的に決定されるアバランシェトリガ電圧Ｖｔ１を有するために適切である、請求項８に記載の組立体。
  10. バイポーラトランジスタ静電気放電（ＥＳＤ）クランプを製造するための方法において、
    第１表面までそれぞれ延伸している、第１および第２ドーパント濃度の、第１導電型または第２導電型の第１領域を有する半導体基板を設けるステップと、
    前記第１表面から前記第１領域に延伸し第１横方向境界を有する、第３導電型の第３ドーパント濃度の第１ウェル領域を形成するステップと、
    前記第３導電型とは反対の第４導電型を第４ドーパント濃度で有し、前記第１ウェル領域まで延伸し前記第１横方向境界から第５ドーパント濃度の前記第１領域の中間部分を横切る最小距離Ｄをもって離隔した第２横方向境界を有する、第２ウェル領域を形成するステップと、
    少なくとも前記中間部分の上方に誘電体・半導体界面を形成するステップとを備え、
    （ｉ）前記最小距離Ｄは距離Ｙ＞０をもって前記誘電体・半導体界面下に配置され、または、（ｉｉ）前記第３および前記第４ドーパント濃度が少なくとも５倍だけ前記誘電体・半導体界面下の距離Ｙ＞０における第５ドーパント濃度を超える、または、（ｉｉｉ）（ｉ）および（ｉｉ）の両方である、方法。
  11. Ｙは、Ｙ≧０．１マイクロメートルを満たす、請求項１０に記載の組立体。
  12. Ｙは、Ｙ≧０．２マイクロメートルを満たす、請求項１に記載の組立体。
  13. 前記第３および前記第４ドーパント濃度が少なくとも１０倍だけ前記誘電体・半導体界面下の距離Ｙの第５ドーパント濃度を超える、請求項１０に記載の方法。
  14. 前記半導体基板を設けるステップは、第１表面まで延伸する、互いに水平方向において接する第１または第２導電型の第１および第２領域を有する半導体基板を備えるステップを含み、
    前記第１ウェル領域を形成するステップにおいて、第３導電型を第３ドーパント濃度で有する前記第１ウェル領域が、前記第１表面から互いに水平方向において接する前記第１および第２領域まで延伸することによって、第１ウェル領域は前記第１領域に第１横方向境界を有し、前記第２領域に第２横方向境界を有し、
    前記第２ウェル領域を形成するステップにおいて、前記第３導電型とは反対の第４導電型を有し互いに離間し、それぞれが前記第１および第２領域まで延伸する複数の第２ウェル領域を形成し、前記第１および第２ウェル領域は前記第１横方向境界から、前記第５ドーパント濃度の前記第１領域の前記中間部分を横切って距離Ｄをもって離間している第３横方向境界を有し、前記第２ウェル領域のうちの第２領域は前記第２横方向境界から前記第５ドーパント濃度の前記第１領域の中間部分を横切って距離ＤＲをもって離間している第４横方向境界を有し、
    誘電体・半導体界面を形成するステップは、前記第１中間部分の上方に誘電体・半導体界面を形成し、前記第２中間部分の上方に誘電体・半導体界面を形成し、
    前記距離Ｄおよび前記ＤＲはそれぞれ深さＹＤ＞０およびＹＤＲ＞０をもって前記誘電体・半導体界面下に配置される、請求項１０に記載の方法。
  15. 前記Ｄおよび前記ＤＲは等しい、請求項１４に記載の方法。
  16. 前記第２ウェル領域の互いに離間した前記第１および前記第２領域に第４導電型の第３および第４コンタクト領域、および前記第３導電型の第１および第２コンタクト領域を設けるステップであって、前記第１および前記第３コンタクト領域は、互いに接続され、前記バイポーラトランジスタ静電気放電（ＥＳＤ）クランプの第１端子に接続され、前記第２および前記第４領域は互いに接続され、前記バイポーラトランジスタ静電気放電（ＥＳＤ）クランプの第２端子に接続される、ステップをさらに備える、請求項１４に記載の方法。
  17. 第１表面を有する基板に形成され、第１および第２端子に接続されるバイポーラトランジスタ静電気放電（ＥＳＤ）クランプにおいて、
    前記第１端子に接続されるエミッタ、前記第２端子に接続されるコレクタ、前記エミッタとコレクタの間に配置されるベース、および、前記ベースおよび前記コレクタより低濃度にドープされ、前記ベースと前記コレクタの間に接続される中間半導体部分とを備え、
    少なくとも前記中間半導体部分が誘電体・半導体界面または前記第１表面の近傍まで延伸し、
    前記中間半導体部分が、前記ベースとの間に第１界面および前記誘電体・半導体界面から広がれる前記コレクタとの間に第２界面を有し、前記第１および前記第２界面が、前記誘電体・半導体界面よりも下方の距離Ｙ＞０に配置される最小離間距離Ｄを有する、バイポーラトランジスタ静電気放電（ＥＳＤ）クランプ。
  18. Ｙ≧０．１マイクロメートル、請求項１７に記載のＥＳＤクランプ。
  19. 前記ベースの下にあり、前記コレクタにオーミックコンタクトによって接続される埋込層領域をさらに備える、請求項１７に記載のＥＳＤクランプ。
  20. 前記中間半導体部分は少なくとも５倍だけ前記ベースおよび前記コレクタより低濃度にドープされる、請求項１７に記載のＥＳＤクランプ。
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