JP6468631B2 - 積層保護デバイス及びその製造方法 - Google Patents

Description

本明細書に記載の主題の実施形態は、概して電子デバイスに関し、より詳細には、静電放電保護デバイス及び関連する作製方法に関する。

最新の電子デバイス、特に集積回路は、静電放電（ＥＳＤ）事象に起因する損傷の危険にさらされている。静電放電事象の間、電子デバイスの１つ以上の端子に、それらの端子の間の電圧がデバイスの設計最大電圧を超えるようにする電圧（又は電流）が提供されるおそれがあり、これは、デバイスのその後の動作を損なう可能性がある。たとえば、静電放電事象の間の電子デバイスの端子における電圧が、デバイスの１つ以上の構成要素のブレークダウン電圧を超え、それによって、可能性としてそれらの構成要素に損傷を与える場合がある。したがって、電子デバイスは静電放電事象の間の電気デバイスにわたる過剰な電圧からの保護を提供する放電保護回路を含む。

保護されているデバイスの通常動作との干渉を回避するために、放電保護回路は、一般的に、印加電圧がデバイスの動作電圧を超えるときで、印加電圧がデバイスのブレークダウン電圧を超える前にオンになって電流を伝導するように設計されている。実際には、放電保護回路は、過渡電圧によってトリガされた後、印加電圧が、保持（又はスナップバック）電圧と称される特定の電圧を下回って低減するまで、電流を伝導し続け得る。保持電圧が設計電圧よりも低い場合、放電保護回路はラッチアップを受けやすくなり、設計電圧において電流を伝導し続け、それによって、静電放電事象後に放電保護回路の機能を損なうおそれがある。たとえば、供給電圧に重なり合った過渡的ノイズによって、放電保護回路がオンにされてしまい、過渡的ノイズが除去された後に電流を伝導し続けるおそれがある。

たとえば、保護回路の複数のインスタンスを、合計トリガ及び／又は保持電圧が保護回路の個々のインスタンスのトリガ及び／又は保持電圧の合計に対応するように、「積層」又は他の様態で構成することによって、保護回路の複数のインスタンスを使用してトリガ電圧及び／又は保持電圧を増大させることができる。しかしながら、保護回路の複数のインスタンスを使用することは、そうでなければ他の回路に割り当てることができるダイ面積を消費することになり、これは望ましいことではない。したがって、保護回路の面積効率を改善することが望ましい。

以下、添付の図面とともに様々な実施形態を説明する。図面は必ずしも原寸に比例して描かれてはおらず、同様の参照符号は同様の要素を示す。

米国特許第７９１１７５０号明細書

本発明の一実施形態による例示的な電子デバイスの概略図。 本発明の１つ以上の実施形態による、図１の電子デバイス内の積層保護構成として使用するのに適した１つの例示的な半導体デバイス構造の断面図。 図２の半導体デバイス構造を作製するための本発明の一実施形態による例示的な方法の断面図。 図２の半導体デバイス構造を作製するための本発明の一実施形態による例示的な方法の断面図。 図２の半導体デバイス構造を作製するための本発明の一実施形態による例示的な方法の断面図。 図２の半導体デバイス構造を作製するための本発明の一実施形態による例示的な方法の断面図。 図２の半導体デバイス構造を作製するための本発明の一実施形態による例示的な方法の断面図。 図２の半導体デバイス構造を作製するための本発明の一実施形態による例示的な方法の断面図。 図２の半導体デバイス構造を作製するための本発明の一実施形態による例示的な方法の断面図。 本発明の１つ以上の実施形態による、図１の電子デバイス内の積層保護構成として使用するのに適した別の例示的な半導体デバイス構造の断面図。 本発明の１つ以上の実施形態による、図１の電子デバイス内の積層保護構成として使用するのに適した別の例示的な半導体デバイス構造の断面図。 本発明の１つ以上の実施形態による、図１の電子デバイス内の積層保護構成として使用するのに適した別の例示的な半導体デバイス構造の断面図。 本発明の１つ以上の実施形態による、図１の電子デバイス内の積層保護構成として使用するのに適した別の例示的な半導体デバイス構造の断面図。

下記の詳細な記載は本来説明のためのものに過ぎず、本主題の実施形態又はこのような実施形態の適用及び使用を限定することを意図しない。例示として本明細書に記載される一切の実施態様は、必ずしも他の実施態様よりも好適又は有利であるとは解釈されない。加えて、上記技術分野、背景技術、又は以下の詳細な説明で提示される、いかなる表示又は暗示された理論によっても束縛されることは意図されていない。

本明細書に記載する主題の実施形態は、特定の電子デバイスのためにより高いレベルの静電放電保護を提供するために互いに対して電気的に直列に積層、カスコード接続、又は他の様態で構成されている複数インスタンスの静電放電（ＥＳＤ）保護回路を含む電子デバイスに関する。下記により詳細に説明するように、保護回路の積層インスタンスは互いに同一ではない、すなわち、１つのインスタンスの保護回路の構成は、別のインスタンスの保護回路とは異なっている。例示的な実施形態において、第１のインスタンスの保護回路は、双方向性静電放電保護を（たとえば、いずれかの方向に放電電流を伝導することによって）提供するように構成されている一対のバイポーラ接合トランジスタ（ＢＪＴ）素子を含んでなり、第２のインスタンスの保護回路は、ダイオード素子と電気的に直列に構成されている単一のＢＪＴ素子を含んでなる。このようにして、第２のインスタンスの保護回路は、静電放電保護を１つの方向（たとえば、順方向）において提供するとき、第１のインスタンスの保護回路と同様に機能するが、第１のインスタンスの保護回路と比較して第２のインスタンスの保護回路によって消費されるダイ面積は低減されている。説明を目的として、ダイオード素子を含む保護回路のインスタンスは、本明細書において代替的に、積層保護構成内の他のインスタンスの保護回路と積層されるときに、主に１つの向きのみにおいて静電保護のレベルを増大させる（たとえば、トリガ電圧、ブレークダウン電圧、及び／又は保持電圧の増大）のに寄与するという点において、単方向性であるとして参照されてもよい。したがって、単方向性保護回路及び双方向性保護回路が積層されると、双方向性静電放電からの保護を提供し、可能性として２つのインスタンスの双方向性保護回路を積層するよりも必要とされるダイ面積を少なくしながら、順方向において積層保護構成によって達成可能な静電放電保護のレベルは、２つのインスタンスの双方向性保護回路を積層することによって達成可能な静電保護のレベルに実質的に等しいものであり得る。

図２〜図９を参照して下記により詳細に説明するように、例示的な実施形態において、ダイオード素子は、単方向性保護回路のＢＪＴ素子のベースに隣接しており、単方向性保護回路のＢＪＴ素子のコレクタに電気的に接続されているカソードを有する垂直ＰＮダイオードとして実現される。ダイオード素子及びＢＪＴ素子は電気的に直列であり、それによって、順方向においてダイオード素子を通じて流れる電流は、ＢＪＴ素子のコレクタを通じて直列に流れる。例示的な実施形態において、ＢＪＴ素子のベース及びエミッタは互いに電気的に接続されており、グランド基準電圧、負基準電圧、又は電子デバイスのための別の相対的に低い基準電圧を受け取るように構成されている、電子デバイスのインターフェースに結合されている。双方向性保護回路は、互いに電気的に接続されているベースとエミッタであって、供給基準電圧、正基準電圧、又は電子デバイスのための別の相対的に高い基準電圧を受け取るように構成されている、電子デバイスの別のインターフェースに結合されているそれぞれのベース及びエミッタを有する第１のＢＪＴ素子を含む。第１のＢＪＴ素子のコレクタは、双方向性保護回路の第２のＢＪＴ素子のコレクタに電気的に接続されており、それによって、ＢＪＴ素子は電気的に直列であり、順方向において第１のＢＪＴ素子を通じて流れる電流は、第２のＢＪＴ素子のコレクタを通じて直列に流れる。第２のＢＪＴ素子のベース及びエミッタは互いに電気的に接続されており、また、ダイオード素子のアノードに電気的に接続されている。このように、ＢＪＴ素子及びダイオード素子は、デバイスインターフェースの間で電気的に直列に構成されており、それによって、より電圧の高いデバイスインターフェースからより電圧の低いデバイスインターフェースへの順方向における放電電流が、双方向性保護回路のＢＪＴ素子、単方向性保護回路のダイオード素子、及び単方向性保護回路のＢＪＴ素子を通じて直列に流れる。下記により詳細に説明するように、この直列構成によって、単方向性保護回路のＢＪＴ素子のブレークダウン電圧が、双方向性保護回路の第２のＢＪＴ素子のブレークダウン電圧に実効的に加算されて、順方向における静電放電保護のレベルが増大する。逆方向においては、双方向性保護回路の第１のＢＪＴ素子が基板分路を介して放電電流を伝導し、一方で、単方向性保護回路のダイオード素子及びＢＪＴ素子は、逆方向においては放電電流を伝導しない。

ここで図１を参照すると、例示的な電子デバイスパッケージ１００は、１つ以上のパッケージインターフェース１０２、１０４と、パッケージインターフェース１０２、１０４に結合されている機能回路１０６と、インターフェース１０２、１０４に結合されている積層保護構成１０８とを含む。例示的な実施形態において、機能回路１０６及び積層保護構成１０８は、基板（又はダイ）１０１上に形成、作製、取付け、又は他の様態で提供されて共通のデバイスパッケージ内に封入されて、パッケージとしての電子デバイス１００が得られる。これに関連して、いくつかの実施形態では、基板１０１はその上に作製される機能回路１０６及び積層保護構成１０８の両方を有する半導体基板として実現されてもよく、あるいは、他の実施形態では、基板１０１は、機能回路１０６及び積層保護構成１０８がはんだ付け、固定、又は他の様態で取付けられているパッケージ基板（たとえば、リードフレーム、回路基板など）として実現されてもよい。図１は、説明を目的とし記述を容易にするための、電子デバイス１００の簡略化された表現であり、図１は本主題の用途又は範囲を限定するようには決して意図されていないことが理解されるべきである。図１は構成要素間の直接電気接続を図示しているが、代替的な実施形態は、実質的に同様に機能しながら、介在する回路素子及び／又は構成要素を採用してもよい。

パッケージインターフェース１０２、１０４は概して、電子デバイス１００内に封入されている機能回路１０６との間の物理入出力インターフェースを表す。実施形態に応じて、パッケージインターフェース１０２、１０４の各々は、個々のピン、パッド、リード、端子、はんだボール、又は電子デバイス１００への別の適切な物理インターフェースとして実現されてもよい。１つ以上の実施形態によると、第１のパッケージインターフェース１０２の設計（又は意図される）電圧は、第２のパッケージインターフェース１０４の設計電圧よりも大きい。たとえば、第１のパッケージインターフェース１０２は、電子デバイス１００に対する正基準（又は供給）電圧入力として実現されてもよく、第２のパッケージインターフェース１０４は、電子デバイス１００に対する負基準（又はグランド）電圧入力として実現される。発明を限定することなく説明を目的として、第１のパッケージインターフェース１０２は、本明細書において代替的に高電圧端子、正基準電圧端子、供給電圧端子などとして参照される場合があり、第２のパッケージインターフェース１０４は本明細書において代替的に低電圧端子、負基準電圧端子、グランド電圧端子などとして参照される場合がある。

機能回路１０６は概して、電子デバイス１００に対する所望の機能を提供するように構成される電子デバイス１００の構成要素を表す。これに関連して、実施形態に応じて、機能回路１０６は、処理回路（たとえば、１つ以上の処理コア、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサなど）、論理回路、メモリもしくは他のデータ記憶要素、個別部品、アナログ及び／もしくはデジタル構成要素、又は、電子デバイス１００に対する所望の機能を提供するように構成される他のハードウェア構成要素及び／もしくは回路の任意の適切な組み合わせとして実現されてもよい。例示的な実施形態において、機能回路１０６は、機能回路１０６の所望の動作を促進する供給電圧、設計電圧、又は別の動作電圧を受け取るためにパッケージインターフェース１０２、１０４に結合される。

図１を参照すると、積層保護構成１０８は、機能回路１０６のブレークダウン電圧（Ｖ_Ｂ）を超えるデバイス端子１０２、１０４間の過渡電圧差から機能回路１０６を保護するために高電圧端子１０２と低電圧端子１０４との間に電気的に接続され、機能回路１０６に電気的に並列に構成される。積層保護構成１０８は、低電圧端子１０４における電圧に対しての高電圧端子１０２における過渡電圧が積層保護構成１０８の過渡トリガ電圧（Ｖ_Ｔ１）を超えたとき、又は、代替的に、低電圧端子１０４における電圧に対しての高電圧端子１０２における定常状態（又はＤＣ）電圧が積層保護構成１０８の定常状態（又はＤＣ）ブレークダウン電圧（Ｖ_ＴＤＣ）を超えたときに、順方向において放電電流を伝導し始める静電放電電圧クランプとして機能する。これに関連して、積層保護構成１０８の定常状態（又はＤＣ）ブレークダウン電圧（Ｖ_ＴＤＣ）及び過渡トリガ電圧（Ｖ_Ｔ１）の両方は、機能回路１０６の供給（又は動作）電圧（Ｖ_Ｏ）よりも高いが、機能回路１０６のブレークダウン電圧（Ｖ_Ｂ）よりも低くなるように選択される。このように、積層保護構成１０８は、端子１０２、１０４間の電圧差が静電放電トリガ電圧（すなわち、ＤＣブレークダウン電圧（Ｖ_ＴＤＣ）又は過渡トリガ電圧（Ｖ_Ｔ１）を超えるときに電流を伝導し、それによって、機能回路１０６が受ける電圧差をクランピングする。したがって、静電放電事象中に機能回路１０６が、機能回路１０６のブレークダウン電圧（Ｖ_Ｂ）を超える電圧差を受ける可能性が低減される。図３を参照して下記により詳細に説明するように、例示的な実施形態において、積層保護構成１０８は、高電圧端子１０２における電圧に対しての低電圧端子１０４における過渡電圧が積層保護構成１０８の逆方向トリガ／ブレークダウン電圧を超えるときの静電放電電圧クランプとしても機能する。これに関連して、積層保護構成１０８は、双方向静電放電保護を提供するものとして理解されてもよい。

例示的な実施形態において、積層保護構成１０８は、高電圧端子１０２に結合されている第１の保護回路構成１１０と、第１の保護回路構成１１０及び低電圧端子１０４の間に結合されている第２の保護回路構成１１２とを含む。第１の保護回路構成１１０及び第２の保護回路構成１１２は、対象の特定の機能回路１０６によって必要とされる所望のトリガ電圧及び／又は保持電圧を達成するために、積層又はカスコード接続され、端子１０２、１０４間に直列に接続される。積層保護回路構成１１０、１１２は、図２に示すように互いに対して隣接又は他の様態で近接して基板１０１上に形成又は他の様態で設けられてもよい。図１には示されていないが、実際には、１０８のトリガ電圧及び／又は保持電圧をさらに増大させるために、追加の保護回路構成が積層保護回路構成１１０、１１２と直列に設けられてもよいことが留意されるべきである。したがって、本明細書に記載する主題は、積層保護回路構成１０８に含まれるいかなる特定数の保護回路構成にも限定されない。

図１を参照すると、例示的な実施形態において、第１の保護回路構成１１０は双方向性であり、高電圧端子１０２に対していずれの方向においても放電電流を伝導することが可能である。例示されている第１の保護回路構成１１０は、静電放電電圧クランプをもたらすように構成されている一対のバイポーラ接合トランジスタ（ＢＪＴ）素子１２０、１２２を含む。図示されているように、第１のＮＰＮ ＢＪＴ素子１２０は、高電圧端子１０２に結合されているエミッタ電極と、エミッタ電極に（たとえば、短絡されて、又は無視できる直列インピーダンスを介して）電気的に直接接続されており、高電圧端子１０２に結合されているベース電極と、第２のＮＰＮ ＢＪＴ素子１２２のコレクタ電極に結合されているコレクタ電極とを有する。第２のＢＪＴ素子１２２のエミッタ電極及びベース電極は、第２の保護回路構成１１２を介して低電圧端子１０４に電気的に接続（又は短絡）及び結合されている。１つ以上の例示的な実施形態において、ＢＪＴ素子１２０、１２２のコレクタ電極は、共通ドープ領域を共有しているか、又は他の様態で共通ドープ領域に結合されている、すなわち、ＢＪＴ素子１２０、１２２は、半導体基板内に形成されている共通のコレクタ電極領域を共有することができる。本主題は本明細書においてＮＰＮバイポーラ接合トランジスタ素子の文脈において説明され得るが、本主題はＮＰＮバイポーラ接合トランジスタ素子に限定されるようには意図されず、ＰＮＰバイポーラ接合トランジスタ素子について等価な様式で実装されてもよいことは諒解されたい。とはいえ、ＮＰＮバイポーラ接合トランジスタ素子の利点によって多くの場合、ＮＰＮバイポーラ接合トランジスタ素子が多くの用途にとって好ましいものとなる。したがって、限定ではなく説明を目的として、本主題は本明細書においてＮＰＮデバイスの文脈において説明される。

第２の保護回路構成１１２は単方向性であり、高電圧端子１０２から低電圧端子１０４を指向する方向において放電電流を伝導することが可能である。これに関連して、第２の保護回路構成１１２は、そのアノードを第２のＢＪＴ素子１２２のベース／エミッタに結合されており、第２の保護回路構成１１２の第３のＢＪＴ素子１２６を介してそのカソードを低電圧端子１０４に結合されているＰＮダイオード１２４を含み、それによって、低電圧端子１０４に対しての正供給電圧が高電圧端子１０２において印加されるときの、電子デバイス１００の通常動作中に、ダイオード１２４は（電流を伝導されることなく）順方向バイアスされる。例示的な実施形態において、ダイオード１２４は、ダイオード１２４が占有するダイ１０１上の水平方向における面積を低減するために、垂直ダイオード（たとえば、ＰＮ接合が実質的に水平である）として実現される。第３のＢＪＴ素子１２６のエミッタ電極及びベース電極は、低電圧端子１０４に電気的に接続（又は短絡）及び結合されており、第３のＢＪＴ素子１２６のコレクタ電極はダイオード１２４のカソードに結合されている。

低電圧デバイス端子１０４に対しての高電圧デバイス端子１０２に印加されている電圧が増大すると、積層保護構成１０８の過渡トリガ電圧（Ｖ_Ｔ１）に達するまで非常にわずかな電流が積層保護構成１０８を通じて流れ、その点において、ＢＪＴ１２２、１２６においてアバランシェ降伏が発生し、積層保護構成１０８は、高電圧端子１０２からダイオード１２４及びＢＪＴ１２０、１２２、１２６を介して低電圧端子１０４へと静電放電放電電流を伝導し始める。これに関連して、過渡トリガ電圧は、ＢＪＴ１２２、１２６のアバランシェ降伏電圧にダイオード１２４及びＢＪＴ１２０の順方向バイアス電圧を加えた合計に対応する。したがって、高電圧端子１０２に印加される電圧に対する、順方向における（たとえば、高電圧端子１０２から低電圧端子１０４への）伝送線路パルス電流の関係は、たとえば、デバイス端子１０２、１０４間にカスコード接続されている２つのインスタンスの第１の保護回路構成１１０を含む積層保護構成のような、一般的な積層静電放電保護構成のそれと同様である。しかしながら、積層保護構成１０８の面積は、ダイオード１２４がダイ１０１を占有する面積が（たとえば、ＢＪＴ１２２、１２６間の別のインスタンスのＢＪＴ１２０と比較して）より小さいために低減される。

図２は、１つ以上の例示的な実施形態に応じた、図１の電子デバイス１００内の積層保護構成１０８として使用するのに適した半導体デバイス構造２００を断面図で示している。保護デバイス構造２００は、高電圧端子１０２に結合されている第１の保護回路構成１１０と、低電圧端子１０４に結合されている第２の保護回路構成１１２とを含む。第１の保護回路構成１１０は、第１の導電型（たとえば、Ｎ型）を有するコレクタ（Ｎ型領域２０４、２１２、２２２、２４４から成る）及びエミッタ（Ｎ型領域２４６から成る）と、反対の導電型を有するベース（Ｐ型領域２１３、２３４、２６０から成る）とを有する第１のＢＪＴ素子１２０を含む。エミッタコンタクト領域２４６及びベースコンタクト領域２６０は、互いに短絡又は他の様態で電気的に接続され、かつ高電圧端子１０２に結合されており、それによって、第１のＢＪＴ素子１２０のエミッタ及びベースの電位は、高電圧端子１０２の電位に実質的に等しい。第１の保護回路構成１１０の第２のＢＪＴ素子１２２は、第１のＢＪＴ素子１２０のコレクタに電気的に接続されているコレクタ（Ｎ型領域２０４、２１６、２２６、２５２から成る）を有する。例示されている実施形態において、ＢＪＴ素子１２０、１２２のコレクタは、一体的であるか、又は、他の様態で、半導体基板２０２内に形成されている共通ドープ領域２０４を介して互いに当接している。ＢＪＴ素子１２０、１２２は、それぞれのベース領域を分離するためにそれぞれのＢＪＴ素子１２０、１２２のそれぞれのベース領域の間に側方に存在するＮ型領域２１４、２２４、２４８から成る共通の垂直コレクタ領域をも含んでもよい。例示的な実施形態において、コレクタ領域２０４、２１２、２１４、２１６、２２２、２２４、２２６、２４４、２４８、２５２は浮遊状態にあり、グランド又は他の様態で共通のコレクタの電位に影響を与え得るいかなるデバイス端子又はいかなる他の外部回路にも直接接続されていない。第２のＢＪＴ素子１２２のエミッタ（Ｎ型領域２５０から成る）及びベース（Ｐ型領域２１５、２３６、２６２から成る）も、互いに短絡又は他の様態で電気的に接続されており、第２の保護回路構成１１２内のダイオード１２４に結合されている。

図２の例示されている実施形態において、第２の保護回路構成１１２のダイオード１２４は、アノード（Ｐ型領域２６６から成る）がそのカソード（Ｎ型領域２１８、２２８から成る）の上に重なっている垂直ＰＮダイオードとして実現され、それによって、ＰＮ接合が基板２０２の横軸に対して実質的に平行（又は水平）になっている。しかしながら、代替的な実施形態において、ダイオード１２４は側方ダイオードとして実現されてもよい。図１を参照して上述したように、アノード領域２６６は第２のＢＪＴ素子１２２のベースコンタクト領域２６２及びエミッタコンタクト領域２５０に結合されており、カソード領域２１８、２２８は、第３のＢＪＴ素子１２６のコレクタ（Ｎ型領域２２０、２３０、２５６から成る）に電気的に接続されている。例示されている実施形態において、カソード領域２１８、２２８は、半導体基板２０２内に形成されている共通のＮ型領域２０６を介してコレクタ領域２２０、２３０、２５６に電気的に接続されている。このようにして、ダイオード１２４のカソード及び第３のＢＪＴ素子１２６のコレクタは一体的であってもよい。例示的な実施形態において、カソード及びコレクタ領域２０４、２１８、２２０、２２８、２３０、２５６は浮遊状態にあり、グランド又は他の様態でそれらの電位に影響を与え得るいかなるデバイス端子又はいかなる他の外部回路にも直接接続されていない。第３のＢＪＴ素子１２６のエミッタ（Ｎ型領域２５４から成る）及びベース（Ｐ型領域２１７、２４０、２６８から成る）は、互いに短絡又は他の様態で電気的に接続されており、かつ低電圧端子１０４に結合されており、それによって、第３のＢＪＴ素子１２６のエミッタ及びベースの電位は、低電圧端子１０４の電位に実質的に等しい。

高電圧端子１０２における印加電圧（又は電位）が低電圧端子１０４における印加電圧（又は電位）を超えるとき、第１のＢＪＴ１２０の（たとえば、ベースウェル領域２１３、２３４とコレクタウェル領域２１２、２２２との間の）ベース−コレクタ接合が順方向バイアスされ、それによって、共通のコレクタ領域２０４、２１２、２１４、２１６、２２２、２２４、２２６、２４４、２４８、２５２の電位が上昇する。端子１０４と比較してより高い過渡電圧が端子１０２に印加されているときの静電放電事象中、コレクタ電位は、第２のＢＪＴ１２２のコレクタ−ベース接合（たとえば、ベースウェル領域２１５、２３６とコレクタウェル領域２１６、２２６との間）にわたってアバランシェ降伏が発生するまで増大し、それによって、第２のＢＪＴ１２２のエミッタコンタクト領域２５０及びベースコンタクト領域２６２の電位が上昇して、ダイオード１２４のＰ型アノード領域２６６とＮ型カソード領域２２８との間のＰＮ接合が順方向バイアスされ、それによって、第３のＢＪＴ１２６の（たとえば、ベースウェル領域２１７、２４０とコレクタウェル領域２２０、２３０との間の）コレクタ−ベース接合にわたってアバランシェ降伏が発生するまで、第３のＢＪＴ１２６のコレクタ領域２０６、２２０、２３０、２５６の電位が上昇する。このように、積層保護回路構成１１０、１１２がデバイス端子１０２、１０４間で電気的に直列に構成されていることによって、保護デバイス構造２００の順方向トリガ及び／又はブレークダウン電圧は、第１の保護回路構成１１０の順方向トリガ及び／又はブレークダウン電圧と、第２の保護回路構成１１２の順方向トリガ及び／又はブレークダウン電圧との合計に対応する。同様に、保護デバイス構造２００の順方向保持電圧は、第１の保護回路構成１１０の順方向保持電圧と第２の保護回路構成１１２の順方向保持電圧との合計に対応する。第２のＢＪＴ１２２のコレクタ−ベース接合の定常状態（又はＤＣ）アバランシェ降伏電圧は、導電性のより高いベースウェル領域２３６と、コレクタウェル領域２２６との間の距離（ｘＸ_２）（又は代替的に、導電性のより低いエピタキシャル層２０８の、ベースウェル領域２３６とコレクタウェル領域２２６との間に存在する部分の幅）、ならびに、エピタキシャル層２０８、ベースウェル領域２３５、及びコレクタウェル領域２２６のそれぞれのドーパント濃度によって決定付けられることが留意されるべきである。同様に、第３のＢＪＴ１２６のコレクタ−ベース接合の定常状態（又はＤＣ）アバランシェ降伏電圧は、導電性のより高いベースウェル領域２４０と、コレクタウェル領域２３０との間の距離（ｘＸ_３）（又は代替的に、導電性のより低いエピタキシャル層２０８の、ベースウェル領域２４０とコレクタウェル領域２３０との間に存在する部分の幅）、ならびに、エピタキシャル層２０８、ベースウェル領域２４０、及びコレクタウェル領域２３０のそれぞれのドーパント濃度によって決定付けられる。

図２を参照する。例示的な実施形態において、保護デバイス構造２００は、高電圧端子１０２において低電圧端子１０４に対してより低い過渡電圧が印加されているときの静電放電事象中に基板２０２に分路を提供するための、それぞれの保護回路構成１１０、１１２に隣接する１つ以上の基板分路領域２８０、２８２、２８４を含む。これに関連して、第１の保護回路構成１１０の第１のＢＪＴ１２０に隣接する第１の基板分路領域２８０は、下方にある基板半導体材料２０２、２０８（隣接するコレクタ領域２１２、２２２、２４４とは反対の導電型である）と同じ導電型を有するウェル領域２３２と、低電圧端子１０４に電気的に結合されている、ウェル領域２３２内の基板コンタクト領域２５８とを含む。同様に、第１の保護回路構成１１０の第２のＢＪＴ１２２及び第２の保護回路構成１１２のダイオード１２４に隣接する第２の基板分路領域２８２は、Ｐウェル領域２３８及びＰ型基板コンタクト領域２６４を含み、第２の保護回路構成１１２の第３のＢＪＴ１２６に隣接する第３の基板分路領域２８４は、Ｐウェル領域２４２及びＰ型基板コンタクト領域２７０を含む。例示されている実施形態において、第３の基板分路領域２８４のＰ型基板コンタクト領域２７０も、低電圧端子１０４に結合されているが、代替的な実施形態においては、Ｐ型基板コンタクト領域２６４も、低電圧端子１０４に結合されてもよい。

端子１０２において端子１０４に対してより低い過渡電圧が印加されている静電放電事象中、第１のＢＪＴ１２０のコレクタ−ベース接合にわたってアバランシェ降伏が発生するまで、コレクタ電位（たとえば、Ｎ型領域２０４、２１２、２２２、２４４）に対してベース電位（たとえば、Ｐ型ベース領域２３４、２６０）が低減し、周囲のＰ型基板領域２０２、２０８、２３２、２５８、Ｎ型コレクタ領域２０４、２１２、２２２、２４４、及び内側部分のＰ型ベース領域２０８、２３４、２６０の間に形成される寄生ＰＮＰトランジスタがオンにバイアスされる。このように、保護デバイス構造２００の逆方向トリガ及び／又はブレークダウン電圧は、導電性のより高いベースウェル領域２３４と、コレクタウェル領域２２２との間の距離（ｘＸ_１）（又は代替的に、導電性のより低いエピタキシャル層２０８の、ベースウェル領域２３４とコレクタウェル領域２２２との間に存在する部分の幅）、ならびに、エピタキシャル層２０８、ベースウェル領域２３４、及びコレクタウェル領域２２２のそれぞれのドーパント濃度によって決定付けられる第１のＢＪＴ１２０の逆方向トリガ及び／又はブレークダウン電圧に対応する。これに関連して、保護デバイス構造２００は、順方向及び逆方向の両方において静電放電事象からの保護をもたらすという点において双方向性である。逆方向における静電放電保護のレベルは、導電性のより高いベースウェル領域２３４とコレクタウェル領域２２２との間の距離（ｘＸ_１）を増大又は低減することによって増大又は低減することができることが留意されるべきである。

図３〜図９は、図１の電子デバイス１００内の積層保護構成１０８として使用するのに適した図２の保護デバイス構造２００を作製するために実行されてもよい、１つ以上の例示的な実施形態による例示的な作製工程を断面図で示している。半導体デバイスの製造において様々な工程が既知であるため、簡略にするため、多くの従来の工程は本明細書においては簡潔に記載するにとどめるか、又は既知の工程の詳細を示さず全体を省略する。さらに、本主題は本明細書においてＮＰＮ ＢＪＴ素子の文脈において説明され得るが、本主題はＮＰＮ ＢＪＴ素子に限定されるようには意図されず、（たとえば、ドープ領域の導電性を交換することによって）ＰＮＰ ＢＪＴ素子について等価な様式で実装されてもよい。加えて、本明細書に記載の保護デバイス及び作製工程は、利用される半導体材料の基板によって制約されず、本明細書に記載の作製工程はまた、シリコン・オン・インシュレータ（ＳＯＩ）基板上に保護デバイスを作成するのに使用されてもよいことは理解されたい。したがって、本主題はエピタキシャル作製工程の文脈において説明され得るが、本明細書に記載する保護デバイス及び作製工程の代替的な実施形態は、本明細書に記載するエピタキシャル作製工程を含まなくてもよい。加えて、本明細書に記載する作製工程段階は、例示されている順序において実行される必要はなく、本明細書に記載する特定の作製工程段階の順序付けは交換されてもよく、依然として実質的に同じ保護デバイス構造をもたらすことができることが諒解されるべきである。

ここで図３を参照すると、例示的な実施形態において、保護デバイス構造２００は、半導体材料の層２０２を含む半導体基板２０１上に作製される。下記により詳細に説明するように、例示的な実施形態において、半導体材料の層２０２は、追加の半導体材料をその上にエピタキシャル成長させるのに利用され、したがって、便宜上、限定ではないが、半導体材料の層２０２は代替的に本明細書においてシード層と称される場合がある。例示的な実施形態において、半導体材料２０２は、シリコン材料として実現され、「シリコン材料」という用語は、本明細書においては、半導体産業において一般的に使用されている相対的に純粋なシリコン材料、及び、ゲルマニウム、炭素などのような他の元素を混合されているシリコンを包含するように使用されている。代替的に、半導体材料２０２は、ゲルマニウム、ガリウムヒ素、窒化ガリウムなどとして実現されてもよく、かつ／又は複数種類の半導体材料層が含まれてもよい。例示的な実施形態において、基板半導体材料２０２は低濃度ドープされる。たとえば、基板半導体材料２０２は、約１×１０^１５ｃｍ^−３〜約８×１０^１５ｃｍ^−３の範囲内のＰ型ドーパント濃度を有するＰ型シリコン材料として実現されてもよい。

保護デバイス構造２００の作製は、保護デバイス構造２００の、基板分路領域２８０、２８２、２８４として利用されることになる部分をマスキングし、基板半導体材料２０２内に、基板半導体材料２０２の導電型と反対の導電型を有する半導体材料のドープ領域２０４、２０６を形成することによって継続する。ドープ領域２０４、２０６は、フォトレジスト材料のような、基板半導体材料２０２の、ドープ領域２０４、２０６に使用されることになる部分を露出させるインプラントマスクをもたらすようにパターニングされているマスキング材料２０３を用いて保護デバイス構造２００をマスキングすることによって形成される。その後、ドープ領域２０４、２０６の（後続の熱アニーリング又は任意の他の拡散後の）深さが約０．５〜約１０マイクロメートル（ミクロン）の範囲内になるように、約５０キロ電子ボルト（ｋｅＶ）〜約２０００ｋｅＶの範囲内のエネルギーレベルにおいて、約１×１０^１８ｃｍ^−３〜約１×１０^１９ｃｍ^−３の範囲内のドーパント濃度で、基板半導体材料２０２内に、矢印２０５によって示される、アンチモンイオン又はリンイオンのようなＮ型イオンを注入することによって、ドープ領域２０４、２０６が形成される。

ここで図４を参照すると、ドープ領域２０４、２０６が形成された後、保護デバイス構造２００の作製は、マスキング材料２０３を除去し、ドープ領域２０４、２０６を覆う所望の厚さ、及び、ドープ領域２０４、２０６と反対の導電型を有する別の半導体材料ドープ層２０８を形成又は他の様態で提供することによって継続する。たとえば、基板半導体材料２０２上にシリコン材料をエピタキシャル成長させ、層２０８をエピタキシャル成長させるのに使用される反応物にホウ素イオン（又は他のＰ型イオン）を添加することによってシリコン材料をｉｎ ｓｉｔｕドーピングすることによって、Ｐ型エピタキシャル層２０８が形成されてもよい。１つ以上の実施形態において、エピタキシャル層２０８は、約１×１０^１５ｃｍ^−３〜約８×１０^１５ｃｍ^−３の範囲内のＰ型ドーパント濃度を有する。例示的な実施形態において、エピタキシャル層２０８は、約０．５マイクロメートル〜約１０マイクロメートルの範囲内の厚さまで成長され、この厚さは特定の用途の需要に応じて変化してもよい。本明細書に記載する保護デバイス及び作製工程は、ドープ領域２０４、２０６及び／又はＰ型層２０８が形成される様式によって限定されず、図４に示す保護デバイス構造２００は、様々な代替的な様式で作製又は他の様態で得られてもよい（たとえば、Ｐ型層２０８は必ずしもエピタキシャル層として実現される必要はなく、必ずしもエピタキシャル成長及び／又はｉｎ ｓｉｔｕドーピングされる必要はなく、ドープ領域２０４、２０６は必ずしもイオン注入によって形成される必要はない、など）ことは理解されたい。

ここで図５を参照すると、エピタキシャル層２０８が形成された後、作製工程は、エピタキシャル層２０８の部分をマスキングし、エピタキシャル層２０８内に反対の導電型を有する半導体材料のドープシンカ領域２１２、２１４、２１６、２１８、２２０を形成することによって継続する。ドープシンカ領域２１２、２１４、２１６、２１８、２２０は、エピタキシャル層２０８の、シンカ領域２１２、２１４、２１６、２１８、２２０として使用されることになる部分を、ＢＪＴ１２０、１２２、１２６のベース領域及び基板分路領域２８０、２８２、２８４として使用されることになる残りの部分をマスキングしながら露出させるインプラントマスクを提供するようにパターニングされているマスキング材料２０９を用いて保護デバイス構造２００をマスキングすることによって形成される。インプラントマスク２０９がパターニングされた後、Ｎ型シンカ領域２１２、２１４、２１６、２１８、２２０がＮ型埋込み領域２０４、２０６まで伸張し当該領域に当接するように、エピタキシャル層２０８の厚さに対応する（後続の熱アニーリング又は任意の他の拡散後の）深さを有するＮ型シンカ領域２１２、２１４、２１６、２１８、２２０を提供するために、約５０ｋｅＶ〜約３０００ｋｅＶの範囲内のエネルギーレベルにおいて、約１×１０^１６ｃｍ^−３〜約１×１０^１９ｃｍ^−３、より好ましくは約１×１０^１７ｃｍ^−３〜約８×１０^１８ｃｍ^−３の範囲内のドーパント濃度で、エピタキシャル層２０８内に矢印２１１によって示すリンイオン又はヒ素イオンのようなＮ型イオンを注入することによって、Ｎ型シンカ領域２１２、２１４、２１６、２１８、２２０が形成されてもよい。このように、Ｎ型シンカ領域２１２、２１４、２１６は、ＢＪＴ１２０、１２２の共通の（又は一体的な）コレクタ電極を提供するためにＮ型埋込み領域２０４に電気的に接続され、Ｎ型シンカ領域２１８、２２０は、第２の保護回路構成１１２の一体的なカソード／コレクタ領域を提供するためにＮ型埋込み領域２０６に電気的に接続される。例示されているように、Ｎ型シンカ領域２１２、２１４、２１６、２１８、２２０は、Ｐ型エピタキシャル層２０８を、それぞれのＢＪＴ素子１２０、１２２、１２６を内側部分に作製される別個のＰ型領域２１３、２１５、２１７に分割する。これに関連して、Ｎ型シンカ領域２１２、２１６は、第１の保護回路構成１１０の側方境界を画定し、一方で、シンカ領域２１４は、隣接するＢＪＴ１２０、１２２のベース領域２１３、２１５を分離し、シンカ領域２１８、２２０は、第２の保護回路構成１１０の側方境界を画定する。

例示されている作製工程は、続いて形成される隣接したコンタクト領域を側方に分離する、絶縁体材料２１０のシャロー分離領域（図６）を形成することによって継続する。これに関連して、酸化物材料のような、絶縁体材料２１０のシャロー分離領域は、シャロー・トレンチ・アイソレーション（ＳＴＩ）を実行することによって、基板２０１の上側部分に形成される。シャロー分離領域を形成するために、保護デバイス構造２００の部分が、基板２０１の所望の部分を露出させるようにパターニングされているマスキング材料を用いてマスクされる。これらはその後、所望の深さ（エピタキシャル層２０８の厚さよりも小さい）までエッチングされてトレンチを形成する。トレンチは、たとえば、堆積工程及びその後の平坦化工程を実行することによって、絶縁体材料２１０を充填される。１つ以上の例示的な実施形態によれば、シャロー分離領域内の絶縁体材料２１０の深さは、約０．０５マイクロメートル〜約１マイクロメートルの範囲内、より好ましくは、０．２〜０．５マイクロメートルの範囲内である。

ここで図６を参照すると、例示的な実施形態において、作製工程は、Ｎ型シンカ領域２１２、２１４、２１６、２１８、２２０内にあるか、又は他の様態でＮ型シンカ領域２１２、２１４、２１６、２１８、２２０まで延在及び／もしくは部分的に重なるかのいずれかであるＮウェル領域２２２、２２４、２２６、２２８、２３０を形成することによって継続する。Ｎウェル領域２２２、２２４、２２６、２２８、２３０は、シンカ領域２１２、２１４、２１６、２１８、２２０を露出させるインプラントマスクを提供するようにパターニングされているマスキング材料２２１によって保護デバイス構造２００をマスクすることによって形成され、一方で、残りのマスキング材料２２１は、Ｐ型エピタキシャル領域２１３、２１５、２１７及びＰ型基板分路領域２８０、２８２、２８４の内側部分をマスクする。例示されている実施形態において、インプラントマスクの側方端部は、Ｐ型エピタキシャル領域２１３、２１５、２１７の境界からそれぞれのシンカ領域２１２、２１４、２１６、２１８、２２０からずらして配置され、それによって、続いて形成されるＮウェル領域２２２、２２４、２２６、２２８、２３０がそれぞれのシンカ領域２１２、２１４、２１６、２１８、２２０よりも側方に伸張する形状をなす。言い換えれば、それぞれのＮウェル領域２２２、２２４、２２６、２２８、２３０の横幅は、それぞれのＮウェル領域２２２、２２４、２２６、２２８、２３０が中に形成されるそれぞれのＮ型シンカ領域２１２、２１４、２１６、２１８、２２０の横幅よりも大きい。他の実施形態において、Ｎウェル領域２２２、２２４、２２６、２２８、２３０の境界は、Ｎ型シンカ領域２１２、２１４、２１６、２１８、２２０と垂直に整列してもよい、すなわち、それぞれのＮウェル領域２２２、２２４、２２６、２２８、２３０の横幅は、それぞれのＮウェル領域２２２、２２４、２２６、２２８、２３０が中に形成されるそれぞれのＮ型シンカ領域２１２、２１４、２１６、２１８、２２０の横幅に実質的に等しい。

インプラントマスク２２１が形成された後、シャロー分離領域２１０の深さよりも大きいが、Ｎ型シンカ領域２１２、２１４、２１６、２１８、２２０の深さよりは小さい（後続の熱アニーリング又は任意の他の拡散後の）深さを有するＮウェル領域２２２、２２４、２２６、２２８、２３０を提供するために、好ましくは約１×１０^１６ｃｍ^−３〜約１×１０^１９ｃｍ^−３の範囲内のドーパント濃度で、約５０ｋｅＶ〜約２０００ｋｅＶの範囲内のエネルギーレベルにおいて、エピタキシャル層２０８内に矢印２２３によって示すリンイオン又はヒ素イオンのようなＮ型イオンを注入することによって、Ｎウェル領域２２２、２２４、２２６、２２８、２３０が形成される。１つ以上の例示的な実施形態に応じて、Ｎウェル領域２２２、２２４、２２６、２２８、２３０の深さは、０．３マイクロメートルよりも大きい。例示的な実施形態において、Ｎウェル領域２２２、２２４、２２６、２２８、２３０のドーパント濃度は、Ｎ型シンカ領域２１２、２１４、２１６、２１８、２２０のドーパント濃度以下であるが、代替的な実施形態において、Ｎウェル領域２２２、２２４、２２６、２２８、２３０のドーパント濃度は、Ｎ型シンカ領域２１２、２１４、２１６、２１８、２２０のドーパント濃度よりも大きくてもよい。代替的な一実施形態において、Ｎウェル領域２２２、２２４、２２６、２２８、２３０及びＮ型シンカ領域２１２、２１４、２１６、２１８、２２０は、同じ注入工程の一部として同時に形成される。

ここで図７を参照すると、Ｎウェル領域２２２、２２４、２２６、２２８、２３０が形成された後、保護デバイス構造２００の作製は、Ｎウェル領域２２２、２２４、２２６、２２８、２３０をマスクし、Ｐ型エピタキシャル領域２１３、２１５、２１７及びＰ型基板分路領域２８０、２８２、２８４の内側部分にＰウェル領域２３２、２３４、２３６、２３８、２４０、２４２を形成することによって継続する。Ｐウェル領域２３４、２３６、２４０は、それぞれのＢＪＴ素子１２０、１２２、１２６の、そのそれぞれのＢＪＴ素子１２０、１２２、１２６のエミッタ電極を包囲又は他の様態で包含するベース電極の相対的により高濃度にドープされた部分として機能する。これに関連して、Ｐウェル領域２３４、２３６、２４０は、Ｎウェルコレクタ領域２２２、２２６、２３０に近接したそれぞれのトランジスタ領域２１３、２１５、２１７内に形成され、それによって、相対的に低濃度にドープされたエピタキシャル領域２１３、２１５、２１７の、それぞれのＮウェルコレクタ領域２２２、２２６、２３０の側方境界とそれぞれのＰウェル領域２３４、２３６、２４０の近接した側方境界との間に存在する部分が、結果としてのベースの電位がベース−エミッタ接合を順方向バイアスしてそれぞれのＢＪＴ１２０、１２２、１２６をオンにするか又はトリガする前の、コレクタ−ベース接合にわたるアバランシェ降伏電圧を決定付ける。言い換えれば、Ｎウェル領域２２６の側方境界と、近接したＰウェル領域２３６の側方境界との間の距離（ｘＸ_２）が、キャリアを生成し、その後ＢＪＴ１２２を順方向においてオンにする（又はトリガする）コレクタ−ベースアバランシェ降伏電圧を決定付け、同様に、Ｎウェル領域２３０の側方境界と、近接したＰウェル領域２４０の側方境界との間の距離（ｘＸ_３）が、キャリアを生成し、その後ＢＪＴ１２６を順方向においてオンにする（又はトリガする）コレクタ−ベースアバランシェ降伏電圧を決定付ける。逆に、Ｎウェル領域２２２の側方境界と、近接したＰウェル領域２３４の側方境界との間の距離（ｘＸ_１）が、キャリアを生成し、その後ＢＪＴ１２０を逆方向においてオンにする（又はトリガする）コレクタ−ベースアバランシェ降伏電圧を決定付ける。例示されている実施形態において、Ｐウェル領域２３４、２３６、２４０は、非ゼロ側方分離距離だけコレクタウェル領域２２２、２２６、２３０から離間され、それぞれのより低濃度にドープされたＰ型エピタキシャル領域２１３、２１５、２１７の少なくとも一部は、内部に形成されているそれぞれのＰウェル領域２３４、２３６、２４０の側方境界と、それぞれのコレクタウェル領域２２２、２２６、２３０の近接した側方境界との間で側方にそのまま残る。１つ以上の例示的な実施形態において、それぞれのＰウェル領域２３４、２３６、２４０の側方境界と、それぞれのコレクタウェル領域２２２、２２６、２３０の近接した側方境界との間の側方分離距離は、１０マイクロメートル未満である。いくつかの実施形態において、それぞれのＰウェル領域２３４、２３６、２４０はそれぞれのコレクタウェル領域２２２、２２６、２３０の側方境界に当接してもよく、場合によっては、それに重なってもよい。

Ｐウェル領域２３２、２３４、２３６、２３８、２４０、２４２を作製するために、Ｎウェル領域２２２、２２４、２２６、２２８、２３０をマスクしながらＰ型エピタキシャル領域２１３、２１５、２１７の内側部分及びＰ型基板分路領域２８０、２８２、２８４を露出させるインプラントマスクを提供するようにパターニングされているマスキング材料２３１を用いて保護デバイス構造体２００がマスクされる。シャロー分離領域２１０の一部を露出させるために、インプラントマスク２３１の側方端部は、それぞれのＮウェル領域２２２、２２４、２２６、２２８、２３０に隣接するシャロー分離領域２１０の側方境界からずれており、それによって、続いて形成されるＰウェル領域２３２、２３４、２３６、２３８、２４０、２４２は、シャロー分離領域２１０の下で側方に伸張する。その後、シャロー分離領域２１０の深さよりも大きい（後続の熱アニーリング又は任意の他の拡散の後の）深さを有するＰウェル領域２３２、２３４、２３６、２３８、２４０、２４２を提供するために、Ｐ型エピタキシャル層２０８のドーパント濃度よりも高い、好ましくは１×１０^１７ｃｍ^−３〜約１×１０^１９ｃｍ^−３、より好ましくは約１×１０^１８ｃｍ^−３〜８×１０^１８ｃｍ^−３の範囲内のドーパント濃度で約５０ｋｅＶ〜約１５００ｋｅＶの範囲内のエネルギーレベルにおいてエピタキシャル層２０８の露出した部分の中に、矢印２３３によって示されている、ホウ素イオンのようなＰ型イオンを注入することによって、Ｐウェル領域２３２、２３４、２３６、２３８、２４０、２４２が形成される。１つ以上の例示的な実施形態に応じて、Ｐウェル領域２３２、２３４、２３６、２３８、２４０、２４２の深さは０．３マイクロメートルよりも大きい。例示的な実施形態において、Ｐウェル領域２３２、２３４、２３６、２３８、２４０、２４２の深さはエピタキシャル層２０８の厚さよりも小さく、それによって、より低濃度にドープされたＰ型エピタキシャル層２０８の少なくとも一部が、Ｐウェル領域２３２、２３４、２３６、２３８、２４０、２４２とＮ型埋込み領域２０４、２０６との間に垂直に残る。

ここで図８〜図９を参照すると、Ｐウェル領域２３２、２３４、２３６、２３８、２４０、２４２が形成された後、作製工程は、保護デバイス構造体２００を適切にマスクし、Ｐ型ベースウェル領域２３４、２３６、２４０及びＮ型コレクタウェル領域２２２、２２４、２２６、２３０内にシャローＮ型コンタクト領域２４４、２４６、２４８、２５０、２５２、２５４、２５６を形成し、Ｐウェル領域２３２、２３４、２３６、２３８、２４０、２４２及びＮ型カソードウェル領域２２８内にシャローＰ型コンタクト領域２５８、２６０、２６２、２６４、２６６、２６８、２７０を形成することによって継続する。これに関連して、Ｎ型コンタクト領域２４６、２５０、２５４は、それぞれのＢＪＴ１２０、１２２、１２６の相対的に高濃度にドープされたエミッタ電極として機能し、Ｎ型コンタクト領域２４４、２４８、２５２、２５６の各々は、それぞれのＢＪＴ１２０、１２２、１２６のコレクタの相対的に高濃度にドープされたコレクタ電極コンタクト領域として機能し、Ｐ型コンタクト領域２６０、２６２、２６８の各々は、それぞれのＢＪＴ１２０、１２２、１２６の相対的に高濃度にドープされたベース電極コンタクト領域として機能する。Ｎ型カソードウェル領域２２８内に形成されたＰ型コンタクト領域２６６は、ダイオード１２４のアノードとして機能し、一方で、Ｐ型コンタクト領域２５８、２６４、２７０は、基板分路領域２８０、２８２、２８４のコンタクトとして機能する。

図８に示すように、シャローＮ型コンタクト領域２４４、２４６、２４８、２５０、２５２、２５４、２５６は、Ｎ型コレクタウェル領域２２２、２２４、２２６、２３０の内側部分、及び、Ｐ型ベースウェル領域２３４、２３６、２４０の、シャロー分離領域２１０の間のコレクタウェル領域２２２、２２４、２２６、２３０に近接した部分を露出させるようにパターニングされているマスキング材料２４３を用いて保護デバイス構造２００をマスクすることによって形成される。その後、シャロー分離領域２１０の深さよりも小さく、また、ウェル領域２２２、２２４、２２６、２３０、２３４、２３６、２４０の深さよりも小さい（拡散の後の）深さを有するＮ型領域２４４、２４６、２４８、２５０、２５２、２５４、２５６を提供するために、約１×１０^１９ｃｍ^−３〜約１×１０^２１ｃｍ^−３の範囲内であるドーパント濃度で約２０ｋｅＶ〜約１００ｋｅＶの範囲内のエネルギーレベルにおいて領域３３８、３４２、３４４の露出した内側部分内に、矢印２４５によって示す、リンイオン又はヒ素イオンのようなＮ型イオンを注入することによって、シャローＮ型領域２４４、２４６、２４８、２５０、２５２、２５４、２５６が形成される。たとえば、１つ以上の実施形態に応じて、シャローＮ型領域２４４、２４６、２４８、２５０、２５２、２５４、２５６の深さは約０．０５マイクロメートル〜約０．３マイクロメートルの範囲内である。例示されている実施形態において、各エミッタコンタクト領域２４６、２５０、２５４は、ぞれぞれのより導電性の高いベースウェル領域２３４、２３６、２４０内に形成又は他の様態でその中に存在し、それによって、より導電性の高いベースウェル領域２３４、２３６、２４０は、それぞれのエミッタコンタクト領域２４６、２５０、２５４を包含、包囲及び／又は当接する。Ｎ型カソードウェル領域２２８は、Ｎ型コンタクト領域２４４、２４６、２４８、２５０、２５２、２５４、２５６のためのイオン２４５を注入する前にマスキング材料２４３によってマスクされることに留意されたい。加えて、いくつかの実施形態において、Ｎ型コレクタウェル領域２２２、２２４、２２６、２３０も、イオン２４５を注入する前にマスクされてもよく、その場合、Ｎ型コレクタコンタクト領域２４４、２４８、２５２、２５６は、保護デバイス構造２００にない。

図９を参照すると、同様に、シャローＰ型コンタクト領域２５８、２６０、２６２、２６４、２６６、２６８、２７０が、Ｎ型コンタクト領域２４４、２４６、２４８、２５０、２５２、２５４、２５６をマスクしながら、Ｐウェル領域２３２、２３４、２３６、２３８、２４０、２４２の、分離領域２１０の間の部分及びＮ型カソードウェル領域２３８の内側部分を露出させるようにパターニングされているマスキング材料２５７を用いて保護デバイス構造２００をマスキングすることによって形成される。マスキング材料２５７がパターニングされた後、シャロー分離領域２１０の深さよりも小さく、また、ウェル領域２２８、２３２、２３４、２３６、２３８、２４０、２４２の深さよりも小さい（拡散の後の）深さ（たとえば、約０．０５マイクロメートル〜約０．３マイクロメートルの範囲内）を有するＰ型領域２５８、２６０、２６２、２６４、２６６、２６８、２７０を提供するために、約１×１０^１９ｃｍ^−３〜約１×１０^２１ｃｍ^−３の範囲内のドーパント濃度で約２ｋｅＶ〜約５０ｋｅＶの範囲内のエネルギーレベルにおいてＰウェル領域２３２、２３４、２３６、２３８、２４０、２４２及びカソードウェル領域２２８の露出した部分内に、矢印２５９によって示されている、ホウ素イオンのようなＰ型イオンを注入することによって、シャローＰ型領域２５８、２６０、２６２、２６４、２６６、２６８、２７０が形成される。これに関連して、ベース電極コンタクト領域２６０、２６２、２６８の各々は、それが中に形成されるベースウェル領域２３４、２３６、２４０によって包含又は他の様態で包囲される。

再び図２を参照すると、シャローＮ型及びＰ型コンタクト領域が形成された後、保護デバイス構造２００の作製は、コンタクト領域上にコンタクト２７２を形成し、それぞれのＢＪＴ１２０、１２２、１２６のそれぞれのベース及びエミッタ電極間に電気的接続を提供し、ＢＪＴ１２２の電気的に接続されたベース及びエミッタ電極とダイオード１２４のアノード領域２６６との間に電気接続２８６を提供し、それぞれのＢＪＴ１２０、１２６の電気的に接続されたベース及びエミッタ電極ならびに電子デバイス１００のそれぞれの物理インターフェース１０２、１０４への／からの電気接続２８８、２９０を提供することによって完了してもよい。たとえば、コンタクト２７２は、シリサイド形成金属の層をコンタクト領域の露出面に適応的に堆積し、（たとえば、高速熱アニーリング（ＲＴＡ）によって）保護デバイス構造２００を加熱して、シリサイド形成金属を露出したシリコンと反応させて、コンタクト領域の上部に金属シリサイド層２７２を形成することによって形成される、金属シリサイド層として実現されてもよい。

コンタクト２７２が形成された後、作製工程は、保護デバイス構造２００の上に重なる絶縁体材料２７４の１つ以上の層を形成し、上に重なっているコンタクト２７２を露出させるために絶縁体材料２７４の、ベース電極コンタクト領域２６０、２６２、２６８、エミッタ電極コンタクト領域２４６、２５０、２５４、アノードコンタクト領域２６６、及び基板分路コンタクト領域２５８、２６４、２７０の上に重なっている部分を除去し、コンタクト２７２の上に重なる導電性材料２７６を形成することによって継続する。絶縁体材料２７４は、従来の様式で保護デバイス構造体２００の上に重ねて適応的に堆積される、酸化物材料のような層間絶縁体材料として実現されてもよい。絶縁体材料２７４の、コンタクト領域２４６、２５０、２５４、２５８、２６０、２６２、２６４、２６６、２６８、２７０の上に重なっている部分はコンタクト２７２の上に重なる空洞領域を提供するために異方性エッチャントを使用して絶縁体材料２７４をエッチングすることによって除去され、導電性材料２７６は、保護デバイス構造２００の上に重なっている金属材料を、絶縁体材料２７４の厚さ以上の厚さまで適応的に堆積することによって空洞領域内に形成されてもよい。図示されていないが、実際には、導電性材料２７６を形成する前に、コンタクトプラグが空洞領域内に従来のように形成されてもよい。

例示的な実施形態において、導電性材料２７６は、それぞれのＢＪＴ１２０、１２２、１２６のベース及びエミッタ電極間に直接電気接続を提供するようにパターニング、ルーティング、又は他の様態で形成され、それによって、それぞれのＢＪＴ１２０、１２２、１２６のベース及びエミッタがともに実効的に短絡する。導電性材料２７６はまた、ＢＪＴ１２２のベース／エミッタ電極領域２５０、２６２とダイオード１２４のアノード領域２６６との間の電気接続２８６、ＢＪＴ１２０のベース／エミッタ電極領域２４６、２６０と高電圧端子１０２との間の電気接続２８８、ＢＪＴ１２６のベース／エミッタ電極領域２５４、２６８と低電圧端子１０４との間の電気接続２９０を提供するようにパターニング、ルーティング、又は他の様態で形成されてもよい。加えて、導電性材料２７６はまた、基板分路コンタクト領域２５８、２７０と低電圧端子１０４との間の電気接続２９２、２９４を提供するようにパターニング、ルーティング、又は他の様態で形成されてもよい。例示されている実施形態において、コレクタコンタクト領域２４４、２４８、２５２、２５６の上に重なっている絶縁体材料２７４はそのまま残り、それによって、ＢＪＴ１２０、１２２、１２６のコレクタ電極は浮遊状態にあり、グランド又はそれらの電位に他の様態で影響を与え得るいかなるデバイス端子又はいかなる他の外部回路にも直接接続されない。

図１０は、図１の電子デバイス１００内の積層保護構成１０８として使用するのに適した保護デバイス構造３００の代替の実施形態を示す。保護デバイス構造３００において、第２のＢＪＴ１２２のエミッタコンタクト領域２５０は、内部コレクタウェル領域２２４に近接したベースウェル領域２３６内に位置付けられ、それによって、アバランシェ降伏はコレクタウェル領域２２４とベースウェル領域２３６との間で発生し、一方で、ベースコンタクト領域２６２は、ベースウェル領域２３６内で、エミッタコンタクト領域２５０とコレクタウェル領域２２６との間で側方に位置付けられている。図１０の実施形態において、コレクタウェル領域２２４に対するエミッタコンタクト領域２５０及びベースウェル領域２３６の側方の向きは、コレクタウェル領域２３０に対するエミッタコンタクト領域２５４及びベースウェル領域２４０の側方の向きと反対であり、それによって、第２のＢＪＴ１２２のコレクタ及びベースウェル領域２２４、２３６間の側方分離距離（ｘ_２）の変動が、第３のＢＪＴ１２６のコレクタ及びベースウェル領域２３０、２４２間の側方分離距離（ｘ_３）の対応する変動によって補償される。これに関連して、保護デバイス構造３００は、基板２０１にわたる保護デバイス構造３００の複数のインスタンスにわたるより均一なトリガ、ブレークダウン及び／又は保持電圧を達成するために、基板２０１にわたるＮウェル領域及びＰウェル領域間の（たとえば、マスク及び／又はインプラントの不整合などに起因する）整合のばらつきを補償する。たとえば、作製工程中に、不整合が、側方分離距離（ｘ_２）を増大させる方向において、Ｎウェル領域２２４をＰウェル領域２３６に対してシフトさせた場合、Ｎウェル領域２３０も、側方分離距離（ｘ_３）を低減するために反対方向においてＰウェル領域２４０に対してシフトされることができ、それによって、第２のＢＪＴ１２２のアバランシェ降伏電圧及び第３のＢＪＴ１２６のアバランシェ降伏電圧の合計は実質的に一定に維持される。

図１１は、図１の電子デバイス１００内の積層保護構成１０８として使用するのに適した保護デバイス構造４００の別の実施形態を示す。保護デバイス構造４００において、第１のＢＪＴ１２０のエミッタコンタクト領域２４６は、内部コレクタウェル領域２２４に近接したベースウェル領域２３４内に位置付けられ、それによって、逆方向におけるアバランシェ降伏がコレクタウェル領域２２４とベースウェル領域２３４との間で発生し、一方で、ベースコンタクト領域２６０は、ベースウェル領域２３４内で、エミッタコンタクト領域２４６とコレクタウェル領域２２２との間で水平方向に延びるように位置付けられている。

図１２は、図１の電子デバイス１００内の積層保護構成１０８として使用するのに適した保護デバイス構造５００の別の実施形態を示す。保護デバイス構造５００において、側方分離距離（ｘ_３）はゼロまで低減されており、それによって、第３のＢＪＴ１２６のベースウェル領域２４０はコレクタウェル領域２３０に当接又は他の様態で隣接している。これに関連して、第３のＢＪＴ１２６及び／又は第２の保護回路構成１１２の順方向ブレークダウン及び／又は保持電圧は、第２のＢＪＴ１２２及び／又は第１の保護回路構成１１０の順方向ブレークダウン及び／又は保持電圧よりも低くなり得る。たとえば、図２の実施形態における側方分離距離（ｘ_２、ｘ_３）は互いに実質的に等しくてもよく、それによって、第３のＢＪＴ１２６及び／又は第２の構成１１２の順方向ブレークダウン及び／又は保持電圧が、第２のＢＪＴ１２２及び／又は第１の構成１１０の順方向ブレークダウン及び／又は保持電圧と実質的に等しいことによって、積層保護構成１０８は対称である。逆に、図１２の実施形態において、第３のＢＪＴ１２６及び／又は第２の構成１１２の順方向ブレークダウン及び／又は保持電圧が、第２のＢＪＴ１２２及び／又は第１の構成１１０の順方向ブレークダウン及び／又は保持電圧よりも小さいことによって、積層保護構成１０８は非対称である。分離距離をゼロまで（又は、側方境界を重ねるためにゼロ未満まで）低減することによって、第３のＢＪＴ１２６の順方向ブレークダウン電圧の、作製中の不整合に対する反応性が低減する。代替的な実施形態において、側方分離距離（ｘ_２）もゼロまで低減されてもよく、それによって、第２のＢＪＴ１２２のベースウェル領域２３６がコンタクトウェル領域２２４（図１２の実施形態）又はコレクタウェル領域２３６（図２の実施形態）に当接する。さらに、いくつかの実施形態において、側方分離距離（ｘ_２）がゼロ以下である一方で、側方分離距離（ｘ_３）がゼロより大きくてもよく、結果として、第３のＢＪＴ１２６及び／又は第２の保護回路構成１１２の順方向ブレークダウン及び／又は保持電圧は、第２のＢＪＴ１２２及び／又は第１の保護回路構成１１０の順方向ブレークダウン及び／又は保持電圧よりも大きくなる。

図１３は、図１の電子デバイス１００内の積層保護構成１０８として使用するのに適した保護デバイス構造６００の別の実施形態を示す。保護デバイス構造６００において、第３のＢＪＴ１２６は、コレクタウェル領域２２２、２２４、２２６のドーパント濃度とは異なるドーパント濃度を有するウェル領域６３０を含む。たとえば、第３のＢＪＴ１２６は、マスク不整合に対する反応性を低減するために、ゼロ以下である側方分離距離（ｘＸ_２、ｘＸ_３）を維持しながら、構造６００の順方向ブレークダウン電圧を調整又は他の様態で調節するために、コレクタウェル領域２２２、２２４、２２６のドーパント濃度よりも高い又は低いドーパント濃度を有するＮ型ウェル領域６３０を含んでもよい。言い換えれば、側方分離距離（ｘ_２、ｘ_３）を変更する代わりにウェル領域２２２、２２４、２２６、６３０のドーパント濃度を変更することによって、順方向静電放電保護を調節することができる。

簡潔にするために、半導体及び／又は集積回路作製に関連する従来の技法、静電放電保護方式、及び本主題の他の機能的態様は本明細書においては詳細に説明されていない場合がある。加えて、特定の専門用語は本明細書においては参照のみを目的として使用されている場合があり、したがって、限定であるようには意図されていない。たとえば、「第１の」、「第２の」という用語、及び、構造を指す他のこのような数に関する用語は文脈において明確に指示されていない限り、並び又は順序を暗示してはいない。上記の記載はまた、ともに「接続」又は「結合」されている要素もしくはノード又は特徴にも当てはまる。本明細書において使用される場合、別途明確に述べられていない限り、「接続される」とは、１つの要素が別の要素に直接的に結び付けられている（又は直接的にそれと通信する）ことを意味し、必ずしも機械的にではない。同様に、別途明確に述べられていない限り、「結合される」とは、１つの要素が別の要素に直接的に又は間接的に結び付けられている（又は直接的にもしくは間接的にそれと通信する）ことを意味し、必ずしも機械的にではない。したがって、図面内に示されている概略図は回路素子及び／又は端子間の直接電気接続を図示している場合があるが、代替的な実施形態は、実質的に同様に機能しながら、介在する回路素子及び／又は構成要素を採用してもよい。

結論として、例示的な本発明の実施形態に応じて構成されるシステム、デバイス、及び方法は以下のようになる。
例示的な一実施形態において、デバイスのための装置が提供される。デバイスは、第１のインターフェースと第２のインターフェースと、第１のインターフェースに結合されている第１の保護回路構成と、第１の保護回路構成及び第２のインターフェースの間に結合されている第２の保護回路構成とを備える。第２の保護回路構成は、第１のトランジスタ、及び、第１のトランジスタに結合されているダイオードを備える。第１のトランジスタ及びダイオードは、第１の保護回路構成と第２のインターフェースとの間で電気的に直列に構成されている。１つ以上の実施形態において、第１のインターフェースは高電圧端子を備え、第２のインターフェースは低電圧端子を備え、高電圧端子と低電圧端子との間に機能回路が結合されている。一実施形態において、ダイオードは垂直ＰＮダイオードを備える。１つ以上の実施形態において、第１の保護回路構成は、第１のインターフェースに結合されている第２のトランジスタと、第２のトランジスタ及びダイオードの間に電気的に直列に結合されている第３のトランジスタとを備え、ダイオードは、第３のトランジスタのエミッタに結合されているアノードと、第１のトランジスタのコレクタに結合されているカソードとを備える。第３のトランジスタは、アノードに結合されているベースを備え、第１のトランジスタは、第２のインターフェースに結合されている第２のエミッタと、第２のインターフェースに結合されている第２のベースとを備える。第３のトランジスタは、第２のコレクタをも備え、第２のトランジスタは、第２のコレクタに結合されている第３のコレクタと、第１のインターフェースに結合されている第３のエミッタと、第１のインターフェースに結合されている第３のベースとを備える。

別の例示的な一実施形態において、半導体デバイスのための装置が提供される。半導体デバイスは、第１の導電型を有する半導体材料のベース領域と、ベース領域内にあり、第１の導電型と反対の第２の導電型を有する半導体材料のエミッタ領域と、第２の導電型を有する半導体材料のコレクタ領域と、ベース領域に隣接し、第２の導電型を有する半導体材料のカソード領域と、カソード領域に当接し、第１の導電型を有する半導体材料のアノード領域とを備える。ベース領域の少なくとも一部はエミッタ領域とコレクタ領域の間にあり、カソード領域はコレクタ領域に電気的に接続されている。一実施形態において、アノード領域はカソード領域の上にある。別の実施形態において、カソード領域及びコレクタ領域は当接している。また別の実施形態において、半導体デバイスは、第１の導電型を有する半導体材料の第２のベース領域と、第２の導電型を有する半導体材料の第２のエミッタ領域とをさらに備え、アノード領域は第２のベース領域及び第２のエミッタ領域に電気的に接続されている。半導体デバイスは、第２の導電型を有する半導体材料の第２のコレクタ領域と、第１の導電型を有する半導体材料の第３のベース領域と、第２の導電型を有する半導体材料の第３のエミッタ領域と、第２の導電型を有する半導体材料の第３のコレクタ領域とをさらに備えてもよい。第２のベース領域の少なくとも一部は第２のエミッタ領域と第２のコレクタ領域との間に存在し、第３のベース領域の少なくとも一部は第３のエミッタ領域と第３のコレクタ領域との間に存在し、第３のコレクタ領域は第２のコレクタ領域に電気的に接続されている。さらなる実施形態において、半導体デバイスは、高電圧端子と低電圧端子とを備え、ベース領域及びエミッタ領域は低電圧端子に電気的に接続されており、第３のベース領域及び第３のエミッタ領域は高電圧端子に電気的に接続されている。半導体デバイスは、第３のコレクタ領域に隣接し、第１の導電型を有する基板分路領域をさらに備えてもよく、基板分路領域は、低電圧端子に電気的に接続されている。

電子デバイスを作製する例示的な方法も提供される。方法は、基板上に第１の保護回路構成を形成する工程と、基板上に第２の保護回路構成を形成する工程であって、第２の保護回路構成は、基板上に形成されている第１のトランジスタ素子及びダイオード素子を備え、ダイオード素子及び第１のトランジスタ素子は、電気的に直列に構成されている、第２の保護回路構成を形成する工程とを備える。方法は、第１の保護回路構成と第１のデバイス端子との間に第１の電気接続を提供する工程と、第２の保護回路構成と第２のデバイス端子との間に第２の電気接続を提供する工程と、第１の保護回路構成と第２の保護回路構成との間に第３の電気接続を提供する工程であって、第３の電気接続の結果として、第１の保護回路構成及び第２の保護回路構成が、第１のデバイス端子と第２のデバイス端子との間で電気的に直列に構成される、第３の電気接続を提供する工程とをさらに備える。１つ以上の実施形態において、第２の保護回路構成を形成する工程は、基板内に第１のトランジスタ素子のベース領域を形成する工程であって、ベース領域は第１の導電型を有する、ベース領域を形成する工程と、ベース領域内に第１のトランジスタ素子のエミッタ領域を形成する工程であって、エミッタ領域は第１の導電型と反対の第２の導電型を有する、エミッタ領域を形成する工程と、基板内に第１のトランジスタ素子のコレクタ領域を形成する工程であって、コレクタ領域は第２の導電型を有し、ベース領域の少なくとも一部はエミッタ領域及びコレクタ領域の間に存在する、コレクタ領域を形成する工程と、ベース領域に隣接して基板内にダイオード素子のカソード領域を形成する工程であって、カソード領域は第２の導電型を有する、カソード領域を形成する工程と、カソード領域に当接して、基板内にダイオード素子のアノード領域を形成する工程であって、アノード領域は第１の導電型を有する、アノード領域を形成する工程とを備える。一実施形態において、アノード領域を形成する工程は、カソード領域の上にアノード領域を形成する工程を備える。別の実施形態において、第１の保護回路構成を形成する工程は、基板内に第２のトランジスタ素子を形成する工程であって、第２のトランジスタ素子は、第２のベース領域と、第２のベース領域に電気的に接続されている第２のエミッタ領域とを含む、第２のトランジスタ素子を形成する工程と、基板内に第３のトランジスタ素子を形成する工程であって、第３のトランジスタ素子は、第３のベース領域と、第３のベース領域に電気的に接続されている第３のエミッタ領域とを含み、第３のトランジスタ素子の第３のコレクタ領域は、第２のトランジスタ素子の第２のコレクタ領域に電気的に接続されている、第３のトランジスタ素子を形成する工程とを備え、第１の電気接続を提供する工程は、第１のデバイス端子、第２のベース領域、及び第２のエミッタ領域の間に第１の電気接続を提供する工程を備え、第２の電気接続を提供する工程は、第２のデバイス端子、ベース領域、及びエミッタ領域の間に第２の電気接続を提供する工程を備え、第３の電気接続を提供する工程は、アノード領域、第３のベース領域、及び第３のエミッタ領域の間に第３の電気接続を提供する工程を備える。別の実施形態において、ベース領域を形成する工程は、コレクタ領域に隣接してベース領域を形成する工程を備える。

前述の詳細な説明の中で少なくとも１つの例示的な実施形態を提示してきたが、膨大な数で様々な実施形態が存在することを理解されたい。本明細書に記載される１つ以上の例示的な実施形態は、権利を請求する主題の範囲、適用性又は構成を限定することを決して意図していないことも理解されるべきである。そうではなく、前述の詳細な説明は、説明された１つ以上の実施形態を実行するための有意義な指針を当業者に提供するものである。本特許出願を行うときの既知の同等物及び予見される同等物を含む、特許請求の範囲に記載される範囲から逸脱することなく、構成要素の機能及び構成において各種の変更を行うことが可能でことは理解されよう。したがって、明らかに逆の意図がない限り、上述の例示的な実施形態の詳細又は他の限定は特許請求の範囲内に読み込まれるべきではない。

Claims (18)

1. デバイスにおいて、
   第１のインターフェースと、
   第２のインターフェースと、
   前記第１のインターフェースに結合されている第１の保護回路構成と、
   前記第１の保護回路構成及び前記第２のインターフェースの間に結合されている第２の保護回路構成であって、前記第２の保護回路構成は、
   第１のトランジスタであって、エミッタ及びコレクタが第１の層及び第２の層を少なくとも有した積層構造に形成され、少なくとも前記コレクタの前記第２の層の横幅は前記第１の層の横幅よりも大きい第１のトランジスタ、及び
   ダイオードであって、前記ダイオードは前記第１の保護回路構成に結合されたアノードと、前記第１のトランジスタのコレクタに結合されているカソードとを有するダイオードを備え、
   前記第１のトランジスタ及び前記ダイオードは、前記第１の保護回路構成と前記第２のインターフェースとの間で電気的に直列に構成され、
   前記ダイオードは前記第１の保護回路構成と前記第１のトランジスタの間で直列に構成されている、第２の保護回路構成とを備える、デバイス。
2. 前記第１のインターフェースは高電圧端子を備え、
   前記第２のインターフェースは低電圧端子を備える、請求項１に記載のデバイス。
3. 前記高電圧端子と前記低電圧端子との間に結合されている機能回路をさらに備える、請求項２に記載のデバイス。
4. 前記ダイオードは垂直ＰＮダイオードを備え、請求項１に記載のデバイス。
5. 前記第１の保護回路構成は、
   前記第１のインターフェースに結合されている第２のトランジスタと、
   前記第２のトランジスタ及び前記ダイオードの間に電気的に直列に結合されている第３のトランジスタとを備える、請求項１に記載のデバイス。
6. 前記ダイオードは、
   前記第３のトランジスタのエミッタに結合されているアノードを備える、請求項５に記載のデバイス。
7. 前記第３のトランジスタは、前記アノードに結合されているベースを備え、
   前記第１のトランジスタは、
   前記第２のインターフェースに結合されている第２のエミッタと、
   前記第２のインターフェースに結合されている第２のベースとを備える、請求項６に記載のデバイス。
8. 前記第３のトランジスタは、第２のコレクタを備え、
   前記第２のトランジスタは、
   前記第２のコレクタに結合されている第３のコレクタと、
   前記第１のインターフェースに結合されている第３のエミッタと、
   前記第１のインターフェースに結合されている第３のベースとを備える、請求項７に記載のデバイス。
9. 半導体デバイスにおいて、
   第１の導電型を有する半導体材料のベース領域と、
   前記ベース領域内にある半導体材料のエミッタ領域であって、前記エミッタ領域は、前記第１の導電型と反対の第２の導電型を有する、エミッタ領域と、
   前記第２の導電型を有する半導体材料のコレクタ領域であって、前記ベース領域の少なくとも一部は前記エミッタ領域と前記コレクタ領域の間にあり、前記コレクタ領域は第１の層及び第２の層を少なくとも有した積層構造に形成され、前記第２の層の横幅は前記第１の層の横幅よりも大きい、コレクタ領域と、
   前記第２の導電型を有する半導体材料の埋込み領域であって、前記コレクタ領域は前記埋込み領域の上方にあり、かつ前記埋込み領域に結合されている、埋込み領域と、
   前記ベース領域に隣接し、かつ前記埋込み領域の上方にある半導体材料のカソード領域であって、前記カソード領域は前記第２の導電型を有し、前記カソード領域は前記コレクタ領域に電気的に接続されている、カソード領域と、
   前記カソード領域の上方にあり、かつ前記カソード領域に当接している半導体材料のアノード領域であって、前記アノード領域は第１の導電型を有する、アノード領域とを備える、半導体デバイス。
10. 前記半導体デバイスは、
    前記第１の導電型を有する半導体材料の第２のベース領域と、
    前記第２の導電型を有する半導体材料の第２のエミッタ領域とをさらに備え、前記アノード領域は前記第２のベース領域及び前記第２のエミッタ領域に電気的に接続されている、請求項９に記載の半導体デバイス。
11. 前記半導体デバイスは、
    前記第２の導電型を有する半導体材料の第２のコレクタ領域であって、前記第２のベース領域の少なくとも一部は前記第２のエミッタ領域と前記第２のコレクタ領域との間に存在する、第２のコレクタ領域と、
    前記第１の導電型を有する半導体材料の第３のベース領域と、
    前記第２の導電型を有する半導体材料の第３のエミッタ領域と、
    前記第２の導電型を有する半導体材料の第３のコレクタ領域とをさらに備え、
    前記第３のベース領域の少なくとも一部は前記第３のエミッタ領域と前記第３のコレクタ領域との間に存在し、
    前記第３のコレクタ領域は前記第２のコレクタ領域に電気的に接続されている、請求項１０に記載の半導体デバイス。
12. 前記半導体デバイスは、
    高電圧端子と、
    低電圧端子とをさらに備え、
    前記ベース領域及び前記エミッタ領域は前記低電圧端子に電気的に接続されており、
    前記第３のベース領域及び前記第３のエミッタ領域は前記高電圧端子に電気的に接続されている、請求項１１に記載の半導体デバイス。
13. 前記半導体デバイスは、前記第３のコレクタ領域に隣接している基板分路領域をさらに備え、前記基板分路領域は前記第１の導電型を有し、前記基板分路領域は、前記低電圧端子に電気的に接続されている、請求項１２に記載の半導体デバイス。
14. 電子デバイスを作製する方法において、
    基板上に第１の保護回路構成を形成する工程と、
    前記基板上に第２の保護回路構成を形成する工程であって、前記第２の保護回路構成は、前記基板上に形成されている第１のトランジスタ素子及びダイオード素子を備え、前記ダイオード素子はアノード及びカソードを有し、前記ダイオード素子のカソードは前記第１のトランジスタ素子のコレクタに結合され、前記第１のトランジスタ素子のベース及びコレクタが第１の層及び第２の層を少なくとも有した積層構造に形成され、少なくとも前記コレクタの前記第２の層の横幅は前記第１の層の横幅よりも大きく、前記ダイオード素子及び前記第１のトランジスタ素子は、電気的に直列に構成されている、第２の保護回路構成を形成する工程と、
    前記第１の保護回路構成と第１のデバイス端子との間に第１の電気接続を設ける工程と、
    前記第２の保護回路構成と第２のデバイス端子との間に第２の電気接続を設ける工程と、
    前記第１の保護回路構成と前記ダイオード素子の前記アノードとの間に第３の電気接続を設ける工程であって、前記第３の電気接続の結果として、前記第１の保護回路構成及び前記第２の保護回路構成が、前記第１のデバイス端子と前記第２のデバイス端子との間で電気的に直列に構成され、前記ダイオード素子は前記第１の保護回路構成及び前記第１のトランジスタ素子と直列に構成される、第３の電気接続を設ける工程とを備える、方法。
15. 前記第２の保護回路構成を形成する工程は、
    前記基板内に前記第１のトランジスタ素子のベース領域を形成する工程であって、前記ベース領域は第１の導電型を有する、ベース領域を形成する工程と、
    前記ベース領域内に前記第１のトランジスタ素子のエミッタ領域を形成する工程であって、前記エミッタ領域は前記第１の導電型と反対の第２の導電型を有する、エミッタ領域を形成する工程と、
    前記基板内に前記第１のトランジスタ素子のコレクタ領域を形成する工程であって、前記コレクタ領域は前記第２の導電型を有し、前記ベース領域の少なくとも一部は前記エミッタ領域及び前記コレクタ領域の間に存在する、コレクタ領域を形成する工程と、
    前記ベース領域に隣接して前記基板内に前記ダイオード素子のカソード領域を形成する工程であって、前記カソード領域は前記第２の導電型を有する、カソード領域を形成する工程と、
    前記カソード領域に当接して、前記基板内に前記ダイオード素子のアノード領域を形成する工程であって、前記アノード領域は前記第１の導電型を有する、アノード領域を形成する工程とを備える、請求項１４に記載の方法。
16. 前記アノード領域を形成する工程は、前記カソード領域の上に前記アノード領域を形成する工程を備える、請求項１５に記載の方法。
17. 前記第１の保護回路構成を形成する工程は、
    前記基板内に第２のトランジスタ素子を形成する工程であって、前記第２のトランジスタ素子は、第２のベース領域と、前記第２のベース領域に電気的に接続されている第２のエミッタ領域とを含む、第２のトランジスタを形成する工程と、
    前記基板内に第３のトランジスタ素子を形成する工程であって、前記第３のトランジスタ素子は、第３のベース領域と、前記第３のベース領域に電気的に接続されている第３のエミッタ領域とを含み、前記第３のトランジスタ素子の第３のコレクタ領域は、前記第２のトランジスタの第２のコレクタ領域に電気的に接続されている、第３のトランジスタ素子を形成する工程とを備え、
    前記第１の電気接続を設ける工程は、前記第１のデバイス端子、前記第２のベース領域、及び前記第２のエミッタ領域の間に前記第１の電気接続を設ける工程を備え、
    前記第２の電気接続を提供する工程は、前記第２のデバイス端子、前記ベース領域、及び前記エミッタ領域の間に前記第２の電気接続を設ける工程を備え、
    前記第３の電気接続を提供する工程は、前記アノード領域、前記第３のベース領域、及び前記第３のエミッタ領域の間に前記第３の電気接続を設ける工程を備える、請求項１５に記載の方法。
18. 前記ベース領域を形成する工程は、前記コレクタ領域に隣接して前記ベース領域を形成する工程を備える、請求項１５に記載の方法。

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