TW201320295A - 半導體裝置 - Google Patents

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Seiji Otake
Yasuhiro Takeda
Yuta Miyamoto
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Abstract

本發明的目的為實現一種可確保所期望的崩潰電壓而可流動大放電電流的ESD保護特性優良的ESD保護元件。本發明之解決手段係：以具有適當之雜質濃度的N+型埋入層2與P+型埋入層3形成PN接合二極體35；P+型埋入層3係與P+型拉出層5成為一體且貫通N-型磊晶層4而與陽極電極10連接；使N+型擴散層7與N+型擴散層7連接於被P+型埋入層3等所包圍的N-型磊晶層4，而形成將其包圍的P+型擴散層6。N+型擴散層7、P+型擴散層6係連接於陰極電極9；藉由以P+型擴散層6作為射極，以N-型磊晶層4作為基極，以P+型拉出層5等作為集極的寄生PNP雙極電晶體38與PN接合二極體35等來構成ESD保護元件。

Description

半導體裝置
本發明係有關半導體裝置，尤其有關於一種由ESD保護特性優異的ESD保護元件所構成的半導體裝置。
以往，已提案有組裝有半導體裝置的保護電路以作為ESD對策的各種半導體裝置。例如，如第7圖顯示有一種典型的例子，係於輸出入端子50與電源線51間連接有PN接合二極體52，於輸出入端子50與接地線53間連接有PN二極體54，於電源線51與接地線53間連接PN接合二極體55，藉此進行內部電路56的保護。又，所謂ESD係Electro-Static Discharge的簡稱，意指靜電放電。
然而，隨著由於高速化之需求等而造成構成元件的細微化的進展，半導體裝置的靜電破壞耐性會變弱，而使更適當的ESD保護元件之採用成為不可欠缺者。於以下的專利文獻1中即揭示有：在內建有作為高耐壓元件的MOS型電晶體與作為低耐壓元件的NPN雙極電晶體(bipolar transistor)的BiCMOS型積體電路中，以低耐壓NPN電晶體作為ESD保護元件的技術內容及其問題點和解決方法。
另外，於專利文獻2揭示有在電源線和接地線間使用將基極/ 射極間以電阻連接的NPN雙極電晶體作為ESD保護元件來取代PN接合二極體的技術內容。於專利文獻3揭示有當使用MOS電晶體作為ESD保護元件時，使其驟回(snapback)電壓降低且改善其ESD保護特性的技術內容。
又，關於驟回電壓雖將於後詳述，但其係當將較大的靜電突波(surge)施加於輸出入端子等時，使該靜電開始導出至接地線的觸發電壓。若保護元件的驟回電壓比被保護元件的驟回電壓更低，則由於使靜電通過保護元件而導出至接地線，故即可保護被保護元件免於受靜電之影響。
[先前技術文獻] (專利文獻)
(專利文獻1)：日本特開2006-128293號公報
(專利文獻2)：日本特開平05-90481號公報
(專利文獻3)：日本特開平06-177328號公報
於專利文獻2揭示有如第8圖所示，於與第7圖相同的構成中在成為電源線51的最高電位端子與成為接地線53的最低電位端子間施加靜電時的新ESD保護元件。以往，以N型磊晶層(epitaxial layer)作為陰極，以P型半導體基板作為陽極，以虛線表示的寄生PN接合二極體55a係成為施加於兩端子間的靜電之放電路徑而保護內部電路56。係以寄生PN接合二極體55a來取代第7圖的PN接合二極體55。
但是，由於因細微化的進展等所致的靜電之放電路徑的阻抗 (impedance)增加等，造成該寄生PN接合二極體55a無法有效動作，而經由內部電路56之任一者的接合產生靜電放電路徑，而產生內部電路56之接合部被破壞的問題。在此，揭示有藉由新ESD保護元件59來應對靜電的技術內容，該ESD保護元件59係與該寄生PN接合二極體55a並聯連接藉由電阻58將基極與射極間予以分路(shunt)的NPN雙極電晶體57而成者。
當由靜電而來的正電壓從電源線51施加於連結在該電源線51的NPN雙極電晶體57的集極，且從接地線53對連接於該接地線53的射極施加負電壓時，係在該NPN雙極電晶體57的基極/射極間連接有電阻58的狀態下，當到達集極/射極間的崩潰電壓(breakdown voltage)BVCER以上的電壓之時間點時，該NPN雙極電晶體57將崩潰。相反地，當施加有將電源線51設為負且將接地線53設為正的靜電時，由於經由前述電阻58而使基極/射極間接合成為順向而被箝位(clamp)。
因此，電源線51與接地線53之間，係藉由與以往寄生存在的ESD保護PN接合二極體55a並聯且具有更低的崩潰電壓之由NPN雙極電晶體57與前述電阻58所構成的新ESD保護元件保護其免於受到靜電之影響。靜電的放電路徑係一部分為半導體基板內且一部分為半導體基板的表面。
然而，於使用在更追求更低電壓動作的行動機器等的半導體裝置中施加有靜電時，需要一種新ESD保護元件，其係為在施加有靜電時以更低的電壓崩潰的ESD保護元件，且因放熱關係而必須盡可能將靜電放電路徑形成於半導體基板內部。
本發明之半導體裝置係具有：第2導電型的磊晶層，堆積於第1導電型的半導體基板上；第2導電型的第1埋入層，形成於前述半導體基板與前述磊晶層之間；第1導電型的第2埋入層，與前述第1埋入層的周邊區域連接且從前述半導體基板內往前述磊晶層內延伸；第1導電型的拉出層，從前述磊晶層的表面往前述磊晶層內延伸而與前述第2埋入層成為一體；第2導電型的第1擴散層，從被前述第2埋入層、前述拉出層、與前述第1埋入層所包圍的前述磊晶層的表面起往其內部延伸而形成；第1導電型的第2擴散層，與前述第1擴散層連接且包圍該第1擴散層而形成；以及ESD保護元件，具有連接於前述第1擴散層及前述第2擴散層的陰極電極、及連接於前述拉出層的陽極電極，且包含以前述第1埋入層與前述第2埋入層所形成的PN接合二極體，以及以前述第2擴散層、前述磊晶層、及前述拉出層所形成的寄生雙極電晶體。
另外，本發明之半導體裝置係具有：第2導電型的磊晶層，堆積於第1導電型的半導體基板上；第2導電型的第1埋入層，形成於前述半導體基板與前述磊晶層之間；第1導電型的第2埋入層，與前述第1埋入層的周邊區域連接且從前述半導體基板內往前述磊晶層內延伸；第1導電型的拉出層，從前述磊晶層的表面往前述磊晶層內延伸而與前述第2埋入層成為一體；第1導電型的第1擴散層，從被前述第2埋入層、前述拉出層、與前述第1埋入層所包圍的前述磊晶層的表面起往其內部延伸而形成；第2導電型的第2擴散層，與前述第1擴散層連接且包圍該第1擴散層而比該第1擴散層更往前述磊晶層內的較深區域延伸而形成； 以及ESD保護元件，具有連接於前述第1擴散層及前述第2擴散層的陰極電極、及連接於前述拉出層的陽極電極，且包含以前述第1埋入層與前述第2埋入層所形成的PN接合二極體，以及以前述第2擴散層、前述磊晶層、前述拉出層、及前述第2埋入層所形成的寄生雙極電晶體。
另外，本發明之半導體裝置係具有：第2導電型的磊晶層，堆積於第1導電型的半導體基板上；第2導電型的第1埋入層，形成於前述半導體基板與前述磊晶層之間；第1導電型的第2埋入層，與前述第1埋入層的周邊區域連接且從前述半導體基板內往前述磊晶層內延伸；第1導電型的拉出層，從前述磊晶層的表面往前述磊晶層內延伸而與前述第2埋入層成為一體；第1導電型的第2擴散層，從被前述第2埋入層、前述拉出層、與前述第1埋入層所包圍的前述磊晶層的表面往其內部延伸而形成；第2導電型的第1擴散層，與前述第2擴散層連接且包圍該第2擴散層而形成於比該第2擴散層淺的前述磊晶層內的較淺區域；以及ESD保護元件，具有連接於前述第1擴散層及前述第2擴散層的陰極電極、及連接於前述拉出層的陽極電極，且包含以前述第1埋入層與前述第2埋入層所形成的PN接合二極體，以及以前述第2擴散層、前述磊晶層、前述拉出層、及前述第2埋入層所形成的寄生雙極電晶體。
依據本發明的半導體裝置，即可實現具有以所期望的耐壓崩潰而可流動大放電電流之ESD保護特性優良的ESD保護元件的半導體裝置。
1‧‧‧P型半導體基板
2‧‧‧N+型埋入層
3‧‧‧P+型埋入層
4‧‧‧N-型磊晶層
5‧‧‧P+型拉出層
6、6a、6b‧‧‧P+型擴散層
7‧‧‧N+型擴散層
8、20、23‧‧‧絕緣膜
9‧‧‧陰極電極
10‧‧‧陽極電極
20a、22a‧‧‧開口
21‧‧‧銻(Sb)摻雜塗布膜
22‧‧‧矽氧化膜
30、50‧‧‧輸出入端子
31、51‧‧‧電源線
32、34、35、52、54、55‧‧‧PN接合二極體
33、53‧‧‧接地線
36、56‧‧‧內部電路
37、59‧‧‧ESD保護元件
38‧‧‧寄生PNP雙極電晶體
39、58‧‧‧電阻
55a‧‧‧寄生PN接合二極體
57‧‧‧NPN雙極電晶體
第1圖(A)及(B)係本發明實施形態的ESD保護元件的平面圖及示意性地表示其製造方法以及靜電的放電路徑的剖面圖。
第2圖(A)及(B)係表示利用本發明實施形態的ESD保護元件的ESD保護電路的電路圖及施加於ESD保護元件的靜電電壓與放電電流之關係的圖。
第3圖(A)至(C)係表示本發明實施形態的ESD保護元件的製造方法的剖面圖。
第4圖(A)及(B)係表示本發明實施形態的ESD保護元件的製造方法的剖面圖。
第5圖(A)及(B)係表示本發明實施形態的第1變形例的ESD保護元件的平面圖及示意性地表示靜電的放電路徑的剖面圖。
第6圖(A)及(B)係表示本發明實施形態的第2變形例的ESD保護元件的平面圖及示意性地表示靜電的放電路徑的剖面圖。
第7圖係表示作為以往的ESD保護元件而利用一般的PN接合二極體的ESD保護電路的電路圖。
第8圖係表示除了以往的ESD保護元件的一般的PN接合二極體之外，還採用由NPN雙極電晶體與電阻所構成的新ESD保護元件的ESD保護電路的電路圖。
對於使用於本實施型態的半導體裝置的ESD保護元件37的特徵，根據第1圖、第2圖而於以下進行說明。第1圖(A)為本實施型態的ESD保護元件37的平面圖。第1圖(B)為第1圖(A)的A-A線的剖面圖，亦為表示靜電之放電路徑的示意圖。又，於第 1圖(A)中，係省略記載第1圖(B)所示的陰極電極9、陽極電極10。
第2圖(A)為將本實施型態的ESD保護元件37連接於電源線31與接地線33間的ESD保護電路的電路圖。在電源線31與接地線33之間連接有內部電路36。從內部電路36引出輸出入端子30，於輸出入端子30與電源線31間連接有PN接合二極體32，於輸出入端子30與接地線33間連接有PN接合二極體34以作為ESD保護元件。又，關於PN接合二極體32、34亦可與ESD保護元件37的構成置換。
ESD保護元件37係如第2圖(A)所示，由PN接合二極體35與電阻39及以虛線所示的寄生PNP雙極電晶體38所構成。如第1圖(B)所示，PN接合二極體35係由N+型埋入層2與P+型埋入層3所構成。電阻39係由N-型磊晶層4的電阻所構成。寄生PNP雙極電晶體38係以P+型擴散層6作為射極，以N-型磊晶層4作為基極，以P+型拉出層5作為集極而構成。
根據第1圖(A)、第1圖(B)而對於ESD保護元件37之構成進行更詳細的說明，之後，對於對該ESD保護元件37施加靜電時流通的靜電之放電路徑進行說明。
於第1圖(B)所示，在P型半導體基板1上N+型埋入層2與P+型埋入層3係彼此連接而構成PN接合二極體35。至少接近該PN接合部的區域的N+型埋入層2的雜質濃度係比N-型磊晶層4高，但設定為比成為通常的NPN雙極電晶體之集極層的高濃度N+型埋入層以及本實施型態的P+型埋入層3低。此乃為了使以N+型埋入層2與P+型埋入層3所構成的PN接合二極體35的耐壓成為所期望的值。
P+型埋入層3與P+型拉出層5係貫通N-型磊晶層4而成為一體，而連接至連結於接地線33的陽極電極10。於被第1圖(B)的左右的P+型埋入層3、P+型拉出層5、以及N+型埋入層2所圍起的N-型磊晶層4的表面，形成有N+型擴散層7以及鄰接於該N+型擴散層7的P+型擴散層6。
如第1圖(A)所示，於被P+型拉出層5所包圍的N-型磊晶層4形成有N+型擴散層7，以與該N+型擴散層7鄰接且將該擴散層7包圍的構成而形成P+型擴散層6。另外，如第1圖(B)所示，P+型擴散層6係從N-型磊晶層4的表面形成至與N+型擴散層7相同程度的深度。
經由以形成在含有N+型擴散層7的P型半導體基板1的表面的矽氧化膜等所構成的絕緣膜8的開口而形成與P+型拉出層5連接的陽極電極10、N+型擴散層7、以及與P+型擴散層6連接的陰極電極9。陰極電極9係連接於電源線31。
對於在本實施型態的ESD保護元件37施加靜電時的放電電流及其放電路徑，根據第1圖(B)、第2圖(A)、第2圖(B)而於以下進行說明。
於第2圖(A)所示的電源端子VDD施加有來自正靜電的突波電壓時，如第1圖(B)所示，從連接於電源端子VDD的電源線31經由陰極電極9、N+型擴散層7、N-型磊晶層4而於N+型埋入層2施加來自該正靜電的突波電壓。另一方面，連接於接地線33的陽極電極10、與陽極電極10連接的P+型拉出層5、及P+型埋入層3成為接地電位。
因而，當來自正靜電的突波電壓為以N+型埋入層2與P+型 埋入層3所構成的PN接合二極體35之耐壓以上的大小時，PN接合二極體35將崩潰。此乃因PN接合二極體35的耐壓係以比構成內部電路36的元件之耐壓更小的方式，將N+型埋入層2的雜質濃度設定為比N-型磊晶層4的雜質濃度高且較鄰接的P+型埋入層3的雜質濃度為低之值之故。
結果，如第1圖(B)所示，從N+型擴散層7經由具有電阻成分的N-型磊晶層4、N+型埋入層2、P+型埋入層3、P+型拉出層5而於陽極電極10流動有放電電流I1。由第2圖(B)來看，PN接合二極體35會在電壓a下崩潰，放電電流I1係以因應N-型磊晶層4之電阻等的梯度(gradient)流動至電壓b的位置為止。
當放電電流I流動於作為電阻39的N-型磊晶層4時，於N-型磊晶層4將產生電位梯度(potential gradient)，N-型磊晶層4的電位將低於與陰極電極9連接的高電位P+型擴散層6的電位。因此，以P+型擴散層6作為射極，以N-型磊晶層4作為基極，以P+型拉出層5作為集極的寄生PNP雙極電晶體38成為導通狀態。
於成為導通狀態的寄生雙極電晶體38係如第1圖(B)所示地從成為射極的P+型擴散層6往成為集極的P+型拉出層5流動大的放電電流I2。由而，藉由流通於寄生PNP雙極電晶體38的大放電電流I2，由電源線31進入陰極電極9的正靜電係從P+型擴散層6經由N-型磊晶層4、P+型拉出層5、陽極電極10而往接地線33流出。結果，即可迅速地保護內部電路36免於受到靜電之影響。
如第2圖(B)所示，當放電電流I1流動而使陰極電極9的電壓到達電壓b的時間點，亦即在P+型擴散層6與N-型磊晶層4的電 位差到達預定值的時間點，寄生PNP雙極電晶體38即成為導通狀態。於該時間點時即產生轉折現象，之後，當寄生PNP雙極電晶體38的集極-射極間電壓VCE降低至電壓c後，放電電流I2會以因應於寄生PNP雙極電晶體38的集極電阻等的梯度增大。電壓c係大致相當於將寄生雙極電晶體38的射極與基極間以電阻R分路時的耐壓BVCER。
若以第2圖(A)表示，於ESD保護元件37中，首先，藉由從電源線31經由陰極電極9、電阻39而施加於PN接合二極體35之來自正靜電的突波電壓，PN接合二極體35係崩潰，而於電源線31與接電線33間流動放電電流I1。結果，在電阻39產生電壓降而使寄生PNP雙極電晶體38之基極電位比射極電位低，因而使寄生PNP雙極電晶體38導通，而可從電源線31往接地線33放出大的放電電流I2。
本實施型態的ESD保護元件37的特徵在於，如上所述地藉由以預定的雜質濃度所成的N+型埋入層2與P+型埋入層3構成PN接合二極體35而實現所期望的耐壓，且藉由因其崩潰所致的放電電流I1而使寄生PNP雙極電晶體38導通，流通大的放電電流I2而迅速地保護內部電路36免於受到靜電之影響。
以下針對本實施型態ESD保護元件的製造方法，根據第1圖(B)、第3圖、第4圖而簡單地說明。基本上係與雙極性積體電路的製造方法相同。
首先，如第3圖(A)所示，準備P型半導體基板1，於其表面形成由矽熱氧化膜等所構成的絕緣膜20。其次，藉由預定的光蝕刻於絕緣膜20形成預定大小的開口20a，以與通常的雙極性製程 的N+型埋入層的形成同樣的條件形成將包含該開口20a的P型半導體基板1上予以覆蓋的銻(Sb)摻雜塗布膜21。
之後，藉由進行熱處理而於P型半導體基板1內形成N+型埋入沈澱層2a。亦可取代塗布膜21而將銻(Sb)等進行離子植入而形成N+型埋入沈澱層2a。
其次，如第3圖(B)所示，將塗布膜21去除後，以1100℃前後的溫度進行熱處理，而使N+型埋入沈澱層2a擴散至P型半導體基板1內的橫方向及下側的更深區域，以形成N+型埋入層2。此時，於包含N+型埋入層2的P型半導體基板1上形成矽氧化膜22。
其次，如第3圖(C)所示，藉由預定的光蝕刻於矽氧化膜22形成開口22a，以矽氧化膜22等作為遮罩(mask)而在露出於開口22內的P型半導體基板1將硼(B)等進行離子植入等，而形成P+型埋入沈澱層3a。
其次，如第4圖(A)所示，自去除矽氧化膜22後於含有N+型埋入層2等的P型半導體基板1上，藉由預定之磊晶法而堆積N-型磊晶層4。之後，以形成於N-型磊晶層4之表面的矽氧化膜等作為遮罩，而於N-型磊晶層4的預定位置離子植入硼(B)等，藉由進行預定之熱處理而如第4圖(A)所示地貫通N-型磊晶層4而形成成為一體的P+型埋入層3與P+型拉出層5的連續體。
N+型埋入層2係藉由上述的N-型磊晶層4的堆積，及其後的熱處理而於該N-型磊晶層4內熱擴散而往其上方及橫方向延伸。然而，其擴散寬度係因構成N+型埋入層2的銻(Sb)等的擴散係數小而狹窄。於含有P+型拉出層5的N-型磊晶層4上形成有由矽氧 化膜等所構成的絕緣膜23。
至遲亦會於N-型磊晶層4的堆積時或其後之前述熱處理時往橫方向擴散的P+型埋入層3，係與從第3圖(A)的開口部20a往橫方向擴散於P型半導體基板1內等的N+型埋入層2的雜質濃度低的前端區域係互相接觸，而形成具有所期望之耐壓的PN接合二極體35。
亦即，於PN接合二極體35中，藉由適當地調整第3圖(A)所示的開口部20a的端部與第3圖(C)所示的開口部22a的端部間的距離，即可使PN接合部附近的N+型埋入層2的雜質濃度成為適當濃度。結果，於PN接合二極體35施加逆偏壓時，空乏層將往低雜質濃度的N+型埋入層2側更大幅地延伸而確保所期望的耐壓。
又，亦可將N+型埋入層2的雜質濃度設計為比通常的雙極製程的N+型埋入層更低，且比P+型埋入層3的雜質濃度低，故係藉由離子植入法等而與P+型埋入層3重疊而形成，藉此於該低雜質濃度的N+型埋入層2與P+型埋入層3之間構成PN接合二極體35。PN接合二極體35的所期望的耐壓係藉由使相關區域之以離子植入法等而形成的低雜質濃度的N+型埋入層2的雜質濃度成為預定值而實現。
另外，亦可在與P+型埋入層3離開的區域形成與通常的雙極製程的N+型埋入層的雜質濃度為同等的高雜質濃度的N+型埋入層2，藉由上述低雜質濃度的N+型埋入層2而使高雜質濃度的N+型埋入層2與P+型埋入層3之間的區域連續，以低雜質濃度的N+型埋入層2與P+型埋入層3形成PN接合二極體35。
於本實施型態中，當產生開口20a與開口22a間的遮罩偏移時，將有PN接合二極體35的耐壓參差不齊之虞。然而，當藉由離子植入等而與P+型埋入層3重疊而形成N+型埋入層2時，由於不會產生相當於遮罩偏移的現象，故可改善PN接合二極體35之耐壓的參差不齊。
其次，如第4圖(B)所示，藉由預定的方法將絕緣膜23和光阻劑(photo resist)膜作為遮罩，將砷(As)等和硼等(B)等離子植入，依序形成N+型擴散層7及P+型擴散層6。本步驟中亦同時進行雙極電晶體的射極層、基極接觸層等的形成。於含有N+型擴散層7等的P型半導體基板1上形成由矽氧化膜等所構成的絕緣膜8。
其次，如第1圖(B)所示，經由在絕緣膜8藉由預定的光蝕刻而形成的開口，將藉由濺鍍(sputter)等而堆積的鋁(Al)等所構成的薄膜藉由進行預定的光蝕刻而形成連接於P+型拉出層5的陽極電極10、N+型擴散層7、以及連接於P+型擴散層6的陰極電極9。因應需要而形成多層配線構造，且藉由最後形成鈍化(passivation)膜而完成具有ESD保護元件37的半導體裝置。
其次，針對本實施型態的第1變形例之ESD保護元件根據第5圖進行說明。與本實施型態的相異點係在於：在本實施型態中，P+型擴散層6的N-型磊晶層4內的深度係與N+型擴散層7的深度為同等程度；相對於此，在第1變形例中，P+型擴散層6a係延伸至比N+型擴散層7相當深的位置。於第5圖中，其係與P+型引入層5同時形成，且延伸至與P+型拉出層5同等的深度。其他構成則為同等。
藉由採用該構成，如第5圖所示，寄生PNP雙極電晶體38 的放電電流I2係從P+型擴散層6a的較深區域經由N-型磊晶層4內的較深區域而往P+型埋入層3等流動。此乃因在P+型擴散層6a的較深區域的部分N-型磊晶層4的電位變得較低而造成與P+型擴散層6a間的電位差變大之故。
由於在接近半導體裝置之背面的N-型磊晶層4的較深區域流動有寄生PNP雙極電晶體38的較大放電電流I2，故散熱效果比本實施型態的情形更大而能對於熱破壞有較強的耐性。因此，可流動較大的放電電流I2，而可更迅速地保護內部電路36免於受到靜電之影響。由此點來看，較佳為使P+型擴散層6的深度延伸至N-型磊晶層4的較深位置。
針對本實施型態的第2變形例的ESD保護元件根據第6圖進行說明。其與第1變形例間的相異點在於：於第1變形例中，係如第5圖(A)所示地將N+型擴散層7以P+型擴散層6a包圍，相對於此，第2變形例中係如第6圖(A)所示地將P+型擴散層6以N+型擴散層7包圍。
藉由採用該構成，藉由從N+型擴散層7向N+型埋入層2流動的放電電流I1，在與P+型擴散層6b鄰接的N-型磊晶層4間將產生電位差。該電位差係越往P+型擴散層6b的較深區域則變得越大，故雖於較深部分的放電電流I2會變大，但從較其淺之位置的P+型擴散層6b也會流動放電電流I2。結果，可使整體的放電電流I2比第1變形例的情形流動更多。
在如第5圖所示的第1變形例的情形中，從P+型擴散層6a及與該擴散層6a鄰接的N+擴散層7往下方連續的N-型磊晶層4間也會產生電位差。由於該電位差係越往P+型擴散層6a的較深 區域變得越大，故雖在較深部分的放電電流I2將變大，但在較其淺的部分寄生PNP雙極電晶體亦將成為導通狀態。
但是，P+型埋入層3、P+型引入層5係遠離延伸至N+型擴散層7之下方的產生電壓降的N-型磊晶層4的較淺部分。因此，從該部分的N-型磊晶層4至成為集極的P+型埋入層3等為止的距離將變遠，亦即基極寬度將變大。因此，來自該部分的放電電流I2將變小。
於本實施型態等中，雖針對如第1圖(A)等所示的1個ESD保護元件進行記載，但可藉由於該圖等的前後、左右亦格子狀地形成相同的構成而形成使放電電流I2更為增加的ESD保護元件。
1‧‧‧P型半導體基板
2‧‧‧N+型埋入層
3‧‧‧P+型埋入層
4‧‧‧N-型磊晶層
5‧‧‧P+型拉出層
6‧‧‧P+型擴散層
7‧‧‧N+型擴散層
8‧‧‧絕緣膜
9‧‧‧陰極電極
10‧‧‧陽極電極
31‧‧‧電源線
35‧‧‧PN接合二極體
33‧‧‧接地線
37‧‧‧ESD保護元件
38‧‧‧寄生PNP雙極電晶體
39‧‧‧電阻

Claims (10)

  1. 一種半導體裝置，係具有：第2導電型的磊晶層，堆積於第1導電型的半導體基板上；第2導電型的第1埋入層，形成於前述半導體基板與前述磊晶層之間；第1導電型的第2埋入層，與前述第1埋入層的周邊區域連接且從前述半導體基板內往前述磊晶層內延伸；第1導電型的拉出層，從前述磊晶層的表面往前述磊晶層內延伸而與前述第2埋入層成為一體；第2導電型的第1擴散層，從被前述第2埋入層、前述拉出層、與前述第1埋入層所包圍的前述磊晶層的表面起往其內部延伸而形成；第1導電型的第2擴散層，與前述第1擴散層連接且包圍該第1擴散層而形成；以及ESD保護元件，具有連接於前述第1擴散層及前述第2擴散層的陰極電極、及連接於前述拉出層的陽極電極，且包含以前述第1埋入層與前述第2埋入層所形成的PN接合二極體，以及以前述第2擴散層、前述磊晶層、及前述拉出層所形成的寄生雙極電晶體。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，前述寄生雙極電晶體係以前述第2擴散層作為射極，以前述磊晶層作為基極，以前述拉出層作為集極。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，前述PN接合二極體係使前述第1埋入層的雜質濃度至少在鄰接於前述 第2埋入層的區域比前述磊晶層的雜質濃度高且比前述第2埋入層的雜質濃度低。
  4. 如申請專利範圍第1項所述之半導體裝置，其中，前述陰極電極係連接於電源線，前述陽極電極係連接於接地線。
  5. 如申請專利範圍第1項所述之半導體裝置，其中，前述第2擴散層與前述第1擴散層的在前述磊晶層內部的深度為相同程度。
  6. 如申請專利範圍第1項所述之半導體裝置，其中，前述第2擴散層在前述磊晶層內係延伸至與前述拉出層相同程度的深度。
  7. 如申請專利範圍第1項所述之半導體裝置，其中，前述第1埋入層的雜質濃度係在決定前述PN接合二極體之耐壓的前述第2埋入層附近以外之區域比該埋入層附近更高濃度。
  8. 如申請專利範圍第1項所述之半導體裝置，其中，前述ESD保護元件係並聯地格子狀地形成複數個。
  9. 一種半導體裝置，係具有：第2導電型的磊晶層，堆積於第1導電型的半導體基板上；第2導電型的第1埋入層，形成於前述半導體基板與前述磊晶層之間；第1導電型的第2埋入層，與前述第1埋入層的周邊區域連接且從前述半導體基板內往前述磊晶層內延伸；第1導電型的拉出層，從前述磊晶層的表面往前述磊晶層內延伸而與前述第2埋入層成為一體；第2導電型的第1擴散層，從被前述第2埋入層、前述拉出層、與前述第1埋入層所包圍的前述磊晶層的表面起往其內 部延伸而形成；第1導電型的第2擴散層，與前述第1擴散層連接且包圍該第1擴散層而比該第1擴散層更往前述磊晶層內的較深區域延伸而形成；以及ESD保護元件，具有連接於前述第1擴散層及前述第2擴散層的陰極電極、及連接於前述拉出層的陽極電極，且包含以前述第1埋入層與前述第2埋入層所形成的PN接合二極體，以及以前述第2擴散層、前述磊晶層、前述拉出層、及前述第2埋入層所形成的寄生雙極電晶體。
  10. 一種半導體裝置，係具有：第2導電型的磊晶層，堆積於第1導電型的半導體基板上；第2導電型的第1埋入層，形成於前述半導體基板與前述磊晶層之間；第1導電型的第2埋入層，與前述第1埋入層的周邊區域連接且從前述半導體基板內往前述磊晶層內延伸；第1導電型的拉出層，從前述磊晶層的表面往前述磊晶層內延伸而與前述第2埋入層成為一體；第1導電型的第2擴散層，從被前述第2埋入層、前述拉出層、與前述第1埋入層所包圍的前述磊晶層的表面往其內部延伸而形成；第2導電型的第1擴散層，與前述第2擴散層連接且包圍該第2擴散層而形成於比該第2擴散層淺的前述磊晶層內的較淺區域；以及ESD保護元件，具有連接於前述第1擴散層及前述第2擴 散層的陰極電極、及連接於前述拉出層的陽極電極，且包含以前述第1埋入層與前述第2埋入層所形成的PN接合二極體，以及以前述第2擴散層、前述磊晶層、前述拉出層、及前述第2埋入層所形成的寄生雙極電晶體。
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