CN106158844B - 静电放电保护电路 - Google Patents

Abstract

一种静电放电保护电路，包括：一输入端、一电阻器、一双极性接面晶体管，以及一二极管。该双极性接面晶体管具有一射极、一基极，以及一集极。该双极性接面晶体管之该射极耦接至该输入端。该双极性接面晶体管之该基极经由该电阻器耦接至该输入端。该二极管具有一第一极和一第二极。该二极管之该第一极即为该双极性接面晶体管之该集极。该二极管之该第二极耦接至一供应电位。

Description

静电放电保护电路

技术领域

本发明为关于一种静电放电(Electrostatic Discharge，ESD)保护电路，尤其关于一种低寄生电容(Low Parasitic Capacitance)高触发电压的ESD保护电路。

背景技术

为了防止静电放电事件发生时产生之高电流造成电路系统损坏，ESD保护电路广泛地使用于各种集成电路当中。对于高功率射频放大器特别需要一种低寄生电容及高触发电压的ESD保护电路。然而，大部分ESD保护电路通常具有较大之寄生电容，此将增加电路之电容性负载(Capacitive Load)，并对电路之高频响应造成不利之影响。举例而言，电路之极点(Pole)将因较大之电容性负载而往低频移动，使得电路之可操作频带变得较为狭窄。有鉴于此，有必要设计出一种全新之ESD保护电路，以解决传统设计所面临之问题。

发明内容

本发明之一实施例提供一种ESD保护电路，包括：一输入端；一电阻器；一双极性接面晶体管，具有一射极、一基极，以及一集极，其中该双极性接面晶体管之该射极耦接至该输入端，而该双极性接面晶体管之该基极经由该电阻器耦接至该输入端；以及一二极管，具有一第一极和一第二极，其中该二极管之该第一极即为该双极性接面晶体管之该集极，而该二极管之该第二极耦接至一供应电位。

本发明之一实施例提供一种ESD保护电路，包括：一输入端；一第一电阻器；一第二电阻器；一第一双极性接面晶体管，具有一射极、一基极，以及一集极，其中该第一双极性接面晶体管之该射极耦接至该输入端，而该第一双极性接面晶体管之该基极经由该第一电阻器耦接至该输入端；以及一第二双极性接面晶体管，具有一射极、一基极，以及一集极，其中该第二双极性接面晶体管之该射极耦接至一供应电位，该第二双极性接面晶体管之该基极经由该第二电阻器耦接至该供应电位，而该第二双极性接面晶体管之该集极即为该第一双极性接面晶体管之该集极。

附图说明

关于本发明的优点与精神可以通过以下的发明详述及所附图式得到进一步的了解。

图1为本发明一实施例所述之ESD保护电路之电路图；

图2为本发明一实施例所述之ESD保护电路之半导体层示意图；

图3为本发明一实施例所述之ESD保护电路之剖面结构图；

图4A为本发明一实施例所述之ESD保护电路之输入端电压及输入端电流之关系图；

图4B为本发明一实施例所述之ESD保护电路之输入端电压及输入端电流之关系图；

图5为本发明一实施例所述之ESD保护电路之电路图；

图6为本发明一实施例所述之ESD保护电路之半导体层示意图；

图7为本发明一实施例所述之ESD保护电路之剖面结构图；

图8A为本发明一实施例所述之ESD保护电路之输入端电压及输入端电流之关系图；

图8B为本发明一实施例所述之ESD保护电路之输入端电压及输入端电流之关系图；

图9为本发明一实施例所述之ESD保护电路之电路图；

图10为本发明一实施例所述之ESD保护电路之半导体层示意图；

图11为本发明一实施例所述之ESD保护电路之电路图；

图12为本发明一实施例所述之ESD保护电路之半导体层示意图。

图示说明

100、200、300、500、600、700、900、1000、1100、1200～ESD保护电路；

110、510、910、1110～输入端；

120、920、521、1121、522、1122～电阻器；

130、930、530、1130、540、1140～双极性接面晶体管；

140、940～二极管；

210、310、1010、610、710、1010、1210～第一第一型半导体；

220、320、1020、620、720、1020、1220～第一第二型半导体；

230、330、1030、650、750、1030、1250～第二第一型半导体；

240、340、1040、640、740、1040、1240～第二第二型半导体；

630、1230～第三第一型半导体；

231、331、731、1031～集极层；

232、332、732、1032～集极埋藏层；

250、260～崩溃符号；

328、728、748～多晶硅层；

360、760～深沟层；

370、770～二氧化硅层；

380～第二型半导体井；

390～高掺杂第二型半导体；

780～第二型半导体基板；

I1、I2、I3、I4、I5～输入端电流；

VH1、VH2、VH3、VH4～触发电压；

VSS～接地电位。

具体实施方式

下面结合附图详细说明本发明的一静电放电保护电路。然而，应当将本发明理解成并不局限于以下描述的这种实施方式，并且本发明的技术理念可以与其他公知技术或功能与那些公知技术相同的其他技术组合实施。

图1为本发明一实施例所述之ESD保护电路100之电路图。ESD保护电路100可应用于一集成电路，例如：一高功率放大器、一射频放大器，或是一高压功率集成电路。如图1所示，ESD保护电路100包括：一输入端110、一电阻器120、一双极性接面晶体管(BipolarJunction Transistor，BJT)130，以及一二极管(Diode)140。输入端110可以是一金属连接垫，其可耦接至一芯片(Chip)上之任一端点，例如：需要ESD保护之任一电路。电阻器120为双端组件(例如：多晶硅电阻或扩散电阻)或多端组件(例如：压控电阻器)，其中电阻器120之电阻值约介于100Ω至几十KΩ(或100KΩ)之间。双极性接面晶体管130可为NPN型。双极性接面晶体管130具有一射极(Emitter)、一基极(Base)，以及一集极(Collector)，其中双极性接面晶体管130之射极耦接至输入端110，而双极性接面晶体管130之基极经由电阻器120耦接至输入端110。二极管140具有一第一极(例如：一阴极)和一第二极(例如：一阳极)，其中二极管140之第一极即为双极性接面晶体管130之集极，而二极管140之第二极耦接至一供应电位(例如：一接地电位VSS或一电源供应端VCC)。

图2为本发明一实施例所述之ESD保护电路200之半导体层示意图，可用于说明图1之ESD保护电路100之操作原理。请一并参考图1、图2。双极性接面晶体管130之射极由一第一第一型半导体210所形成，双极性接面晶体管130之基极由一第一第二型半导体220所形成，双极性接面晶体管130之集极由一第二第一型半导体230所形成，而二极管140由半导体230和一第二第二型半导体240所形成。在图2之实施例中，半导体210为一高掺杂(High-doped)N型半导体，半导体220为一P型半导体，半导体230为一低掺杂(Low-doped)N型半导体，而半导体240为一P型半导体基板。在一些实施例中，半导体220之一掺杂浓度远高于半导体240之一掺杂浓度。更详细而言，半导体230包括一集极层(Collector Layer)231和一集极埋藏层(Collector Buried Layer)232，其中集极埋藏层232介于集极层231和半导体240之间，而集极埋藏层232之一掺杂浓度高于集极层231之一掺杂浓度。

ESD保护电路200之操作原理如下列所述。当高于ESD保护电路200之一第一触发电压VH1之一正电压施加于输入端110时，电阻器120因流经的电流较小，可用于箝制半导体210和半导体220之接面电压，避免半导体220和半导体210之间发生PN接面崩溃，此时，半导体220和半导体230之间之PN接面为顺向偏压，故前述正电压之大部份电压降落在半导体230和半导体240之接面之间，产生二极管140逆向偏压(半导体230和半导体240构成二极管140)。当此逆向偏压过大即发生PN接面崩溃(如一崩溃符号250处所示)。在半导体240和半导体230之间发生PN接面崩溃之后，双极性接面晶体管130(半导体210、半导体220，以及半导体230构成晶体管130)操作于一反向主动模式(Inverse Active Mode)，使得一输入端电流I1由输入端110经过半导体210、半导体220、半导体230、半导体240再流至供应电位(例如：接地电位VSS)。在此情况下，输入端110上累积之正电荷可藉由输入端电流I1而快速排除。另一方面，当低于ESD保护电路200之一第二触发电压VH2之一负电压施加于输入端110时，半导体220和半导体230之间即发生PN接面崩溃(如一崩溃符号260处所示)，此崩溃电流使双极性接面晶体管130即操作于一主动模式(Active Mode)，而半导体240和半导体230之间之PN接面为顺向偏压，使得一输入端电流I2由供应电位(例如：接地电位VSS)经过半导体240、半导体230、半导体220、半导体210再流至输入端110。在此情况下，输入端110上累积之负电荷可藉由输入端电流I2而快速排除。当施加于输入端110之电压介于第一触发电压VH1和第二触发电压VH2之间，且ESD保护电路100、200未被触发时，此为集成电路之正常工作区域。ESD保护电路100、200于输入端110之电压过高或过低时导通，排除输入端110上之多余电荷，以防止集成电路受到损坏。因为第一触发电压VH1和第二触发电压VH2分别由半导体240和半导体230之PN接面崩溃电压，以及半导体220和半导体230之PN接面崩溃电压所决定，较低的掺杂浓度可增加崩溃电压，而加大集成电路之正常工作区域。此实施例中，晶体管130之主动模式之电流增益大于100，并且反向主动模式之电流增益大于1。

在一实施例中，半导体240的掺杂浓度为半导体210、半导体220、半导体230，以及半导体240之中最低的，因此ESD保护电路200的正向崩溃电压大于负向崩溃电压，可提供一非对称操作电压范围，特别是高功率射频放大器的输出端。

图3为本发明一实施例所述之ESD保护电路300之半导体剖面结构图。如图3所示，ESD保护电路300至少包括：一输入端110、一电阻器120、一第一第一型半导体310(晶体管130之射极)、一第一第二型半导体320(晶体管130之基极)、一第二第一型半导体330(晶体管130之集极，亦为二极管140之阴极)，以及一第二第二型半导体340(二极管140之阳极)。在一实施例中，ESD保护电路100之晶体管130为异质接面双极性晶体管(HeterojunctionBipolar Transistor，HBT)，半导体320为SiGe层，且电阻器120更透过一多晶硅层(Poly)328与半导体320耦接，本实施例具有较高的电流增益。与第2图之实施例不同的是，ESD保护电路300更包括深沟层(Deep Trench)360、二氧化硅层370、一第二型半导体井380(例如：一P型半导体井)，以及一高掺杂第二型半导体390(例如：一高掺杂P型半导体)。二氧化硅层370内嵌于半导体330之一集极层331中，但未触及半导体330之一集极埋藏层332。半导体390内嵌于半导体井380中，并耦接至一供应电位(例如：一接地电位VSS或一电源供应端VCC)，以将半导体340(二极管140之阳极)奥姆接触(ohmic contact)接至该供应电位。深沟层隔离该半导体330和半导体井380。当有前述之正电压或负电压施加于输入端110时，ESD保护电路300可以下列方式排除多余电荷。在半导体330和半导体340之间因输入端110之正电压而发生PN接面崩溃之后(如崩溃符号250处所示)，输入端电流I1即由输入端110经过半导体310、半导体320、半导体330、半导体340、半导体井380、半导体390再流至供应电位。另一方面，在半导体320和半导体330之间因输入端110之负电压而发生PN接面崩溃之后(如崩溃符号260处所示)，输入端电流I2即由供应电位经过半导体390、半导体井380、半导体340、半导体330、半导体320、半导体310再流至输入端110。

图4A、图4B为本发明一实施例所述之ESD保护电路300经由传输线脉冲产生系统(Transmission Line Pulse)测量出的输入端电压及输入端电流之关系图，分别说明ESD保护电路300于正、负电压施加至输入端110时之量测结果。如图4A所示，当输入端电压高于第一触发电压VH1时，输入端电流将开始急剧变大。此时之第一触发电压VH1亦可称为ESD保护电路300之一正向崩溃电压(Positive Breakdown Voltage)，其约可达+98V。而图4B表示，当输入端电压低于第二触发电压VH2时，输入端电流的电流值将开始急剧变大，此处因晶体管130进入主动模式操作，产生明显的骤回(snapback)现象，其降低输入端电压的电压降，可避免组件损伤。此时之第二触发电压VH2亦可称为ESD保护电路300之一负向崩溃电压(Negative Breakdown Voltage)，其约可达-12V。

根据图3之剖面结构图可知，本发明之ESD保护电路300中，晶体管130之射极和基极之接触面小，故其等效电容值将相对较低，故可提供较小之寄生电容，使得集成电路具有较大之操作带宽。

图5为本发明一实施例所述之ESD保护电路500之电路图。ESD保护电路500包括：一输入端510、一第一电阻器521、一第二电阻器522、一第一双极性接面晶体管530，以及一第二双极性接面晶体管540。输入端510可以是一金属连接垫，其可耦接至一芯片上之任一端点，例如：需要ESD保护之任一电路。电阻器521和电阻器522可为双端组件或多端组件，而电阻器521和电阻器522之电阻值皆约介于100Ω至几十KΩ(或100KΩ)之间。在一些实施例中，电阻器521和电阻器522亦可各自改用一可变电阻器取代。晶体管530和晶体管540可为NPN型。晶体管530具有一射极、一基极，以及一集极，其中晶体管530之射极耦接至输入端510，而晶体管530之基极经由电阻器521耦接至输入端510。晶体管540具有一射极、一基极，以及一集极，其中晶体管540之射极耦接至一供应电位(例如：一接地电位VSS或一电源供应端VCC)，晶体管540之基极经由电阻器522耦接至该供应电位，而晶体管540之集极即为晶体管530之集极。

图6为本发明一实施例所述之ESD保护电路600之半导体层示意图。图6可用于说明图5之ESD保护电路500之操作原理。请一并参考图5、图6。晶体管530之射极由一第一第一型半导体610所形成，晶体管530之基极由一第一第二型半导体620所形成，晶体管540之射极由一第二第一型半导体650所形成，晶体管540之基极由一第二第二型半导体640所形成，而晶体管530之集极和晶体管540之集极皆由一第三第一型半导体630所形成。半导体610与半导体650隔离。半导体620与半导体640隔离。在第6图之实施例中，半导体610和半导体650各自为一高掺杂N型半导体，半导体620和半导体640各自为一P型半导体，而半导体630为一低掺杂N型半导体。

ESD保护电路600之操作原理如下列所述。当高于ESD保护电路600之一第一触发电压VH3之一正电压施加于输入端510时，半导体630和半导体640之间即发生PN接面崩溃(如一崩溃符号250处所示)。必须理解的是，电阻器521是用于箝制半导体610和半导体620的接面电压，避免半导体620和半导体610之间发生PN接面崩溃。在半导体630和半导体640之间发生PN接面崩溃之后，崩溃电流使晶体管530操作于一反向主动模式，而晶体管540则操作于一主动模式，使得一输入端电流I3由输入端510经过半导体610、半导体620、半导体630、半导体640、半导体650再流至该供应电位(例如：接地电位VSS)。在此情况下，输入端510上累积之正电荷可藉由输入端电流I3而快速排除。另一方面，当低于ESD保护电路600之一第二触发电压VH4之一负电压施加于输入端510时，半导体620和半导体630之间即发生PN接面崩溃(如一崩溃符号260处所示)。必须理解的是，电阻器522用于箝制半导体640和半导体650之接面电压，避免半导体640和半导体650之间发生PN接面崩溃。在半导体620和半导体630之间发生PN接面崩溃之后，崩溃电流使晶体管530操作于一主动模式，而晶体管540则操作于一反向主动模式，使得一输入端电流I4由供应电位经过半导体650、半导体640、半导体630、半导体620、半导体610再流至输入端510。在此情况下，输入端510上累积之负电荷可藉由输入端电流I4而快速排除。当施加于输入端510之电压介于第一触发电压VH3和第二触发电压VH4之间，且ESD保护电路500、600未被触发时，此为集成电路之正常工作区域。换言之，ESD保护电路500、600于输入端510之电压过高或过低时导通，排除输入端510上之多余电荷，以防止集成电路受到损坏。因为第一触发电压VH3和第二触发电压VH4分别由半导体640和半导体630之间的PN接面，以及半导体620和半导体630之间的PN接面崩溃电压决定，较低的掺杂浓度层可增加崩溃电压，而加大集成电路之正常工作区域。此实施例中，第一双极性接面晶体管530、晶体管540之主动模式之电流增益大于100，并且反向主动模式的电流增益大于1。

图7为本发明一实施例所述之ESD保护电路700之半导体剖面结构图。如图7所示，ESD保护电路700至少包括：一输入端510、一电阻器521、一电阻器522、一第一第一型半导体710、一第二第一型半导体750、一第一第二型半导体720、一第二第二型半导体740、一第三第一型半导体730。更详细而言，半导体730包括一集极层731和一集极埋藏层732，其中集极埋藏层732之一掺杂浓度高于集极层731之一掺杂浓度。在一实施例中，ESD保护电路500之晶体管530和540皆为HBT，半导体720和半导体740为SiGe层，且电阻器521、电阻器522分别透过多晶硅层(Poly)728、748与半导体720、740耦接，本实施例具有较高的电流增益。与图6之实施例不同的是，ESD保护电路700更包括深沟层760、二氧化硅层770和一第二型半导体基板780(例如：一P型半导体基板)。二氧化硅层770内嵌于半导体730之集极层731中，但未触及于半导体730之集极埋藏层732。集极埋藏层732介于集极层731和半导体基板780之间。半导体730设置于半导体基板780上，且半导体基板780耦接至供应电位。在一些实施例中，半导体720之一掺杂浓度和半导体740之一掺杂浓度皆远高于半导体基板780之一掺杂浓度。

当有前述之正电压或负电压施加于输入端510时，ESD保护电路700可以下列方式排除多余电荷。在半导体730和半导体740之间因输入端510之正电压而发生PN接面崩溃之后(如崩溃符号250处所示)，一输入端电流I3即由输入端510经过半导体710、半导体720、半导体730、半导体740、半导体750再流至供应电位。另一方面，在半导体720和半导体730之间因输入端510之负电压而发生PN接面崩溃之后(如崩溃符号260处所示)，一输入端电流I4即由供应电位经过半导体750、半导体740、半导体730、半导体720、半导体710再流至输入端510。在一些实施例中，半导体基板780更耦接到供应电位(例如：一接地电位VSS)。在半导体730和半导体720之间因输入端510之极负电压而发生PN接面崩溃之后(如崩溃符号250处所示)，更有一辅助电流I5由供应电位(例如：一接地电位VSS)经过半导体基板780、半导体730、半导体720、半导体710再流至输入端510。此辅助电流I5可更加速排除输入端510上累积之负电荷。

图8A、图8B为本发明一实施例所述之ESD保护电路700经由TLP测量出的输入端电压及输入端电流之关系图，分别为ESD保护电路700于正、负电压施加于输入端510时之量测结果。如图8A所示，当输入端电压高于第一触发电压VH3时，输入端电流将开始急剧变大，此处因崩溃电流使晶体管530操作于一反向主动模式，而晶体管540则操作于一主动模式，产生明显的骤回(snapback)现象，其降低输入端电压，可避免组件损伤。此时之第一触发电压VH3亦可称为ESD保护电路700之一正向崩溃电压(Positive Breakdown Voltage)，其约可达+12V。而图8B表示，当输入端电压低于第二触发电压VH4时，输入端电流的电流值将开始急剧变大，此处因崩溃电流使晶体管530操作于一主动模式，而晶体管540则操作于一反向主动模式，产生明显的骤回(snapback)现象，其降低输入端电压的压降，可避免组件损伤；且辅助电流I5增加负电压时的输入端电流值，而提升静电放电能力，并同步降低输入电压的压降，进一步避免组件损伤。此时之第二触发电压VH4亦可称为ESD保护电路700之一负向崩溃电压(Negative Breakdown Voltage)，其约可达-12V。

根据图7之剖面结构图可知，在本发明之ESD保护电路700中，双极性接面晶体管530、540之射极和基极之接触面很小，两者串接之等效电容值更低。本发明之ESD保护电路700可提供较小之寄生电容，使得集成电路具有较大之操作带宽。另一方面，ESD保护电路700因具有对称结构，其正向崩溃电压约等于负向崩溃电压，可提供一对称操作电压范围。

前述实施例均以NPN型双极性晶体管来形成ESD保护电路，然而，本发明并不仅限于此。图9-图12之实施例将说明如何以PNP型双极性晶体管来实施本发明之ESD保护电路，其操作原理皆与前述实施例可相借镜。

图9为本发明一实施例所述之ESD保护电路900之电路图。ESD保护电路900中，一双极性接面晶体管930(PNP型)具有一射极、一基极，以及一集极，其中晶体管930之射极耦接至一输入端910，而晶体管930之基极经由一电阻器920耦接至输入端910。一二极管940具有一第一极(例如：一阳极)和一第二极(例如：一阴极)，其中二极管940之第一极即为晶体管930之集极，而二极管940之第二极耦接至一供应电位(例如：一接地电位VSS)。图10为本发明一实施例所述之ESD保护电路1000之半导体层示意图。晶体管930之射极由一第一第一型半导体1010所形成，晶体管930之基极由一第一第二型半导体1020所形成，晶体管930之集极由一第二第一型半导体1030所形成，而二极管940由半导体1030和一第二第二型半导体1040所形成。在图10之实施例中，半导体1010为一高掺杂P型半导体，半导体1020为一N型半导体，半导体1030为一低掺杂P型半导体，而半导体1040为一N型半导体基板。

图11为本发明一实施例所述之ESD保护电路1100之电路图。ESD保护电路1100中，一第一双极性接面晶体管1130(PNP型)具有一射极、一基极，以及一集极，其中晶体管1130之射极耦接至一输入端1110，而晶体管1130之基极经由一第一电阻器1121耦接至输入端1110；一第二双极性接面晶体管1140(PNP型)具有一射极、一基极，以及一集极，其中晶体管1140之射极耦接至一供应电位(例如：一接地电位VSS)，晶体管1140之基极经由一第二电阻器1122耦接至供应电位，而晶体管1140之集极即为晶体管1130之集极。图12为本发明一实施例所述之保护电路1200之半导体层示意图。ESD保护电路1100中，晶体管1130之射极由一第一第一型半导体1210所形成，晶体管1130之基极由一第一第二型半导体1220所形成，晶体管1140之射极由一第二第一型半导体1250所形成，晶体管1140之基极由一第二第二型半导体1240所形成，而晶体管1130之集极和晶体管1140之集极皆由一第三第一型半导体1230所形成。在图12之实施例中，半导体1210和半导体1250各自为一高掺杂P型半导体，半导体1220和半导体1240各自为一N型半导体，而半导体1230为一低掺杂P型半导体。

本发明提出一种新颖的ESD保护电路，其具有低寄生电容、高崩溃电压、高维持电压、低成本，或结构简单之优点。因此，本发明之ESD保护电路特别适合用于高功率射频集成电路。本发明可在不明显影响集成电路原始性能之情况下，达成防止集成电路因静电而导致损坏之功效。

以上举例之组件尺寸、组件形状，以及组件参数皆非为本发明之限制条件。设计者可以根据不同需要调整这些设定值。本发明之ESD保护电路并不仅限于图1-图12所示之状态。本发明可以仅包括图1-图12之任何一个或复数个实施例之任何一或复数项特征。换言之，并非所有图标之特征均须同时实施于本发明之ESD保护电路当中。

在本说明书以及申请专利范围中的序数，例如「第一」、「第二」、「第三」等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字之不同组件。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明之精神和范围内，当可做些许的更动与润饰，因此本发明之保护范围当视后附之申请专利范围所界定者为准。

本说明书中所述的只是本发明的较佳具体实施例，以上实施例仅用以说明本发明的技术方案而非对本发明的限制。凡本领域技术人员依本发明的构思通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在本发明的范围之内。

Claims (8)

1.一种静电放电保护电路，其特征在于，包括：

一输入端；

一电阻器；

一双极性接面晶体管，具有一射极、一基极，以及一集极，其中，该双极性接面晶体管之该射极耦接至该输入端，而该双极性接面晶体管之该基极经由该电阻器耦接至该输入端；以及

一二极管，具有一第一极和一第二极，其中该二极管之该第一极即为该双极性接面晶体管之该集极，而该二极管之该第二极耦接至一供应电位；

其中该双极性接面晶体管之该射极由一第一第一型半导体所形成，该双极性接面晶体管之该基极由一第一第二型半导体所形成，该双极性接面晶体管之该集极由一第二第一型半导体所形成，该二极管由该第二第一型半导体和一第二第二型半导体所形成。

2.如权利要求1所述之静电放电保护电路，其特征在于，

该第一第一型半导体为一高掺杂P型半导体，该第一第二型半导体为一N型半导体，该第二第一型半导体为一低掺杂P型半导体，而该第二第二型半导体为一N型半导体；或

该第一第一型半导体为一高掺杂N型半导体，该第一第二型半导体为一P型半导体，该第二第一型半导体为一低掺杂N型半导体，而该第二第二型半导体为一P型半导体。

3.一种静电放电保护电路，其特征在于，包括：

一输入端；

一第一电阻器；

一第二电阻器；

一第一双极性接面晶体管，具有一射极、一基极，以及一集极，其中该第一双极性接面晶体管之该射极耦接至该输入端，而该第一双极性接面晶体管之该基极经由该第一电阻器耦接至该输入端；以及

一第二双极性接面晶体管，具有一射极、一基极，以及一集极，其中该第二双极性接面晶体管之该射极耦接至一供应电位，该第二双极性接面晶体管之该基极经由该第二电阻器耦接至该供应电位，而该第二双极性接面晶体管之该集极即为该第一双极性接面晶体管之该集极；

其中该第一双极性接面晶体管之该射极由一第一第一型半导体所形成，该第一双极性接面晶体管之该基极由一第一第二型半导体所形成，该第二双极性接面晶体管之该射极由一第二第一型半导体所形成，该第二双极性接面晶体管之该基极由一第二第二型半导体所形成，而该第一双极性接面晶体管之该集极和该第二双极性接面晶体管之该集极皆由一第三第一型半导体所形成。

4.如权利要求3项所述之静电放电保护电路，其特征在于，

该第一第一型半导体和该第二第一型半导体各自为一高掺杂N型半导体，该第一第二型半导体和该第二第二型半导体各自为一P型半导体，而该第三第一型半导体为一低掺杂N型半导体；或

该第一第一型半导体和该第二第一型半导体各自为一高掺杂P型半导体，该第一第二型半导体和该第二第二型半导体各自为一N型半导体，而该第三第一型半导体为一低掺杂P型半导体。

5.如权利要求3项所述之静电放电保护电路，其特征在于，更包括一第二型半导体基板，其中该第三第一型半导体设置于该第二型半导体基板上，且该第二型半导体基板耦接至该供应电位。

6.如权利要求1或权利要求3所述之静电放电保护电路，其特征在于，该双极性接面晶体管为异质接面双极性晶体管。

7.如权利要求1或权利要求3所述之静电放电保护电路，其特征在于，该电阻器为多端组件。

8.如权利要求7所述之静电放电保护电路，其特征在于，该电阻器之电阻值介于100Ω至100KΩ之间。