CN108550573B - 静电保护器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种静电保护器件及其制造方法，该静电保护器件包括：第一掺杂类型的衬底；位于衬底上方的具有与第一掺杂类型相反的第二掺杂类型的外延层；位于衬底上的第一区域中的且具有第二掺杂类型的第一埋层；位于第一埋层上方的且具有第一掺杂类型的第一阱区；位于第一阱区中的且具有第二掺杂类型的第二阱区；以及位于衬底上的第三区域中的外延层中的且具有第二掺杂类型的第一掺杂区；其中，静电保护器件中的箝位器件包括由第一埋层、第一阱区以及第二阱区形成的第一晶体管，第三区域中的外延层与衬底形成第二二极管。
Description
技术领域
本公开涉及半导体器件制造领域，更具体地，涉及一种静电保护器件及其制造方法。
背景技术
静电放电(Electro-Static discharge,ESD)是集成电路芯片与外部物体之间的电荷释放和转移现象。由于在短时间释放大量电荷，ESD产生的能量远高于芯片的承受能力，可能会导致芯片的功能暂时失效甚至永久损坏。在芯片制造过程中，ESD保护器件可以提供静电释放路径，为芯片自身提供有效的保护，从而提高了集成电路芯片的可靠性和使用寿命。
图1示出了现有技术中的静电保护器件的结构示意图，图2示出了现有技术中的静电保护器件的等效电路图。
如图1、图2所示，当输入/输出端I/O接收到的ESD脉冲为正时，该静电保护器件通过二极管D1、稳压二极管DZ以及由PNP型三极管Qp和NPN型三极管Qn组成的晶闸管(SiliconControlled Rectifier,SCR)将ESD脉冲释放。当输入/输出端I/O接收到的ESD脉冲为负时，该静电保护器件通过二极管D2将ESD脉冲释放。
然而，在现有技术中，晶闸管SCR为横向结构，该晶闸管SCR的等效动态电阻的面积为晶闸管SCR的结深与晶闸管SCR的宽度的乘积，在横向结构中，晶闸管SCR的结深较浅，因此，晶闸管SCR的等效动态电阻的面积较小，由于动态电阻与晶闸管SCR的等效面积成反比，所以现有技术中的静电保护器件的动态电阻较大，因此不能满足将静电快速释放的需求。
与此同时，由于在现有技术中，晶闸管SCR为横向结构，消耗的硅衬底面积较大，造成了成本较高的问题。
此外，在现有技术中，二极管D1是与晶闸管SCR集成在一起的，增大了静电保护器件的电容，导致了静电保护器件响应较慢的问题，因此不能满足将静电快速释放的需求。
发明内容
有鉴于此，本公开提供了一种静电保护器件及其制造方法，减小了器件的电容、降低了器件的动态电阻，解决了器件响应速度慢、成本高的问题。
根据本公开的一方面，提供了一种静电保护器件，包括：第一掺杂类型的衬底；位于所述衬底上方的具有与所述第一掺杂类型相反的第二掺杂类型的外延层；位于所述衬底上的第一区域中的且具有第二掺杂类型的第一埋层；位于所述第一埋层上方的且具有第一掺杂类型的第一阱区；位于所述第一阱区中的且具有第二掺杂类型的第二阱区；以及位于所述衬底上的第三区域中的所述外延层中的且具有第二掺杂类型的第一掺杂区；其中，所述静电保护器件中的箝位器件包括由所述第一埋层、所述第一阱区以及所述第二阱区形成的第一晶体管，所述第三区域中的所述外延层与所述衬底形成第二二极管。
优选地，还包括位于所述第二阱区中的且具有第一掺杂类型的第五掺杂区，其中，所述箝位器件还包括由所述第一阱区、所述第二阱区以及所述第五掺杂区形成的第二晶体管。
优选地，还包括位于所述衬底上的第二区域中的所述外延层中的且具有第一掺杂类型的第二掺杂区，所述第二区域中的所述外延层与所述第二掺杂区形成第一二极管，其中，所述第一晶体管与所述第一二极管电连接。
优选地，还包括：在所述第二区域，位于所述外延层中的且具有第二掺杂类型的第三掺杂区；以及位于所述第二阱区中的且具有第二掺杂类型的第四掺杂区；其中，所述第三掺杂区与所述第四掺杂区连接，以使所述第一晶体管与所述第一二极管电连接。
优选地，在所述第二区域中，所述衬底与所述外延层形成第三二极管。
优选地，还包括位于所述衬底上的所述第二区域中的具有第二掺杂类型的第二埋层，其中，所述第二埋层与所述衬底形成第三二极管。
优选地，所述第五掺杂区分别与所述第三掺杂区以及所述第四掺杂区相连，所述第一二极管与所述箝位器件形成所述静电保护器件的正向放电路径的第一支路。
优选地，所述第一二极管与所述第三二极管形成所述静电保护器件的正向放电路径的第二支路。
优选地，所述第一埋层的掺杂浓度大于所述第二埋层的掺杂浓度。
优选地，所述第二二极管形成所述静电保护器件的反向放电路径。
优选地，所述第一掺杂区以及所述第二掺杂区分别与输入/输出端口连接。
优选地，还包括金属区，位于所述第一区域中，连接所述第一埋层与所述衬底，用于将所述第一埋层与所述衬底连接至地。
根据本公开的另一方面，提供了一种静电保护器件的制造方法，包括：在第一掺杂类型的衬底上方形成具有与所述第一掺杂类型相反的第二掺杂类型的外延层；在所述衬底上的第一区域中形成具有第二掺杂类型的第一埋层；在所述第一埋层上方形成具有第一掺杂类型的第一阱区；在所述第一阱区中形成具有第二掺杂类型的第二阱区；以及在所述衬底上的第三区域中的所述外延层中形成具有第二掺杂类型的第一掺杂区；其中，所述静电保护器件中的箝位器件包括由所述第一埋层、所述第一阱区以及所述第二阱区形成的第一晶体管，所述第三区域中的所述外延层与所述衬底形成第二二极管。
优选地，在形成所述第二阱区的步骤之后，还包括在所述第二阱区中形成具有第一掺杂类型的第五掺杂区，其中，所述箝位器件还包括由所述第一阱区、所述第二阱区以及所述第五掺杂区形成的第二晶体管。
优选地，在形成所述外延层的步骤之后，还包括在所述衬底上的第二区域中的外延层中形成具有第一掺杂类型的第二掺杂区，所述第二区域中的所述外延层与所述第二掺杂区形成第一二极管，其中，所述第一晶体管与所述第一二极管电连接。
优选地，在形成所述第二阱区的步骤之后，还包括在所述第二区域中的所述外延层中形成具有第二掺杂类型的第三掺杂区；以及在所述第二阱区中形成具有第二掺杂类型的第四掺杂区；其中，所述第三掺杂区与所述第四掺杂区连接，以使所述第一晶体管与所述第一二极管电连接。
优选地，在所述第二区域中，所述衬底与所述外延层形成第三二极管。
优选地，在形成所述第一阱区之前，还包括在所述衬底上的所述第二区域中形成具有第二掺杂类型的第二埋层，其中，所述第二埋层与所述衬底形成第三二极管。
优选地，所述第五掺杂区分别与所述第三掺杂区以及所述第四掺杂区相连，所述第一二极管与所述箝位器件形成所述静电保护器件的正向放电路径的第一支路。
优选地，所述第一二极管与所述第三二极管形成所述静电保护器件的正向放电路径的第二支路。
优选地，所述第一埋层的掺杂浓度大于所述第二埋层的掺杂浓度。
优选地，所述第二二极管形成所述静电保护器件的反向放电路径。
优选地，所述第一掺杂区以及所述第二掺杂区分别与输入/输出端口连接。
优选地，在形成所述第一埋层的步骤之后，还包括在所述第一区域中形成金属区，所述金属区连接所述第一埋层与所述衬底，用于将所述第一埋层与所述衬底连接至地。
根据本公开的静电保护器件及其制造方法，通过在第一区域与第三区域分别形成纵向的箝位结构与第二二极管，从而形成了正向放电路径与反向放电路径，达到了释放ESD正、反脉冲的目的，与现有技术相比，由于本公开的静电保护器件的正向放电路径为纵向结构，本公开的静电保护器件的动态电阻较小，可以满足将静电快速释放的需求。
此外，由于本公开的静电保护器件的正向放电路径为纵向结构，与现有技术相比，本公开的静电保护器件的衬底消耗面积小，降低了器件的生产成本。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本公开的一些实施例，而非对本公开的限制。
图1示出了现有技术中的静电保护器件的结构示意图。
图2示出了现有技术中的静电保护器件的等效电路图。
图3示出了本公开第一实施例的静电保护器件的结构示意图。
图4示出了本公开第二实施例的静电保护器件的结构示意图。
图5示出了本公开第一、第二实施例的静电保护器件的等效电路图。
图6至图13示出了本公开第一实施例的静电保护器件的制造方法流程示意图。
图14示出了本公开第三实施例的静电保护器件的结构示意图。
图15示出了本公开第四实施例的静电保护器件的结构示意图。
图16示出了本公开第三、第四实施例的静电保护器件的等效电路图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整的描述。显然所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
图3示出了本公开第一实施例的静电保护器件的结构示意图。
如图3所示，本公开第一实施例的静电保护器件包括：衬底100、第一埋层111、外延层120、第一阱区130、第二阱区140、第一掺杂区151、第二掺杂区152、第三掺杂区153、第四掺杂区154、第五掺杂区155、多个隔离区160以及金属区170。衬底100、第一阱区130、第二掺杂区152以及第五掺杂区155为第一掺杂类型，第一埋层111、外延层120、第二阱区140、第一掺杂区151、第三掺杂区153以及第四掺杂区154为第二掺杂类型，并且第一掺杂类型与第二掺杂类型相反。其中，第一掺杂类型为选自N型和P型之一，第二掺杂类型为N型和P型中的另一种。
在本实施例中，衬底100的掺杂类型为P型掺杂。
外延层120位于衬底100上，外延层120的掺杂类型为N型掺杂。
第一埋层110位于衬底100与外延层120之间，并且位于第一区域161中，第一埋层111的掺杂类型为N型掺杂。
第一阱区130由位于第一区域161的外延层120的上表面延伸至外延层120中，第一阱区130的掺杂类型为P型掺杂。
第二阱区140位于第一阱区130中，第二阱区140的掺杂类型为N型掺杂。
第一掺杂区151位于第三区域163的外延层120中、第二掺杂区152以及第三掺杂区153位于第二区域162的外延层120中，第四掺杂区154与第五掺杂区155位于第二阱区140中，第一掺杂区151、第三掺杂区153以及第四掺杂区154为N型掺杂，且掺杂浓度均大于外延层120的掺杂浓度，第二掺杂区152与第五掺杂区155为P型掺杂，且掺杂浓度均大于外延层120的掺杂浓度。
多个隔离区160由外延层120的上表面延伸至衬底100，用于分隔外延层120以形成第一区域161、第二区域162以及第三区域163。
金属区170位于第一区域161的外延层120中，金属区170的一端与通过第一埋层110与衬底100相连，以连接第一埋层111与衬底100，用于将第一埋层111与衬底100连接至地，另一端延伸至外延层120表面。
在本实施例中，第一掺杂区151以及第二掺杂区152分别与输入/输出端I/O连接，第三掺杂区153、第四掺杂区154以及第五掺杂区155通过引线相连，衬底100接地GND。
图3所示，第二掺杂区152、第二区域162中的外延层120、第五掺杂区155、第二阱区140、第一阱区130、第一区域161中的外延层120、第一区域161中的第一埋层111以及衬底100形成正向放电路径。具体地，在第一区域161中，衬底100和第一埋层111形成稳压二极管DZ，第五掺杂区155、第二阱区140以及第一阱区130形成PNP型的三极管Qp(第二晶体管)、第二阱区140、第一阱区130、外延层120以及第一埋层111形成NPN型的三极管Qn(第一晶体管)，所述第一晶体管和所述第二晶体管组成一晶闸管SCR。在第二区域162中，外延层120与第二掺杂区152形成普通第一二极管D1，衬底100与外延层120形成第三二极管D3，其中，金属区170用于在第一埋层111与衬底100之间形成导电通道。第一二极管D1、三极管Qp、三极管Qn做为正向放电路径的第一支路；第一二极管D1与第三二极管D3做为正向放电路径的第二支路。
衬底100与第三区域163中的外延层120形成反向放电路径。具体地，在第三区域163，衬底100和外延层120形成第二二极管D2。
在本实施例中，第五掺杂区155、第二阱区140、第一阱区130、外延层120以及第一埋层111构成垂直结构的晶闸管SCR，该垂直结构的SCR作为静电保护器件的箝位器件。
随着I/O端口的电压增大，由所述第二掺杂区152，外延层120和衬底100构成的PNP结构可能会被穿通，为防止这种现象发生，在图4中示出了本公开第二实施例的静电保护器件的结构示意图，如图4所示，作为一种优选实施例，本公开第二实施例与第一实施例的不同之处在于，静电保护器件还包括位于衬底100上的第二区域162中的具有第二掺杂类型的第二埋层112，其中，第一埋层111的掺杂浓度大于第二埋层112的掺杂浓度。当I/O端口的电压继续增大时，第二埋层112的存在会减小耗尽层在外延层120中的扩展，从而很大程度地降低了所述外延层被穿通的可能性。其中，在第二区域162中，第二埋层112与衬底100形成第三二极管D3。
图5示出了本公开第一、第二实施例的静电保护器件的等效电路图。
如图5所示，二极管D1的阳极以及二极管D2的阴极分别与输入/输出端I/O相连，二极管D2的阳极、二极管D3的阳极、稳压二极管DZ的阳极以及三极管Qn的发射极分别接地GND，三级管Qp的发射极、二极管D1的阴极、二极管D3的阴极以及寄生电阻Rnw的第一端相连，三极管Qp的基极、寄生电阻Rnw的第二端以及三极管Qn的集电极相连，三级管Qp的集电极与三极管Qn的基极相连。其中，三极管Qp和三极管Qn组成晶闸管SCR。从等效图中可以看出，稳压二极管DZ被短路。
如图3至图5所示，本公开第一、第二实施例的静电保护器件的工作原理为：
当输入/输出端I/O接收到的ESD脉冲为正时，ESD脉冲首先通过二极管D1，由于此时二极管D3呈反偏状态，只有极少的电流通过二极管D3到达接地端GND，大部分电流不能通过二极管D3，在第二实施例中，由于增加了第二埋层112进一步减小了第三二极管D3被穿通的可能，进一步限制了第二支路上的电流，使大部分的电流只能通过晶闸管SCR到达接地端GND。由于ESD脉冲的电压很高，会击穿第二阱区140与第一阱区130，使得击穿电流经过第四掺杂区154、第二阱区140、第一阱区130、外延层120、第一埋层111、金属区170最终到达衬底100。其中，当击穿电流经过第二阱区140与第一阱区130时，寄生电阻会产生0.7V的压降，(为方便理解，可将第一阱区130与外延层120视为开路，第一阱区130的寄生电阻等效为无穷大，利用很小的击穿电流就可以使第一阱区130与外延层120之间的PN结正偏，从而使得三极管Qn导通)第五掺杂区155与第二阱区140之间的PN和第一阱区130与外延层120之间的PN由零偏到正偏，晶闸管SCR被触发，从而进入导通阶段，晶闸管SCR表现出负阻效应，此时，晶闸管SCR的电压下降。当三极管Qn与三极管Qp进入正向导通状态时，构成正反馈使得电流反复放大，并不断增加，加快了ESD脉冲释放的速度，同时，晶闸管SCR的电压被箝位在一个极低的范围(约为1V至2V)。
当输入/输出端I/O接收到的ESD脉冲为负时，且二极管D2两端的压降超过0.7V，二极管D2将会迅速导通，二极管D1截止，ESD脉冲不会通过二极管D1，此时，该静电保护器件通过二极管D2将ESD脉冲释放。
图6至图13示出了本公开第一实施例的静电保护器件的制造方法流程示意图。
如图6所示，提供衬底100，衬底100为掺杂类型为P型掺杂，其中，衬底100的电阻率可以包括0.1至0.0001欧姆·厘米，在一些优选实施例中，尽量选用低电阻率(例如电阻率小于0.005欧姆·厘米，优选为0.002至0.004欧姆厘米)的衬底100，以降低器件的动态电阻。
如图7所示，在衬底100中形成第一埋层111，第一埋层111的掺杂类型为N型掺杂。在第二实施例中，还需要在衬底100中形成第二埋层，其掺杂类型为N型掺杂，且浓度小于第一埋层111。
如图8所示，在衬底100上形成外延层120，外延层120的掺杂类型为N型掺杂。在一些优选实施例中，尽量选用高电阻率(例如电阻率大于1000欧姆·厘米)的外延层120，以降低寄生电容。在此步骤中，第一埋层111会向外延层120扩散，从而使第一埋层111位于衬底100与外延层120之间。
如图9所示，在外延层120中形成第一阱区130，第一阱区130的掺杂类型为P型掺杂，其中，掺杂物质优选为磷，掺杂浓度优选为1E14/cm-3，掺杂物质的能量为100keV。
如图10所示，在第一阱区130中形成第二阱区140，第二阱区140的掺杂类型为N型掺杂，其中，掺杂物质优选为硼，掺杂浓度优选为1E15/cm-3，掺杂物质的能量为700keV。
如图11所示，在外延层120中形成第一掺杂区151、第二掺杂区152以及第三掺杂区153，在第二阱区140中形成第四掺杂区154与第五掺杂区155。其中，第一掺杂区151、第三掺杂区153、以及第四掺杂区154为N型掺杂，且掺杂浓度均大于第二阱区140的掺杂浓度，掺杂物质优选为砷，掺杂浓度优选为5E15/cm-3，掺杂物质的能量为100keV。第二掺杂区152与第五掺杂区155为P型掺杂，且掺杂浓度均大于第一阱区130的掺杂浓度，掺杂物质优选为硼，掺杂浓度优选为5E15/cm-3，掺杂物质的能量为30keV。
如图12所示，在外延层120中形成多个隔离区160。多个隔离区160由外延层120的上表面延伸至衬底100，用于在外延层120和埋层110形成多个区域，多个区域包括第一区域、第二区域以及第三区域。部分隔离区围绕第二掺杂区152与第三掺杂区153，第一区域与第二区域被分隔，其中，第一阱区130、第二阱区140、第四掺杂区154以及第五掺杂区155位于第一区域中，第二掺杂区152与第三掺杂区153位于第二区域中。部分隔离区围绕第一掺杂区151，第三区域与第二区域被分隔，第一掺杂区151位于第三区域中。其中，隔离区160的深度为6至20微米，优选为12微米。
如图13所示，在外延层120中形成金属区170，金属区170围绕部分第一阱区130，其中，金属区170的一端与衬底100相连，另一端通过埋层110延伸至外延层120表面。
根据本公开第一、第二实施例的静电保护器件及其制造方法，通过在外延层中形成多个隔离区，外延层被分隔成了多个区域，衬底、位于第一区域中的埋层、位于第一区域中的外延层、第一阱区以及第二阱区形成了具有纵向结构的正向放电路径，达到了释放ESD正脉冲的目的，与现有技术相比，由于本公开第一、第二实施例的静电保护器件的正向放电路径为纵向结构，本公开第一、第二实施例的静电保护器件的动态电阻较小，可以满足将静电快速释放的需求。
同时，由于本公开第一、第二实施例的静电保护器件的正向放电路径为纵向结构，与现有技术相比，本公开第一、第二实施例的静电保护器件的衬底消耗面积小，降低了器件的生产成本。
此外，由于本公开第一、第二实施例的静电保护器件的二极管D1与晶闸管SCR被隔开，二极管D1与晶闸管SCR串联，减小了寄生电容，加快了ESD脉冲释放的速度。
图14示出了本公开第三实施例的静电保护器件的结构示意图。
如图14所示，本公开第三实施例的静电保护器件的结构及其制造方法与第一实施例类似，此处不再赘述，本公开第三实施例与第一实施例的区别在于，第三实施例无第五掺杂区，其箝位器件仅包括三极管Qn。
图15示出了本公开第四实施例的静电保护器件的结构示意图。
如图15所示，作为一种优选实施例，本公开第四实施例与第三实施例的不同之处在于，静电保护器件还包括位于衬底100上的第二区域162中的具有第二掺杂类型的第二埋层112，其中，第一埋层111的掺杂浓度大于第二埋层112的掺杂浓度。在第二区域162中，第二埋层112与衬底100形成第三二极管D3。
图16示出了本公开第三、第四实施例的静电保护器件的等效电路图。
如图16所示，二极管D1的阳极以及二极管D2的阴极分别与输入/输出端I/O相连，二极管D2的阳极、二极管D3的阳极、稳压二极管DZ的阳极以及三极管Qn的发射极分别接地GND，二极管D1的阴极、二极管D3的阴极以及三极管Qn的集电极相连，三极管Qn的基极悬空。从等效图中可以看出，稳压二极管DZ被短路。
本公开第三、第四实施例的静电保护器件的工作原理与第一实施例类似，此处不再赘述，由于第一实施例中的晶闸管的箝位电压约为1V，有时会因为电压太低反而不能实现低阻抗通路，第三、第四实施例用一个NPN三极管Qn代替了第一实施例中的晶闸管SCR，适当的减少了负阻效应，实现了电压的轻度转折，从而实现了低阻抗通路。
以上所述仅为本公开的优选实施例，并不用于限制本公开，对于本领域技术人员而言，本公开可以有各种改动和变化。凡在本公开的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (24)
1.一种静电保护器件，包括：
第一掺杂类型的衬底；
位于所述衬底上方的具有与所述第一掺杂类型相反的第二掺杂类型的外延层；
位于所述衬底上的第一区域中的且具有第二掺杂类型的第一埋层；
位于所述第一埋层上方的且具有第一掺杂类型的第一阱区；
位于所述第一阱区中的且具有第二掺杂类型的第二阱区；以及
位于所述衬底上的第三区域中的所述外延层中且具有第二掺杂类型的第一掺杂区；
其中，所述静电保护器件中的箝位器件包括由所述第一埋层、所述第一阱区以及所述第二阱区形成的纵向第一晶体管，所述第三区域中的所述外延层与所述衬底形成第二二极管。
2.根据权利要求1所述的静电保护器件，还包括位于所述第二阱区中的且具有第一掺杂类型的第五掺杂区，
其中，所述箝位器件还包括由所述第一阱区、所述第二阱区以及所述第五掺杂区形成的第二晶体管。
3.根据权利要求2所述的静电保护器件，还包括位于所述衬底上的第二区域中的所述外延层中且具有第一掺杂类型的第二掺杂区，所述第二区域中的所述外延层与所述第二掺杂区形成第一二极管，
其中，所述第一晶体管与所述第一二极管电连接。
4.根据权利要求3所述的静电保护器件，还包括：
在所述第二区域，位于所述外延层中的且具有第二掺杂类型的第三掺杂区；以及
位于所述第二阱区中的且具有第二掺杂类型的第四掺杂区；
其中，所述第三掺杂区与所述第四掺杂区连接，以使所述第一晶体管与所述第一二极管电连接。
5.根据权利要求3所述的静电保护器件，其中，在所述第二区域中，所述衬底与所述外延层形成第三二极管。
6.根据权利要求3所述的静电保护器件，还包括位于所述衬底上的所述第二区域中的具有第二掺杂类型的第二埋层，
其中，所述第二埋层与所述衬底形成第三二极管。
7.根据权利要求4所述的静电保护器件，其中，所述第五掺杂区分别与所述第三掺杂区以及所述第四掺杂区相连，
所述第一二极管与所述箝位器件形成所述静电保护器件的正向放电路径的第一支路。
8.根据权利要求5或6所述的静电保护器件，其中，所述第一二极管与所述第三二极管形成所述静电保护器件的正向放电路径的第二支路。
9.根据权利要求6所述的静电保护器件，其中，所述第一埋层的掺杂浓度大于所述第二埋层的掺杂浓度。
10.根据权利要求1所述的静电保护器件，其中，所述第二二极管形成所述静电保护器件的反向放电路径。
11.根据权利要求3所述的静电保护器件，其中，所述第一掺杂区以及所述第二掺杂区分别与输入/输出端口连接。
12.根据权利要求1所述的静电保护器件，还包括金属区，位于所述第一区域中，连接所述第一埋层与所述衬底，用于将所述第一埋层与所述衬底连接至地。
13.一种静电保护器件的制造方法，包括：
在第一掺杂类型的衬底上方形成具有与所述第一掺杂类型相反的第二掺杂类型的外延层；
在所述衬底上的第一区域中形成具有第二掺杂类型的第一埋层；
在所述第一埋层上方形成具有第一掺杂类型的第一阱区；
在所述第一阱区中形成具有第二掺杂类型的第二阱区；以及
在所述衬底上的第三区域中的所述外延层中形成具有第二掺杂类型的第一掺杂区；
其中，所述静电保护器件中的箝位器件包括由所述第一埋层、所述第一阱区以及所述第二阱区形成的纵向第一晶体管，所述第三区域中的所述外延层与所述衬底形成第二二极管。
14.根据权利要求13所述的制造方法，在形成所述第二阱区的步骤之后，还包括在所述第二阱区中形成具有第一掺杂类型的第五掺杂区，
其中，所述箝位器件还包括由所述第一阱区、所述第二阱区以及所述第五掺杂区形成的第二晶体管。
15.根据权利要求14所述的制造方法，在形成所述外延层的步骤之后，还包括在所述衬底上的第二区域中的外延层中形成具有第一掺杂类型的第二掺杂区，所述第二区域中的所述外延层与所述第二掺杂区形成第一二极管，
其中，所述第一晶体管与所述第一二极管电连接。
16.根据权利要求15所述的制造方法，其中，在形成所述第二阱区的步骤之后，还包括在所述第二区域中的所述外延层中形成具有第二掺杂类型的第三掺杂区；以及
在所述第二阱区中形成具有第二掺杂类型的第四掺杂区；
其中，所述第三掺杂区与所述第四掺杂区连接，以使所述第一晶体管与所述第一二极管电连接。
17.根据权利要求15所述的制造方法，其中，在所述第二区域中，所述衬底与所述外延层形成第三二极管。
18.根据权利要求15所述的制造方法，其中，在形成所述第一阱区之前，还包括在所述衬底上的所述第二区域中形成具有第二掺杂类型的第二埋层，
其中，所述第二埋层与所述衬底形成第三二极管。
19.根据权利要求16所述的制造方法，其中，所述第五掺杂区分别与所述第三掺杂区以及所述第四掺杂区相连，
所述第一二极管与所述箝位器件形成所述静电保护器件的正向放电路径的第一支路。
20.根据权利要求17或18所述的制造方法，其中，所述第一二极管与所述第三二极管形成所述静电保护器件的正向放电路径的第二支路。
21.根据权利要求18所述的制造方法，其中，所述第一埋层的掺杂浓度大于所述第二埋层的掺杂浓度。
22.根据权利要求13所述的制造方法，其中，所述第二二极管形成所述静电保护器件的反向放电路径。
23.根据权利要求15所述的制造方法，其中，所述第一掺杂区以及所述第二掺杂区分别与输入/输出端口连接。
24.根据权利要求13所述的制造方法，在形成所述第一埋层的步骤之后，还包括在所述第一区域中形成金属区，所述金属区连接所述第一埋层与所述衬底，用于将所述第一埋层与所述衬底连接至地。
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