CN118099155A - 数据传输系统 - Google Patents

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CN118099155A CN202311578181.1A CN202311578181A CN118099155A CN 118099155 A CN118099155 A CN 118099155A CN 202311578181 A CN202311578181 A CN 202311578181A CN 118099155 A CN118099155 A CN 118099155A
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汉斯-马丁·里特
瓦桑莎·库马尔·瓦达基雷·纳加拉杰
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Abstract

根据本公开的第一示例，提出了一种电流控制的半导体系统，包括信号线，其用于承载信号；接地线，其用于接地；以及半导体控制整流器(SCR)装置，其包括：掺杂有第一类型载流子的第一SCR层；掺杂有不同于第一类型载流子的第二类型载流子的第二SCR层；掺杂有第一类型载流子的第三SCR层；掺杂有第二类型载流子的第四SCR层；与第一SCR层和信号线电连接的输入端子、以及与第四SCR层和接地线电连接的输出端子；至少与第二SCR层和信号线电连接的第一SCR结元件，和/或与第三SCR层和接地线电连接的第二SCR结元件；电流控制的半导体系统还包括至少一个电流触发器件，其将信号线与第三SCR层电连接，或者将接地线与第二SCR层电连接。

Description

数据传输系统
技术领域
本公开涉及一种根据权利要求1的前序部分所限定的数据传输系统，并且特别地，但不排他地，涉及一种具有静电放电(ESD)或电过载(EOS)保护的数据传输系统。
背景技术
静电放电是包括数据传输系统的电子系统范围内遇到的问题。当ESD事件发生在数据传输系统中时，如果放电没有被系统适当地耗散，则数据传输系统的部件可能被损坏。
半导体控制整流器(SCR)由于其深的快速恢复(snap-back)以及由此产生的低箝位电压而普遍用于ESD保护。触发电压可以是高的，特别是当需要低电容以便正常操作时。为了降低触发电压，公知的方案实现了外部触发，即，使用具有低导通电压的电流源来正向偏置SCR的一个发射极基极结。对于非常低的触发电压，二极管串可以用于产生必要的触发电流。
US2020/303369A1描述了根据权利要求1的前序部分的硅控制整流器静电保护结构。
US2020/091138A1描述了用于双向二极管串触发SCR结构的ESD保护器件，其在P衬底上设置有深N阱，在深N阱的表面区上从左到右依次设置有第一P阱、第一N阱、第二P阱和第二N阱。
US2018/219006A1描述了一种鳍式场效应晶体管结构，包括衬底、位于衬底上的硅控制整流器(SCR)以及位于p阱区上的带负电的鳍；以及与SCR电耦接的肖特基二极管；SCR包括位于衬底上的p阱区和相邻的n阱区；肖特基二极管用于控制带负电的鳍和n阱区两端的静电放电(ESD)。
US7471493B1描述了一种静电放电保护器件，其具有第一半导体控制整流器，该整流器具有第一栅极、第二栅极、阳极和阴极，其中阳极连接到第一节点，阴极连接到第二节点。
当实施二极管串用于外部触发时的问题是：此类二极管串不具有清晰的击穿。相反，它们显示出斜率为N×60mV/decade的电流的指数依赖性。典型的N个二极管的串在N×250mV时具有1nA的漏电，而仅在N×(250+7×60mV)＝N×670mV时达到例如10mA的触发电流。因此，低漏电电压范围与触发电压之间的差将较大。
因此，本公开的目的是提供一种消除上述问题的改进的数据传输系统。
发明内容
根据本公开的第一示例，提出了一种根据权利要求1的特征部分所述的电流控制的半导体系统。该系统包括信号线，其用于承载信号；接地线，其用于接地；以及半导体控制整流器(SCR)装置。根据本公开，半导体控制整流器(SCR)装置包括：掺杂有第一类型载流子的第一SCR层；掺杂有不同于所述第一类型载流子的第二类型载流子的第二SCR层；掺杂有所述第一类型载流子的第三SCR层；掺杂有所述第二类型载流子的第四SCR层；与所述第一SCR层和所述信号线电连接的输入端子、以及与所述第四SCR层和所述接地线电连接的输出端子。此外，至少设置与所述第二SCR层和所述信号线电连接的第一SCR结元件，和/或设置与所述第三SCR层和所述接地线电连接的第二SCR结元件。
根据本公开，电流控制的半导体系统还包括至少一个电流触发器件，所述至少一个电流触发器件将所述信号线与所述第三SCR层电连接，或者将所述接地线与所述第二SCR层电连接；所述至少一个电流触发器件包括：掺杂有第一类型载流子的第一层；掺杂有不同于所述第一类型载流子的第二载流子的第二层；掺杂有所述第一类型载流子的第三层；掺杂有所述第二类型载流子的第四层；以及与第一层和信号线电连接的输入端子和与第四层和第三SCR层电连接的输出端子，以及将电流触发器件的第二层和第三层电连接的结元件。
可以被配置为电阻器触发的肖克莱二极管(RTS)的至少一个电流触发器件表现出与两个正向二极管的叠层类似的漏电流。然而，在较高的电流电平下，在固有晶闸管已经点燃(ignited)之后，它们表现得像单个正向二极管。因此，由至少一个电流触发器件(或RTS)触发的半导体控制整流器(SCR)装置将表现出与由两个二极管的叠层触发的SCR类似的低漏电流和与仅由一个二极管触发的SCR类似的低触发电压。因此，当实施一个RTS(或多个RTS的叠层，例如多于一个RTS)来触发SCR装置时，可以同时实现低漏电和低触发。
至少一个电流触发器件中的第一层、第二层和第三层构成第一双极结型晶体管BJT，并且所述第二层、所述第三层和所述第四层构成第二双极结型晶体管BJT。此外，在至少一个电流触发器件中，提供结元件，其将第二层与第三层电连接。此外，第三层包括邻接第二层的高掺杂区。
电结元件用作每个BJT的两个基极触点之间的短路件。它将触发电压降低到两个正向偏置二极管的等效电压。当器件被触发时，第一层与第二层之间的发射极基极结以及第四层与第三层之间的发射极基极结同时被正向偏置。少数载流子的注入从两侧开始，并且导通效应很快。至少一个发射极基极结具有低电容，因此，半导体控制整流器也具有低电容。
在电流控制的半导体系统的优选示例中，在至少一个电流触发器件中，第三层包括邻接第二层的高掺杂区。
在电流控制的半导体系统的另一示例中，在至少一个电流触发器件中，第三层包括低掺杂区，其与第三层的高掺杂区邻接并且与第四层邻接。注意，在该示例中，高掺杂区的掺杂高于低掺杂区的掺杂。因此，由于由第四层形成的一个发射极与其相邻基极的低掺杂部分连接或置于其中，因此，该发射极-基极结具有低电容，并且因此半导体控制整流器有利地呈现低电容。这避免了使用额外的触发二极管。因此，不需要复杂的隔离方案来抑制外部触发二极管和半导体控制整流器之间的寄生相互作用，从而得到简化而有效的配置。
在另一有利的示例中，在至少一个电流触发器件中，第二层包括与第三层的高掺杂区邻接的高掺杂区和与第一层邻接的低掺杂区，其中高掺杂区的掺杂高于低掺杂区的掺杂。在该示例中，两个发射极(由第一层和第四层形成)都位于低掺杂的基极区中。两个发射极-基极结都表现出低电容，并且由于两个低电容的发射极-基极结的串联连接，半导体器件的总电容也小。
在根据本公开的电流控制的半导体系统的另一有利示例中，在至少一个电流触发器件中，第四层包括邻接输出端子的高掺杂区和邻接第三层的低掺杂区，其中高掺杂区的掺杂高于低掺杂区的掺杂。同样，这样形成的发射极-基极结也表现出低电容。
应当注意，对于半导体控制整流器(SCR)装置和至少一个电流触发器件，第一类型载流子可以是P型载流子，而第二类型载流子可以是N型载流子。然而，其中第一类型载流子是N型载流子而第二类型载流子是P型载流子的相反配置同样可应用于实现以下期望效果：创建发射极基极结中的两者中的具有低电容的一个发射极基极结。
关于所使用的高掺杂的有益示例可以包括高掺杂区具有大于1×1015cm-3的掺杂和大于0.2μm的层厚度，更特别地，具有大于1×1016cm-3的掺杂和大于1μm的层厚度。同样，关于低掺杂，低掺杂区可以具有小于1×1015cm-3的掺杂和大于1μm的层厚度，更特别地，具有小于1×1014cm-3的掺杂和大于2μm的层厚度。
优选地，第一层的掺杂比第三层的低掺杂区的掺杂更高。
在根据本公开的电流控制的半导体系统的有利示例中，在至少一个电流触发器件中，第四层被形成为在第三层的低掺杂区中的阱。同样，第三层的高掺杂区可以被形成为第三层的低掺杂区中的阱。第二层可以被形成为第三层的高掺杂区中的阱，而第一层被形成为第二层中的阱。因此，可以以制造步骤的逻辑顺序来制造这种半导体器件。
在根据本公开的电流控制的半导体系统的优选的实施例中，在至少一个电流触发器件中，第一层、第二层、第三层和第四层被配置在分层的叠层中。更具体地，在所述分层的叠层中形成从所述第四层或贯穿所述第四层到至少所述第二层中的沟槽，并且其中，所述结元件被配置为涂覆所述沟槽的导电层。在这种配置中，导电层用作第二层和第三层之间的电短路件。
替代地，可以使用其上沉积第三层的氧化物衬底。
附图说明
现在将参考附图讨论本公开，附图示出：
图1a至图1e是根据本公开的电流控制的半导体系统的示意性若干配置；
图2a至图2d是根据本公开的电流控制的半导体系统的第一和第二示例的示意性若干配置；
图3是图2b至图2d中所示的第二示例的另一视图；
图4是本公开的第三示例的示意图；
图5是如图4中所示的本公开的第三示例的另一视图；
图6是本公开的第四示例；
图7是本公开的第四示例的另一视图；
图8是本公开的第五示例；
图9是本公开的第六示例；
图10是本公开的第七示例；
图11a和图11b是本公开的第七示例的另一视图；
图12是概述根据本公开的电流控制的半导体系统的若干配置的操作和示例的曲线图。
具体实施方式
为了正确理解本公开，在下面的详细描述中，本公开的相应元件或部件将在附图中用相同的附图标记表示。
为了清楚起见，注意，在本申请中，描绘了根据本公开的半导体器件的若干示例，根据本公开的半导体器件的配置由掺杂有第一类型载流子或第二类型载流子的层形成，其中第二类型载流子不同于第一类型载流子。
在以下详细描述中，应当理解，第一类型载流子是P型载流子，而第二类型载流子是逻辑上N型载流子。然而，其中第一类型载流子是N型载流子而第二类型载流子是P型载流子的相反配置同样可应用于本申请中描述的所有示例中，因为两种配置(PN或NP)实现了创建具有低电容的发射极基极结中的一个或两个的期望效果。
图1a至图1e示出了根据本公开的电流控制的半导体系统的若干配置，该系统用附图标记1000表示。系统1000包括用于承载信号的信号线1000a以及用于电接地的接地线1000b。电流控制的半导体系统1000还包括半导体控制整流器(SCR)装置，用100表示，其电连接在信号线1000a和地1000b之间。
半导体控制整流器(SCR)装置100具有输入SCR端子100a和输出SCR端子100b，并且由四个SCR层的配置(例如，叠层)构成。第一SCR层101掺杂有第一类型载流子，在该示例中为P型，并且经由输入SCR端子100a与信号线1000a电连接。第一SCR层101与第二SCR层102构成第一结120a，第二SCR层102掺杂有不同于第一类型载流子P的第二类型载流子N。
半导体控制整流器(SCR)装置100还包括第三SCR层103，其掺杂有第一类型的P型载流子，并且第三SCR层103与第二SCR层102构成第二结120b。掺杂有第二类型的N型载流子的第四SCR层104与第三SCR层103构成第三结。第四SCR层104还通过输出SCR端子100b与接地线1000b电连接。
附图标记130a和130b表示第一SCR结元件和第二SCR结元件。第一SCR结元件130a将第二SCR层102与信号线1000a电连接。同样，第二SCR结元件130b将第三SCR层103与接地线1000b电连接。
在所有配置中，第一SCR结元件130a和第二SCR结元件130b包括电阻器。
图1a的配置描述了半导体控制整流器(SCR)装置100，其中第二SCR层102和第三SCR层103分别通过第一SCR结元件130a和第二SCR结元件130b与信号线1000a和接地线1000b电连接。然而，仅具有一个SCR结元件的配置也是可行的，例如第二SCR层102经由第一SCR结元件130a与信号线1000a电连接(图1b)，或者第三SCR层103经由第二SCR结元件130b与接地线1000b电连接(图1c)。
此外，在所示的电流控制的半导体系统1000的所有配置中，该系统还包括至少一个电流触发器件10，在图1a至图1d的示例中，至少一个电流触发器件10将信号线1000a与第三SCR层103电连接。至少一个电流触发器件10具有与信号线1000a连接的输入端子10a，以及与第三SCR层103电连接的输出端子10b。
替代地，如图1e的示例所示，至少一个电流触发器件10将接地线1000b与第二SCR层102电连接。同样，至少一个电流触发器件10具有与第二SCR层102连接的输入端子10a，以及与接地线1000b电连接的输出端子10b。
在以下的详细说明中，所有的配置和示例都描述了至少一个电流触发器件10电连接信号线1000a和第三SCR层103，如图1a所示。然而，应该注意，如图1e所示，示出的所有配置和示例同样可以用将接地线1000b与第二SCR层102电连接的至少一个电流触发器件10来实现，例如，与图1b至图1d的第一SCR结元件130a和第二SCR结元件130b的配置的任何一个示例组合。
至少一个电流触发器件10可以被配置为电阻触发的肖克莱二极管RTS。这种RTS器件10表现出与两个正向二极管的叠层相似的漏电流。然而，在较高的电流电平下，在固有晶闸管已经点燃之后，它们表现得像单个正向二极管。因此，在本公开中，半导体控制整流器(SCR)装置100被至少一个电流触发器件(或RTS)10触发，将表现出与由两个二极管的叠层触发的SCR类似的低漏电流和与仅由一个二极管触发的SCR类似的低触发电压。因此，当实施一个RTS 10(或多个RTS的叠层，例如，如图1d的配置中所示的串联电连接的多于一个RTS)来触发SCR装置100时，可以同时实现低漏电和低触发。
图2a示出了这种电流触发器件10的第一示例，图2b至图2d和图3示出了另外的示例，这些附图是示意性视图和截面视图。根据本公开的半导体器件的第一示例(参见图2a)用附图标记101表示，并且包括掺杂有第一类型载流子(这里是P型载流子)的第一层11。第一层11与掺杂有第二类型的N型载流子的第二层12构成第一结20a，所述第二类型的N型载流子不同于第一类型的P型载流子。
此外，掺杂有第一类型的P型载流子的第三层13与第二层构成第二结20b，而掺杂有第二类型的N型载流子的第四层14与第三层构成第三结。
在本申请中描述的每个示例还包括与信号线1000a和第一层11电连接的输入端子10a，以及与第四层14和第三SCR层103电连接的输出端子10b。
第一层11、其第一结10a、第二层12、其第二结10b和第三层13构成第一双极结型晶体管BJT。类似地，第二层12、第二结10b、第三层13、第三结10c和第四层14构成第二双极结型晶体管BJT。
而且，附图标记30表示将第二层12与第三层13电连接的结元件。结元件30可以是在第二层12与第三层13之间起电短路作用的任何金属。
如图2b至图2d和图3所示的第二示例102中所描述的，第三层13包括邻接第二层12的区域13a，该区域13a具有高掺杂浓度的载流子。在所示的示例中，第三层13掺杂有第一类型的P型载流子，因此其高掺杂浓度用标记P+表示。
电结元件30可以用作两个基极触点之间的短路件，该基极触点分别由每个BJT的第二层12和第三层13构成，参见图4的示例。其将触发电压降低到两个正向偏置二极管的等效电压。当器件102被触发时，第一层11和第二层12之间的发射极-基极结20a和第三层13和第四层14之间的发射极-基极结20c同时被正向偏置。少数载流子的注入经过输入端子10a和输出端子10b从两侧开始，并且导通效应很快。
图2b示出本公开的第二示例102的第二配置，其中结元件30将第二层12与第三层13的高掺杂区13a(P+)电连接。图2c示出本公开的第二示例102的第二配置，其中结元件30将第二层12与第三层13的低掺杂区13b(P-)电连接。
另外，电结元件30可以用作每个BJT的两个基极触点之间的电阻器(参见图2b和图2c)，或者用作串联连接的二极管301……30N的叠层，其中，N≥1，后一种配置如图2d所示，并且类似地将第二层12与第三层13的高掺杂区13a(P+)或低掺杂区13b(P-)电连接。另外，电阻器和串联连接的各二极管的组合是可能的配置。
在图2b至图2d和图3的示例中，发射极-基极结20a具有低电容，因此，半导体控制整流器也具有低电容。
在图4和图5的示例中，第三层13具有两个掺杂区13a和13b。低掺杂区13b邻接第三层13的高掺杂区13a，但是如图4和图5所示，低掺杂区13b也邻接具有N型载流子的第四层14。高掺杂区13a的掺杂高于低掺杂区13b的掺杂。如在这些示例中，第三层13具有P型载流子，两种掺杂均用P+(对于高)和P-(对于低)表示。
因此，第四层14，作为BJT的一个发射极，与其相邻的基极/第三层13的低掺杂部分13b(P-)电连接或置于其中，如图5所示。该发射极-基极结20c具有低电容，因此半导体控制整流器有利地表现出低电容。这避免了使用额外的触发二极管。因此，不需要复杂的隔离方案来抑制外部触发二极管和半导体控制整流器之间的寄生相互作用，从而得到简化而有效的配置。
在图4和图5中也描述的另一个有利的示例中，第二层12也具有两个掺杂区12a和12b。高掺杂区12b邻接第三层13的高掺杂区13a，构成第二结20b。低掺杂区12a邻接第一层11。同样，要注意的是，高掺杂区12b的掺杂高于低掺杂区12a的掺杂。如在这些示例中，第二层12具有N型载流子，两种掺杂都用N+(对于高)和N-(对于低)表示。
这里，由第一层11和第四层14构成的发射极分别位于低掺杂的基极区12a(N-)和13b(P-)中，参见图5。发射极-基极结20a和20c都表现出低电容，并且由于两个低电容发射极-基极结的串联连接，半导体器件102的总电容也小。
注意，仅实现具有两个掺杂区13a(P+)和13b(P-)的第三层13的半导体器件102的示例，以及实现具有两个掺杂区13a(P+)和13b(P-)的第三层13以及具有两个掺杂区12a(N-)和12b(N+)的第二层12的半导体器件102的示例，是本公开的功能示例。
同样，可能有几种配置，其中结元件30将第二层12的掺杂区12a(N-)或12b(N+)与第三层13的掺杂区13a(P+)或13b(P-)电连接。因此，结元件30可将掺杂区12a(N-)与掺杂区13a(P+)或13b(P-)互连，或者结元件30可将掺杂区12b(N+)与掺杂区13a(P+)或13b(P-)互连。
可选地，例如如图2b至图2d、图4和图5所示(以及可选地也如图11a至图11b的示例所示)，第四层14可以包括用N+表示的高掺杂浓度。替代地，在有利的示例中(见图10和图11a至图11b)，第四层14由高掺杂区14b(N+)和低掺杂区14a(N-)形成，低掺杂区14a(N-)用作耗尽区。高掺杂区14b(N+)邻接输出端子10b，低掺杂区14a邻接第三层13，在一个示例中，低掺杂区14a(N-)邻接具有高掺杂浓度P+的第三层13(参见图11a和图11b)。同样在该示例中，高掺杂区14b(N+)的掺杂高于低掺杂区14a(N-)的掺杂。这样形成的发射极-基极结(第三结20c)也表现出低电容。低掺杂区13b(P-)不一定是基极层13的一部分。利用低掺杂区14a作为发射极/第四层14内的耗尽区(N-)可以获得类似的结果。
所使用的P型载流子和N型载流子的高掺杂可以包括高掺杂区(P+或N+)，其具有大于1×1015cm-3的掺杂和大于0.2μm的层厚度，更特别地大于1×1016cm-3的掺杂和大于1μm的层厚度。同样，对于P型/N型载流子的低掺杂，低掺杂区(P-或N-)可以具有小于1×1015cm-3的掺杂和大于1μm的层厚度，更特别地，小于1×1014cm-3的掺杂和大于2μm的层厚度。
在优选的示例中，第一层11具有比第三层13的低掺杂区13b(P-)的掺杂更高的掺杂(P+)。
图3、图5至图8和图10示出了半导体器件的其它有利示例。在一个示例中，参见例如图3、图5至图10和图11b，第四层14b被形成为第三层13的低掺杂区13b(P-)中的阱(具有掺杂浓度N或高掺杂浓度N+)，同样，第三层13的高掺杂区13a(P+)可以被形成为第三层13的低掺杂区13b(P-)中的阱，参见图3、图5。第二层12可以被形成为第三层13的高掺杂区13a(P+)中的阱，参见图3和图5。
在图3的示例103中第三层13作为衬底(例如P衬底)。高掺杂(P+)阱13a位于P衬底13内，阱13a和位于衬底13的低掺杂区13b中的N+扩散阱14之间具有适当的距离。N+扩散阱14又与输出端子10b连接。N掺杂阱12置于P+阱13a内。N阱12和P+阱13a通过结元件30彼此电接触和连接，从而形成短路。同样，第一层11可以被形成为在第二层12中的P+扩散阱，并且与输入端子10a连接。
因此，此半导体器件104可按如图3及图5中所示的制造步骤的逻辑顺序制造。此实施例具有额外优点：两个基部11和12之间的连接是局部的，并且这便于所谓的多指布局的实现。在图5的示例中，发射极11和14都可以置于低掺杂的基极区中，用N-区12a和P-区13b表示。
在图6中，描绘根据本公开的半导体器件的另一示例104。附图标记50表示实施绝缘体上硅(SOI)技术的掩埋氧化物衬底，并且掩埋氧化物衬底50可以由例如由硅制成的晶片载体60支撑。掩埋氧化物衬底50用作其上沉积有第三层13的基极层。第三层13由低掺杂区(P-)13b和高掺杂区(P+)13a形成。第四层14形成在低掺杂区13b中，而第二层12被形成为高掺杂区13a中的阱。第一层11被形成为第二层12中的阱。结元件30将第二层和高掺杂区13a短路，并且第一层阱11和第四层阱14分别构成输入端子10a和输出端子10b。
图7的半导体器件104利用深P阱13a和围绕N阱14(第四层/发射极14)的高掺杂(P+)的掩埋P阱13a实现了防穿通(anti-punch-through)。第二层12被形成为在第三层衬底13的低掺杂(13b/P-)中的阱。第一层11被形成为在第二层12中的阱。在此，结元件30也将第二层12和高掺杂区13a短路。
图8示出了根据本公开的首先通过使用掩埋氧化物(SOI技术)的半导体器件的示例105。该实施例是在发射极-基极结处实现的低电容的示例。
图9示出了特定示例，其中半导体器件106由被配置在分层的叠层中的第一层11、第二层12、第三层13和第四层14形成。在该示例中，第一层11用作其上(通过沉积或通过另一成层技术)设置后续各层12、13和14的基极层或基极衬底。附图标记40表示沟槽，其形成在分层的叠层中，并从顶部的第四层14延伸，通过第三层13并至少进入第二层12。通过沉积或成层技术，导电层30被覆盖在沟槽40的侧壁40a，从而形成结元件30。在这种配置中，导电层30用作第二层12和第三层13之间的电短路件。
图10描述了用附图标记107表示的示例，其可以被认为是垂直肖克莱二极管(vertical Shockley diode)。同样在该示例中，第一层11用作衬底(这里为P衬底)，在该衬底11上形成第二层12(表示为BN层)和层13(表示为BP层)。在BP层13上，通过沉积或其它成层技术形成第四层14。通过深N和P扩散，产生与掩埋的基极扩散(BN层12和BP层13)电接触的接触(用DP 13和DN 12表示)。因此，形成了所需的第二层接触12和第三层接触13，它们随后通过电结元件30短路。注意，在图10的这个示例中，第四层14被形成为低掺杂区14a(N-)。
在所示的所有示例中，当在与第一层(例如P+接触)连接的输入端子10a处施加正电压时，电流将流过第一结20a(例如由P+接触11和N阱12形成)，引起一个正向电压降。电流随后通过N阱12流到N阱接触(引起电阻电压降)，通过结元件30流向P阱接触，从P阱接触通过P阱13a并通过P衬底13(引起电阻电压降)，并最终通过衬底N+结20c流向输出端子20b(引起另一正向电压降)。
当电流超过某一极限(触发电流)时，SCR将切换到其导通状态，并且电流将直接从N+触点14流到P+触点11。触发电压是在触发电流处的所有四个电压降的总，典型地在2伏的范围内。
在附图中所描述的所有配置中，电流触发器件(例如，电阻器触发的肖克莱二极管RTS)可以在低于触发点的低电流下、作为两个正向二极管的叠层而工作。在高于触发点的较高电流下，固有晶闸管是激活的，并且电流直接从一个发射极流向另一个发射极，并且正向电压类似于一个正向偏置二极管的正向电压。
所用附图标记列表
1000 电流控制的半导体系统(根据本公开)
1000a 信号线
1000b 接地线
100 半导体控制整流器(SCR)装置
100a 输入SCR端子
100b 输出SCR端子
101 第一SCR层
102 第二SCR层
103 第三SCR层
104 第四SCR层
120a/b/c 第一SCR结界面、第二SCR结界面和第三SCR结界面
130a 第一SCR结元件
130b 第二SCR结元件
101至107 电流触发器件(本公开的第一至第七示例)
10-1……10-N 电流触发器件的叠层
10a 第一(发射极)端子
10b 第二(发射极)端子
11 掺杂的第一层
12 第二层
12a 第二层的低掺杂剂区
12b 第二层的高掺杂剂区
13 第三层
13a 第三层的高掺杂剂区
13b 第三层的低掺杂剂区
14 第四层
14a 第四层的低掺杂剂区
14b 第四层的高掺杂剂区
20a-20c 第一、第二和第三结界面
30 结元件/短路件/电阻器/沟槽层涂层
301……30N 结元件/电阻器/二极管(串联)的叠层
40 沟槽
40a 沟槽的侧壁
50 氧化物衬底
60 载体晶片

Claims (15)

1.一种电流控制的半导体系统(1000)，包括：
信号线(1000a)，其用于承载信号；
接地线(1000b)，其用于接地；以及
半导体控制整流器装置(100)，其包括：
掺杂有第一类型载流子的第一半导体控制整流器层(101)；
掺杂有不同于所述第一类型载流子的第二类型载流子的第二半导体控制整流器层(102)；
掺杂有所述第一类型载流子的第三半导体控制整流器层(103)；
掺杂有所述第二类型载流子的第四半导体控制整流器层(104)；
与所述第一半导体控制整流器层(101)和所述信号线(1000a)电连接的输入端子(100a)、以及与所述第四半导体控制整流器层(104)和所述接地线(1000b)电连接的输出端子(100b)；
至少与所述第二半导体控制整流器层(102)和所述信号线(1000a)电连接的第一半导体控制整流器结元件(130a)，和/或与所述第三半导体控制整流器层(103)和所述接地线(1000b)电连接的第二半导体控制整流器结元件(130b)，
所述电流控制的半导体系统(1000)还包括至少一个电流触发器件(10；101至107)，所述至少一个电流触发器件将所述信号线(1000a)与所述第三半导体控制整流器层(103)电连接，或者将所述接地线(1000b)与所述第二半导体控制整流器层(102)电连接；其特征在于：
所述至少一个电流触发器件(10)包括：
掺杂有第一类型载流子的第一电流触发器件层(11)；
掺杂有不同于所述第一类型载流子的第二载流子的第二电流触发器件层(12)；
掺杂有所述第一类型载流子的第三电流触发器件层(13)；
掺杂有所述第二类型载流子的第四电流触发器件层(14)；
结元件(30)，其电连接所述电流触发器件的所述第二电流触发器件层(12)和所述第三电流触发器件层(13)；
电流触发器件输入端子(10a)；以及
电流触发器件输出端子(10b)，
其中，
所述电流触发器件输入端子(10a)与所述信号线(1000a)电连接，且所述电流触发器件输出端子(10b)与所述第三半导体控制整流器层(103)电连接；
或者
所述电流触发器件输入端子(10a)与所述第二半导体控制整流器层(102)电连接，且所述电流触发器件输出端子(10b)与所述接地线(1000b)电连接。
2.根据权利要求1所述的电流控制的半导体系统，其中，在所述至少一个电流触发器件中，所述第三电流触发器件层(13)包括邻接所述第二电流触发器件层(12)的高掺杂区(13a)。
3.根据权利要求1或2所述的电流控制的半导体系统，其中，在所述至少一个电流触发器件中，所述第三电流触发器件层(13)包括低掺杂区(13b)，所述低掺杂区(13b)邻接所述第三电流触发器件层(13)的所述高掺杂区(13a)并且邻接所述第四电流触发器件层(14)，其中所述高掺杂区的掺杂高于所述低掺杂区的掺杂。
4.根据权利要求1至3中任一项或多项所述的电流控制的半导体系统，其中，在所述至少一个电流触发器件中，所述第二电流触发器件层(12)包括与所述第三电流触发器件层(13)的所述高掺杂区(13a)邻接的高掺杂区(12b)和与所述第一电流触发器件层(11)邻接的低掺杂区(12a)，其中所述高掺杂区的掺杂高于所述低掺杂区的掺杂。
5.根据前述权利要求中任一项或多项所述的电流控制的半导体系统，其中，所述第四电流触发器件层(14)包括与所述输出电流触发器件输入端子(10b)邻接的高掺杂区(14b)和与所述第三电流触发器件层(13)邻接的低掺杂区(14a)，其中，所述高掺杂区的掺杂高于所述低掺杂区的掺杂。
6.根据权利要求1至5中任一项或多项所述的电流控制的半导体系统，其中，所述第一类型载流子是P型载流子，并且所述第二类型载流子是N型载流子。
7.根据权利要求1至5中任一项或多项所述的电流控制的半导体系统，其中，所述第一类型载流子是N型载流子，并且所述第二类型载流子是P型载流子。
8.根据前述权利要求中任一项或多项所述的电流控制的半导体系统，其中，所述高掺杂区具有大于1×1015cm-3的掺杂和大于0.2μm的层厚度，更特别地，具有大于1×1016cm-3的掺杂和大于1μm的层厚度。
9.根据前述权利要求中任一项或多项所述的电流控制的半导体系统，其中，所述低掺杂区具有小于1×1015cm-3的掺杂和大于1μm的层厚度，更特别地，具有小于1×1014cm-3的掺杂和大于2μm的层厚度。
10.根据前述权利要求中任一项或多项所述的电流控制的半导体系统，其中，在所述至少一个电流触发器件中，所述第四电流触发器件层(14)被形成为所述第三电流触发器件层(13)的所述低掺杂区中的阱。
11.根据前述权利要求中任一项或多项所述的电流控制的半导体系统，其中，在所述至少一个电流触发器件中，所述第三电流触发器件层(13)的所述高掺杂区被形成为所述第三电流触发器件层(13)的所述低掺杂区中的阱。
12.根据前述权利要求中任一项或多项所述的电流控制的半导体系统，其中，在所述至少一个电流触发器件中，所述第二电流触发器件层(12)被形成为所述第三电流触发器件层(13)的所述高掺杂区中的阱。
13.根据前述权利要求中任一项或多项所述的电流控制的半导体系统，其中，在所述至少一个电流触发器件中，所述第一电流触发器件层(11)被形成为所述第二电流触发器件层(12)中的阱。
14.根据前述权利要求中任一项或多项所述的电流控制的半导体系统，其中，在所述至少一个电流触发器件中，所述第一电流触发器件层(11)具有比所述第三电流触发器件层(13)的所述低掺杂区的掺杂更高的掺杂。
15.根据前述权利要求中任一项或多项所述的电流控制的半导体系统，其中，在所述至少一个电流触发器件中，所述第一电流触发器件层(11)、所述第二电流触发器件层(12)、所述第三电流触发器件层(13)和所述第四电流触发器件层(14)被配置在分层的叠层中，并且其中，在所述分层的叠层中形成从所述第四电流触发器件层(14)到至少所述第二电流触发器件层(12)中的沟槽(40)，并且其中，所述结元件(30)被配置为涂覆所述沟槽(40)的导电层。
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* Cited by examiner, † Cited by third party
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US7471493B1 (en) * 2002-11-14 2008-12-30 Altera Corporation Fast and compact SCR ESD protection device for high-speed pins
US10083952B2 (en) * 2017-02-02 2018-09-25 Globalfoundries Inc. Diode-triggered schottky silicon-controlled rectifier for Fin-FET electrostatic discharge control
WO2019218304A1 (zh) * 2018-05-17 2019-11-21 江南大学 一种双向二极管串触发scr结构的esd保护器件
CN111725202B (zh) * 2019-03-20 2023-03-24 中芯国际集成电路制造(上海)有限公司 Scr静电保护结构及其形成方法

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