JP2002203956A - 半導体装置 - Google Patents

半導体装置

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JP2002203956A
JP2002203956A JP2000401384A JP2000401384A JP2002203956A JP 2002203956 A JP2002203956 A JP 2002203956A JP 2000401384 A JP2000401384 A JP 2000401384A JP 2000401384 A JP2000401384 A JP 2000401384A JP 2002203956 A JP2002203956 A JP 2002203956A
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Fumihisa Yamamoto
文寿 山本
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Abstract

(57)【要約】 【課題】 各端子の電位設定を容易に行うことができ、
耐圧性能や電流増幅率等の特性が優れたｎｐｎトランジ
スタを提供する。 【解決手段】 ｐ型基板１上のｎ型埋め込み層２と、ｎ
型埋め込み層上のｐ型埋め込み層３と、これらを覆うｎ
型エピタキシャル層４ｃ，４ｄと、その表面の各端子領
域と、各端子領域を囲むｐ型外周層７ｄ，５ｄと、それ
らを囲む包囲層４ｄとを備え、ｐ型埋め込み層２にｐ型
ベース領域５ａ，７ａとｐ型外周層とが連続しコレクタ
領域とｐ型基板と隔て、ｎ型埋め込み層とｎ型包囲層と
が連続してｐ型埋め込み層、ｐ型ベース領域およびｐ型
外周層とｐ型基板とを隔てている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、より具体的には、自動車のＡＢＳ(Autilock Brake
System)、エアバッグ、ディスプレー等の駆動、蛍光表
示板の駆動、モータ制御等に用いられる高耐圧ｎｐｎト
ランジスタに関するものである
【０００２】
【従来の技術】図１６は、従来のｎｐｎトランジスタの
断面図である。ｐ-型基板１０１の上にｎ+型埋め込み層
１０２が位置し、そのｎ+型埋め込み層１０２とｐ-型基
板１０１とを覆うようにｎ-型エピタキシャル層１０４
が配置されている。なお、基板は、本説明において半導
体基板をさす。そのｎ-型エピタキシャル層１０４の表
面から拡散によって、ｐ-型基板１０１に到達するよう
に形成されたｐ+型拡散層１１６が素子分離の役目を果
たし、また表面にＬＯＣＯＳ酸化膜１０６が配置されて
いる。さらに、ｎ-型エピタキシャル層１０４の表面を
数十ｎｍ厚さ熱酸化して形成した注入深さを調節するた
めの酸化膜（図示せず）、その酸化膜の表面から注入に
よって形成されたｐ+型拡散層１１７、およびそのｐ+型
拡散層１１７の表面から注入によって形成されたｎ+型
拡散層１０９がそれぞれ配置されている。また、ｐ+型
拡散層１１６の表面から注入で形成されたｐ+型拡散層
１１０がベースコンタクトとして形成され、ＬＯＣＯＳ
酸化膜１０６とｎ+型拡散層１０９とｐ+型拡散層１１０
との最表面に、それらを覆うように酸化膜層１１１が配
置されている。また、酸化膜層１１１の表面からドライ
エッチによりｎ+型拡散層１０９とｐ+型拡散層１１０に
到達されるように形成されたコンタクトホール内に、そ
のコンタクトホールを埋め込むように形成された配線１
１２が設けられている。
【０００３】次に、図１６に示された構造の製造方法に
ついて、図１７〜図１９を用いて説明する。まず、最初
にｐ-型基板１０１の表面を酸化して写真製版を行い酸
化膜を除去する。次いで、アンチモンをｐ-型基板１０
１に注入し１２４０℃に加熱することによりドライブし
てｎ+型埋め込み層１０２を形成し、ｐ-型基板１０１の
表面に形成されている酸化膜を除去する。次に、図１７
に示すように、ｎ+型埋め込み層１０２が形成されたｐ-
型基板１０１の最表面にｎ-型エピタキシャル層１０４
を形成する。
【０００４】次に、ｎ-型エピタキシャル層１０４の表
面を数百ｎｍ酸化して写真製版を行い、ボロンを注入
し、１１８０℃のドライブを行い、素子分離に用いられ
るｐ+型拡散層１１６を形成する（図１８参照）。次
に、ｐ+型拡散層１１６とｎ-型エピタキシャル層１０４
の最表面にある酸化膜を除去し、数十ｎｍの酸化膜を形
成する。次に、窒化膜を堆積して写真製版を行い、窒化
膜を除去した後にＬＯＣＯＳ酸化膜を形成する。次に、
数十ｎｍの酸化膜とＬＯＣＯＳ酸化膜１０６を数十ｎｍ
除去して、酸化膜１１７を１０ｎｍ〜５０ｎｍ形成す
る。次に、レジストを塗布してパターニングを行い、ボ
ロンを注入して、ドライブを行い、ｎｐｎトランジスタ
のベース領域となるｐ+型拡散層１１８を形成する。次
に、ｎｐｎトランジスタのエミッタ領域となるｎ+型拡
散層１０９を形成するために、写真製版を行った後、ヒ
素を注入して窒素雰囲気で９００℃のドライブを行う。
次に、図１８に示すように、ｎｐｎトランジスタのベー
スコンタクトのオーミック接触を良くするために、ＢＦ
2を注入してｐ+型拡散層１１０を形成する。
【０００５】次に、酸化膜層１１１を堆積して写真製版
を行い、酸化膜層１１１に対して各拡散層領域に接触す
るようにコンタクトホールを形成し、アルミをスパッタ
して写真製版を行う。次いで、上述の図１６に示すよう
に、アルミを除去して各拡散層領域に接触するアルミ電
極を形成する。
【０００６】このような構造を用いることにより高耐圧
で動作速度の速いｎｐｎトランジスタを得ることができ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成のｎｐｎトランジスタでは、ベース領域が基板と共通
になっているため、たとえばエミッタ接地でトランジス
タを駆動させる場合、ゼロ電位の基板と電位を共通にす
るベース領域よりも低い電位をエミッタに印加する必要
がある。このために、ＩＣ（Integrated Circuit）内部
に負電圧源を構成する必要が生じ、回路が複雑になり、
かつ製造工程も多くなり高価格となる。このため、各端
子に対する電位の設定がより容易なｎｐｎトランジスタ
の開発が望まれるようになってきた。
【０００８】本発明の主目的は、エミッタ接地の場合等
においてＩＣ内部に負電源を構成する必要がなく、各端
子の電位設定を容易に行うことができるｎｐｎトランジ
スタを提供することにある。また、他の目的は、上記主
目的を達成した上で、耐圧性能や電流増幅率等の特性が
優れたｎｐｎトランジスタを提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
ｐ型半導体基板の上に接して位置するｎ型埋め込み層
と、ｎ型埋め込み層の上に接して位置するｐ型埋め込み
層と、ｐ型半導体基板、ｎ型埋め込み層およびｐ型埋め
込み層の上に接して覆うように位置するｎ型エピタキシ
ャル層と、ｎ型エピタキシャル層の表面に位置する、ｎ
型エミッタ領域、ｎ型エミッタ領域に内方から接して囲
むｐ型ベース領域、およびｎ型コレクタ領域と、ｎ型エ
ピタキシャル層において、ｎ型エミッタ領域、ｐ型ベー
ス領域およびｎ型コレクタ領域を、平面的に見て周りか
ら囲むｐ型外周層とを備えている。また、この半導体装
置では、ｎ型エピタキシャル層がｐ型外周層の外周に接
して囲むｎ型包囲層を含み、ｐ型ベース領域とｐ型埋め
込み層とが、また、ｐ型外周層とｐ型埋め込み層とが、
それぞれｎ型エピタキシャル層を分断して連続し、ｎ型
コレクタ領域と前記ｐ型半導体基板との間を隔て、か
つ、ｎ型埋め込み層とｎ型包囲層とが連続して連続した
ｐ型埋め込み層、ｐ型ベース領域およびｐ型外周層とｐ
型半導体基板との間を隔てている（請求項１）。
【００１０】この構成により、エミッタ領域、ベース領
域およびコレクタ領域の各端子領域は、ｐ型基板から分
離される。すなわち、このｎｐｎトランジスタをｐ型半
導体基板から浮かせることができる。このため、各端子
の電位を配線パターンに応じて、たとえばゼロ以上の電
位に任意に設定することができる。たとえば、エミッタ
接地の配線パターンをとる場合、エミッタ端子を、たと
えば、ｐ型基板に接続して電位を基板と共通にして、ベ
ース端子やコレクタ端子に任意の正電位を印加すること
ができる。このため、従来のベース領域と基板とが導通
するｎｐｎトランジスタのエミッタ接地におけるエミッ
タの駆動に必要とされる負電圧源をＩＣ内部に設ける必
要がなくなる。すなわち、上述のエミッタ電位は、たま
たま基板電位と共通にしたが、その理由はゼロ電位の設
定に基板電位をとるのが配線上便利なためである。本
来、上記の３端子は、基板電位と無関係に電位を設定す
ることができる。したがって、たとえば、接地する端子
の配線パターンに応じて、配線の都合上その端子を基板
と同電位にして、他の端子の電位を任意の正の電位とす
ることができる。このとき、たとえば通常用いられるエ
ミッタ接地において、ｎｐｎトランジスタは、後述する
理由により、高耐圧を得ることが容易である。
【００１１】また、コレクタ領域は、ｐ型埋め込み層
と、ｐ型ベース領域と、ｐ型外周層とによって、ｐ型半
導体基板と隔てられるので、従来のようにコレクタ領域
と半導体基板が接していた構造よりも大幅に漏洩電流を
抑制することができる。
【００１２】上記本発明の半導体装置では、たとえば、
ｐ型外周層とｎ型包囲層とを、配線接続により同電位に
することができる（請求項２）。
【００１３】この構成により、通常用いられるエミッタ
接地において、ｐ型半導体基板とｎ型埋め込み層および
ｎ型包囲層との各ｐｎ接合に逆バイアス電圧が印加され
る。このため、各ｐｎ接合で空乏層が形成され、この空
乏層で電圧を負担するので、耐圧性能を向上させること
ができる。
【００１４】上記本発明の半導体装置では、たとえば、
ｐ型半導体基板のｐ型不純物濃度の値は、ｎ型埋め込み
層およびｎ型エピタキシャル層のｎ型不純物濃度の値よ
り小さいことが望ましい（請求項３）。
【００１５】ｐ型半導体基板とｎ型埋め込み層およびｎ
型包囲層との各ｐｎ接合に逆バイアス電圧が印加された
とき、不純物濃度の値の低い側に、その濃度比率に逆比
例するように空乏層の幅が延びて形成される。上記のよ
うにｐ型半導体基板のｐ型不純物濃度の値を接合部の相
手側のｎ型不純物濃度の値よりも小さくすることによ
り、ｐ型半導体基板の側により大きい幅で空乏層が張り
出してくる。このため空乏層の幅をより拡大できるの
で、より高い電圧を負担することができ、耐圧性能をさ
らに向上させることができる。
【００１６】上記本発明の半導体装置では、たとえば、
平面的に見て、ｐ型ベース領域、ｎ型エミッタ領域、お
よびｎ型コレクタ領域が、中心部を共有して環状に配置
されていることが望ましい（請求項４）。
【００１７】たとえば、平面的に見て四角状のｎｐｎト
ランジスタでは、コーナーにおいて電界の集中が生じる
ため、耐圧性の向上の阻害要因となる。上記のように各
端子領域を環状に配置することにより、電界の集中箇所
を無くすことができ、その結果、耐圧性能を向上させる
ことができる。
【００１８】上記本発明の半導体装置では、たとえば、
ｐ型ベース領域は、ベースコンタクトに接するｐ型ベー
スコンタクト側ベース領域と、ｐ型埋め込み層に接し、
ベースコンタクト側ベース領域より低濃度のｐ型不純物
を含むｐ型埋め込み層側ベース領域とを含んでいる構成
とすることができる（請求項５）。
【００１９】この構成により、ベース端子からベースコ
ンタクトを経てベース領域に至るセス属におけるオーミ
ック接触をより良好にすることができる。また、ｎ型エ
ピタキシャル層と接するベース領域と、そのｎ型エピタ
キシャル層との間に形成されるｐｎ接合に生じる空乏層
を、不純物濃度の低い埋め込み層側ベース領域に大きな
幅で形成したうえで、エミッタ領域の周りの高濃度のベ
ースコンタクト側ベース領域には成長しにくくすること
ができる。このため、空乏層で電圧を負担し、かつエミ
ッタに上記空乏層が到達しにくいため、エミッタ・コレ
クタ間の耐圧を向上させることができる。なお、本説明
において、ベース端子が接続される領域をベースコンタ
クトと呼び、エミッタ領域を囲むベース領域と区別して
用いる。他のエミッタ端子およびコレクタ端子が接続さ
れる領域は、それぞれエミッタ領域およびコレクタ領域
と呼ぶ。
【００２０】上記本発明の半導体装置では、たとえば、
ｎ型エピタキシャル層の表面に形成されたｎ型コレクタ
領域に内方から接し囲んでいるｎ型エピタキシャル層の
ｎ型不純物濃度の値よりも、ｎ型エピタキシャル層に接
するｐ型ベース領域内のｎ型エミッタ領域から当該ｎ型
エピタキシャル層にいたる間の領域である実効ベース幅
におけるｐ型不純物濃度の値のほうが大きいことが望ま
しい（請求項６）。
【００２１】ｐｎｐトランジスタの耐圧を向上させるこ
とは、エミッタ・コレクタ間耐圧を向上させることに他
ならないが、このエミッタ・コレクタ間耐圧の向上は、
ベース・コレクタ間耐圧を向上させることによって実現
される。ｎｐｎトランジスタでは、通常の装置に装着す
る場合に利用が容易な正電位をコレクタに印加すること
により、ベース・コレクタ界面であるｐｎ接合に逆バイ
アス電圧を印加することができ空乏層が形成され、この
空乏層で電圧を負担することができる。このため、ｎｐ
ｎトランジスタは、ｐｎｐトランジスタに比べて耐圧を
出しやすい。
【００２２】また、エミッタ・コレクタ間耐圧は、上記
逆バイアス電圧を上げていった場合に、上記ｐｎ接合に
発生した空乏層がエミッタ領域に到達するまでの電圧で
ある。上記の不純物濃度の構成を採用することにより、
ｐｎ接合に発生する空乏層は、不純物濃度に逆比例して
幅を広げて拡大するので、上記の空乏層はｐ型ベース領
域よりもｎ型エピタキシャル層により大きく拡大する。
このため、ｐｎ接合に生じた空乏層は、エミッタ領域に
まで到達しにくくなる。したがって、上記不純物濃度の
構成により、ｎｐｎトランジスタの耐圧性能をさらに向
上させることができる。
【００２３】上記本発明の半導体装置では、たとえば、
ｎ型エピタキシャル層の表面に形成されたｎ型コレクタ
領域に内方から接し囲んでいるｎ型エピタキシャル層
と、当該ｎ型エピタキシャル層に接するｐ型ベース領域
とが形成するｐｎ接合からエミッタ領域にいたる領域で
ある実効ベース幅の幅長さが、ｐｎ接合からコレクタ領
域にいたる距離よりも長くなるように配置されているこ
とが望ましい（請求項７）。
【００２４】上述の不純物濃度の構成により、上記ｐｎ
接合に発生する空乏層をエミッタ領域に到達しにくくす
ることと並んで、上記ｐｎ接合の位置からエミッタ領域
にいたる距離を長くすることによっても、空乏層は確実
にエミッタ領域に到達しにくくなる。上記構成により、
上記ｐｎ接合の位置からエミッタ領域にいたるｐ型ベー
ス領域内の距離を、そのｐｎ接合の位置からコレクタ領
域にいたるｎ型エピタキシャル層内の距離よりも長くす
ることにより、耐圧性能を向上させることができる。
【００２５】上記本発明の半導体装置では、たとえば、
ｐ型ベース領域における、ｎ型エミッタ領域からｎ型コ
レクタ領域を囲んでいるｎ型エピタキシャル層に至る範
囲である実効ベース幅の上に、絶縁膜を介してゲート電
極が配置されている構成をとることができる（請求項
８）。
【００２６】このゲート電極にベース電極と同電位の正
電圧を印加することにより、実効ベース幅を構成するｐ
型ベース領域の表面にｎ型反転層を形成することができ
る。このため、エミッタ領域からコレクタ領域にいたる
ｎ型チャネルが形成され、コレクタ電流を増大させるこ
とができ、この結果、電流増幅率ｈFEを増大させること
ができる。
【００２７】上記本発明の半導体装置では、たとえば、
ｎ型エミッタ領域よりも低濃度のｎ型不純物を含み、ｎ
型エミッタ領域に内方から接して囲み、ｐ型埋め込み層
にまで届くようにｐ型ベース領域を分断して配置されて
いるｎ型拡大エミッタ領域を備えることができる（請求
項９）。
【００２８】この構成により、たとえば、エミッタに異
常正電圧が印加された場合等において、エミッタ・ベー
ス界面のｐｎ接合に生成する空乏層は、エミッタ領域か
ら離れた位置において、より大きくｎ型拡大エミッタ領
域に幅を広げる。これは、上記ｎ型拡大エミッタ領域の
不純物濃度が低くされているためである。このため、こ
の空乏層の部分で電圧を負担するので、エミッタ・ベー
ス間の耐圧を向上させることができる。この結果、エミ
ッタを保護する大型ダイオードや高抵抗を付加すること
を省くことができる。
【００２９】上記本発明の半導体装置では、たとえば、
実効ベース幅の表面におけるｐ型不純物濃度が、埋め込
み層側ベース領域のｐ型不純物濃度と同等以下であるこ
とが望ましい（請求項１０）。
【００３０】この構成により、工程を追加することなく
チャネル形成の部分の不純物濃度を低くすることがで
き、高い電流増幅率を確保した上で、ベース・コレクタ
間の耐圧を向上させることができる。
【００３１】上記本発明の半導体装置では、たとえば、
実効ベース幅の領域とゲート電極との間に介在する絶縁
膜の厚さが、２００ｎｍ以上であることが望ましい（請
求項１１）。
【００３２】ゲート電極とベース端子とは同電位にして
用いられるので、上記のようにゲート絶縁膜を厚くする
ことにより、高い電流増幅率ｈFEを確保した上で、ベー
ス・コレクタ間の耐圧を向上することができる。
【００３３】
【発明の実施の形態】次に図面を用いて本発明の実施の
形態について説明する。
【００３４】（実施の形態１）図１は、本発明の実施の
形態１におけるｎｐｎトランジスタを示す断面図であ
る。ベース端子１２ａはｐ+型ベースコンタクト１０ａ
に接続され、エミッタ端子１２ｂはｎ+型エミッタ領域
９ｂに接続され、コレクタ端子１２ｃはｎ+型コレクタ
領域９ｃに接続されている。ベースコンタクト１０ａに
接続されるベース領域５ａ，７ａは、ｐ+埋め込み層３
に接する側の埋め込み層側ベース領域５ａと、その上の
ベース領域７ａとで構成され、不純物濃度は埋め込み層
側ベース領域５ａの方を低くしている。このベース領域
７ａ，５ａはエミッタ領域９ｂを囲んで平面的に広が
り、コレクタ領域９ｃを囲んでいるｎ-型エピタキシャ
ル層４ｃと接している。また、コレクタ領域９ｃを囲ん
でいるｎ-型エピタキシャル層４ｃの外周に接して、外
周層５ｄ，７ｄがやはり２層構成で形成されている。そ
の外周層の外周に接して、ｎ型エピタキシャル層からな
る包囲層４ｄが配置されている。この外周層７ｄ，５ｄ
と包囲層４ｄとは、それぞれのコンタクト１０ｄ，９ｄ
を通して、配線１２ｄによって接続され、同電位とされ
る。
【００３５】また、ｐ-型基板１の上にｎ+型埋め込み層
２が配置され、その上にｐ+型埋め込み層３が形成され
ている。ｐ+型埋め込み層３とｐ型ベース領域７ａ，５
ａとが連続し、また、そのｐ+型埋め込み層３とｐ型外
周層５ｄ，７ｄとが連続して、ｎ+型コレクタ領域９ｃ
を囲むｎ-エピタキシャル層４ｃを囲んでいる。このｎ
ｐｎトランジスタの最大の特徴は、エミッタ領域９ｂお
よびコレクタ領域９ｃはともに、ベース領域５ａ，７ａ
と連続するｐ型不純物領域３，５ｄ，７ｄによって囲ま
れ、また、ベース領域５ａ，７ａはｎ+型埋め込み層２
とｎ-型エピタキシャル層４ｄとによって囲まれ、それ
ぞれｐ-型基板１から分離していることである。
【００３６】図１に示す断面図は、図２に模式的に示す
ように、平面的に見て、環状に形成された各領域の縦断
面図である。たとえば、平面的に見て、各領域を四角状
に形成した場合には、コーナーにおいて電界集中が生じ
耐圧性能を劣化させるが、図２に示すように環状に各領
域を構成することにより、電界集中を避けることがで
き、耐圧を向上させることができる。
【００３７】次に、図１に示す上記ｎｐｎトランジスタ
の製造方法について説明する。まず最初に、ｐ-型基板
１の表面を酸化して写真製版を行い酸化膜（図示せず）
を除去する（図３参照）。次いで、ｎ型不純物であるア
ンチモンを注入して１２４０℃のドライブを行って、ｎ
+型拡散層２を形成し、ｐ-型基板１の表面に形成されて
いる酸化膜（図示せず）を除去する。次に、ｎ+型拡散
層２が形成されたｐ-型基板１の最表面を酸化してレジ
ストを塗布し、パターニングを行う。この後、ｐ型不純
物であるボロンを注入して１１００℃のドライブを行っ
てｐ+型拡散層３を形成する。次に、ｎ+型拡散層２とｐ
+型拡散層３とが形成されたｐ-型基板１の最表面に位置
している酸化膜（図示せず）を除去してエピタキシャル
層４を形成する（図３）。
【００３８】次に、ｎ-型エピタキシャル層４の表面を
数百ｎｍの厚さ酸化してレジストを塗布し、ベース領域
や外周層等の形成のためのパターニングを行う。次い
で、ｐ型不純物であるボロンを注入し、１１８０℃のド
ライブを行い、ｐ+型拡散層３に達するｐ型拡散層５を
形成する（図４参照）。次に、ｐ型拡散層５およびｎ-
型エピタキシャル層４の最表面にある酸化膜を除去し
て、数十ｎｍ酸化膜を形成する。次いで、窒化膜（図示
せず）をデポして写真製版を行い、窒化膜を除去してＬ
ＯＣＯＳ酸化膜６を形成する。次に数十ｎｍの酸化膜
（図示せず）とＬＯＣＯＳ酸化膜６とを数十ｎｍ除去し
て、数十ｎｍの酸化膜（図示せず）を形成してレジスト
を塗布し、パターニングを行う。次いで、ボロンを注入
して、ｐ型拡散層５の表面にｐ型拡散層７を形成する。
次に、数十ｎｍの酸化膜とＬＯＣＯＳ酸化膜６を数十ｎ
ｍ除去して、１０ｎｍ〜５０ｎｍの酸化膜８を形成する
（図４）。この酸化膜８は、ベースコンタクトやエミッ
タ、コレクタ領域を構成する高濃度不純物領域を浅く形
成する際の注入深さの調整のために設けられる。また、
本実施の形態ではゲートを設けないが、ゲートを設ける
場合のゲート酸化膜として用いてもよい。
【００３９】この後、図５に示すように、ｎｐｎトラン
ジスタのエミッタ領域となるｎ+型拡散層９を形成する
ための写真製版を行って、ｎ型不純物であるヒ素を注入
して、窒素雰囲気で９００℃のドライブを行う。次い
で、ｎｐｎトランジスタのベースコンタクトのオーミッ
ク接触を良くするためにＢＦ2を注入し、ｐ+型拡散層１
０を形成する（図５）。
【００４０】この後、図１に示すように、酸化膜層１１
を堆積した後、写真製版を行い、酸化膜層１１に対して
ｎ-型エピタキシャル層４の表面に接触するようにコン
タクトホールを形成する。次いで、アルミをスパッタし
て、写真製版を行い、アルミを除去して各拡散層に接触
するアルミ配線１２ａ，１２ｂ，１２ｃ，１２ｄを形成
する（図１参照）。
【００４１】上記の構造にすることにより、エミッタ、
ベース、コレクタの各端子が基板と分離され、各端子
は、各接地配線パターンに応じた範囲内で、任意の電位
を各端子に印加することができる。このため、最も頻繁
に用いられるエミッタ接地を適用した場合でも、エミッ
タの電位を、たとえば基板からとりゼロ電位として、他
の端子に所定範囲内の任意の正電位を印加することがで
きる。この結果、ｎｐｎトランジスタを駆動するための
負電圧源をＩＣ内部に構成しなくてもよくなり、回路を
複雑にする必要がなくなる。また、コレクタ領域９ｃが
ｎ-型エピタキシャル層４ｃにより囲まれ、さらにその
外側がｐ+型埋め込み層３とｐ型ベース領域５ａ，７ａ
およびｐ型外周層５ｄ，７ｄによって囲まれる。このた
め、コレクタ領域からｐ-型基板１への漏洩電流は、従
来のコレクタ領域と基板が接触している構造より大幅に
小さくすることができる。
【００４２】また、図６に示すように、ｐ-型基板のｐ
型不純物濃度の値は、ｎ+型埋め込み層２およびｎ-型エ
ピタキシャル層からなる包囲層４ｄのｎ型不純物濃度の
値よりも低く形成されている。また、図１および図６に
示すように、ｎ+型コレクタ領域９の外周で外周層を構
成するｐ型領域７ｄ，５ｄと、さらにその外周側で包囲
層を構成するｎ-エピタキシャル層４ｄとは、配線１２
ｄによって接続され、同電位とされている。このため、
ｐ-型基板１に対して、包囲層４ｄおよびｎ+型埋め込み
層２はより高い電位になり、これらの間で形成されるｐ
ｎ接合には逆バイアス電圧が印加される。このｐｎ接合
に逆バイアス電圧が印加されたとき、空乏層Ｖは、不純
物濃度の低いｐ-型基板１に向かってより大きな幅をも
って延びる。したがって、大きな幅の空乏層がｐ-型基
板１の側に形成され、この空乏層で電圧を負担するた
め、高い耐圧性能を確保することができる。
【００４３】一般に、ｎｐｎトランジスタの耐圧を向上
させることは、エミッタ・コレクタ間の耐圧を向上させ
ることに他ならない。上記のｎｐｎトランジスタでは、
図７に示すように、コレクタ領域を構成するｎ+型拡散
層９ｃを囲むｎ-エピタキシャル層４ｃと、ｎ+型エミッ
タ領域９ｂを囲むｐ型ベース領域５ａ，７ａとが隣接し
て形成するｐｎ接合２１に、逆バイアスがかかったとき
空乏層が生成する。図７において、コレクタ領域に向か
う空乏層の幅をｄ2とし、エミッタ領域に向かう空乏層
の幅をｄ1とする。上記エミッタ・コレクタ間の耐圧
は、上記ｐｎ接合２１から延びる空乏層をエミッタ領域
９ｂに到達させる逆バイアス電圧に対応する。エミッタ
・コレクタ間耐圧を上げるには、上記のｐｎ接合２１か
らエミッタ領域およびコレクタ領域にいたる距離を長く
して、ベース領域５ａ，７ａのｐ型不純物濃度を低くし
て空乏層を形成しやすくして、しかもエミッタ領域９ｂ
にその空乏層が当らないようにすることが望ましい。す
なわち、耐圧を上げるためには、ｄ1およびｄ2をともに
ある程度大きくすることが望ましいが、ｄ1が実効ベー
ス幅Ｌにまでに非常に大きな逆バイアス電圧まで成長し
ないことが望ましい。本ｎｐｎトランジスタのｐ型ベー
ス領域７ａは、たとえば、注入量で１×１０14ｃｍ-2以
上であり、またその下層のｐ型ベース領域５ａはそれよ
り少し低濃度である。このｐ型不純物濃度の値は、ｎ-
型エピタキシャル層４ｃのｎ型不純物濃度の値に比べて
高い値である。このため、ｄ1はｄ2に比べて小さい値と
なり、空乏層がエミッタ領域９ｂに当ることが避けら
れ、エミッタ・コレクタ間の耐圧性能を向上させること
ができる。
【００４４】（実施の形態２）図８は、本発明の実施の
形態２におけるｎｐｎトランジスタを示す断面図であ
る。図８における各部分は、ゲート電極およびゲート酸
化膜を除いて、図１に示した実施の形態１におけるｎｐ
ｎトランジスタの対応する部分と同じである。本実施の
形態では、ｎｐｎトランジスタの実効ベース幅Ｌの上を
覆うように形成された酸化膜８とその上のゲート電極１
３、および酸化膜からなるサイドウォール１４を備える
点で、実施の形態１におけるｎｐｎトランジスタと相違
している。
【００４５】次に、図９により、本実施の形態における
ｎｐｎトランジスタを製造する製造方法について説明す
る。厚さ１０ｎｍ〜５０ｎｍの酸化膜８を形成する以前
の製造工程は、実効ゲート幅の上のＬＯＣＯＳ酸化膜６
を除いて酸化膜８を形成する以外は、実施の形態１にお
ける製造方法と同じなので重複を避けるために省略す
る。このＬＯＣＯＳ酸化膜の除去は、本実施の形態のよ
うに、ゲート絶縁膜の厚さを比較的薄くしてゲートを構
成する場合に必要である。しかし、ゲート絶縁膜の厚さ
が厚くてもよい場合は、ＬＯＣＯＳ酸化膜を除去する必
要はない。
【００４６】厚さ１０ｎｍ〜５０ｎｍの酸化膜８を形成
した後に、その酸化膜８の表面にポリシリコンを堆積し
て写真製版を行いポリシリコンをエッチングしてゲート
電極１３を形成する（図９参照）。上記したように、酸
化膜８は、ゲート絶縁膜を構成する。ゲート電極１３
は、ベース端子１２ａと接続され、通常、ベース端子と
同電位で用いられる。次に、図９に示すように、酸化膜
を堆積してドライエッチングを行いサイドウォール１４
を形成する。上記のゲート電極は、ポリシリコンとシリ
サイド膜とから形成してもよい。これ以降の製造工程
は、実施の形態１において、厚さ１０ｎｍ〜５０ｎｍの
酸化膜８を形成した後の工程と同じなので省略する。
【００４７】上記の構造を採用することにより、ゲート
電極下のｐ型拡散層７ａの実効ベース幅Ｌの表面部にｎ
型反転層を形成することができ、このｎ型チャネルを通
ってより多くの電流を流すことができる。このため、た
とえばエミッタ接地の電流増幅率ｈFEを大きくすること
ができる。上記の構造によれば、各端子は、ｐ+型埋め
込み層３やコレクタ領域の外側の外周層５ｄ，７ｄによ
って基板と分離されており、コレクタ領域９ｃがエピタ
キシャル領域４ｃによって囲まれ、さらに外側からベー
ス領域５ａ，７ａとｐ+型埋め込み層３とｐ型外周層５
ｄ，７ｄとによって囲まれている構造は、実施の形態１
の場合と同じである。このため、電圧源のＩＣ内部への
設置が不要なこと、および漏洩電流が小さい効果は保持
されていることは言うまでもない。
【００４８】（実施の形態３）図１０は、本発明の実施
の形態３におけるｎｐｎトランジスタを示す断面図であ
る。図１０における構造は、拡大エミッタ領域１５が付
加されている点およびゲート絶縁膜として酸化膜８の代
わりにＬＯＣＯＳ酸化膜６を用いている点を除いて、図
８に示した実施の形態２のｎｐｎトランジスタと同じで
ある。この拡大エミッタ領域１５は、ｎ+型エミッタ領
域９を取り囲み、ｐ+型埋め込み層３にまで到達するよ
うにｐ型ベース領域を２つのベース領域７ａ，５ａ、７
ｂ，５ｂに分断して延びている。この拡大エミッタ領域
１５のｎ型不純物濃度は、ｎ+型エミッタ領域９ｂのｎ
型不純物濃度よりも３桁程度低い値となっている。
【００４９】次に、図１１を用いて、上記ｎｐｎトラン
ジスタの製造方法について説明する。ｎ-型エピタキシ
ャル層４を形成する工程を含めてそれ以前の製造工程
は、実施の形態１に示した製造方法と同じなので、重複
を避けるために省略する。ｎ-型エピタキシャル層４を
形成した後、その上に数十ｎｍの酸化膜（図示せず）を
形成し、その最表面に窒化膜（図示せず）を堆積し、写
真製版を行い、窒化膜を除去する。その後、ｎｐｎトラ
ンジスタのエミッタに用いられるｎ型拡散層１５を形成
するために、ｎ型不純物であるリンを注入し、９５０℃
で酸化処理を行う。次いで、窒化膜を除去し、ｐ型不純
物であるボロンを注入し、１１８０℃でドライブを行い
ｐ+型拡散層３に到達するｐ型拡散層５を形成する。次
に、ｎ型拡散層１５、ｐ型拡散層５とｎ-型エピタキシ
ャル層４の最表面にある酸化膜を除去し、数十ｎｍの酸
化膜（図示せず）を形成する。その後、窒化膜（図示せ
ず）を堆積し、写真製版を行い、窒化膜を除去して、Ｌ
ＯＣＯＳ酸化膜６を形成する。次いで、レジストを塗布
し、パターニングを行い、ボロンを注入して、ｐ型拡散
層５の表面にｐ型拡散層７を形成する。次に、数十ｎｍ
の酸化膜とＬＯＣＯＳ酸化膜６を数十ｎｍ除去して、そ
の除去した部分と除去しなかったＬＯＣＯＳ酸化膜８の
上に、１０ｎｍ〜５０ｎｍの酸化膜８を形成する。次
に、ＬＯＣＯＳ酸化膜６の上の１０ｎｍ〜５０ｎｍの酸
化膜８の表面にポリシリコンを堆積し、写真製版を行
い、ポリシリコンをエッチングしてゲート電極１３を形
成する。次に、酸化膜を堆積し、ドライエッチングを行
い、サイドウォール１４を形成する（図１１）。ゲート
電極は、ポリシリコンとシリサイド膜とから形成しても
よい。この後の工程は、実施の形態１の製造方法と同じ
なので、重複を避けるために省略する。
【００５０】上記の構造により、異常電圧がエミッタ・
ベース間に印加され、大きな逆バイアス電圧が印加され
た場合でも、拡大エミッタ領域１５を両側から挟むｐｎ
接合では、拡大エミッタ領域１５の側に幅広く空乏層が
形成される。この幅広く形成された空乏層によって電圧
が負担されるので、エミッタ・ベース間の耐圧を向上さ
せることができる。この結果、大型ダイオードや高い抵
抗値の抵抗等のエミッタを保護する素子や、そのための
回路を省くことができ、回路構成を簡明なものとするこ
とができる。各端子の電位を基板電位と独立してとれる
こと、耐圧が良好なこと、および電流増幅率が高いこと
等の効果は、実施の形態２と同様であることは言うまで
もない。
【００５１】（実施の形態４）図１２は、本発明の実施
の形態４におけるｎｐｎトランジスタを示す断面図であ
る。図１２においては、図１０に示したｎｐｎトランジ
スタに比べて、実効ベース領域のｐ型拡散層５の表層部
に配置されたｐ型拡散層７を省略した点のみが相違して
いる。すなわち、ｎ型反転層を形成するｐ型ベース領域
の不純物濃度を低くしている。
【００５２】図１３〜図１５を用いて、製造方法につい
て説明する。ｎ-型エピタキシャル層４の形成を含めて
それ以前の工程は、実施の形態１の製造方法と同じなの
で省略する。ｎ-型エピタキシャル層４の形成の後、数
十ｎｍの酸化膜（図示せず）を形成し、その最表面に窒
化膜（図示せず）を堆積して、エミッタ領域形成のため
の写真製版を行い、窒化膜を除去する（図１３参照）。
その後、エミッタ領域に用いられる拡大ｎ型エミッタ領
域１５を形成するために、リンを注入して、リンの表面
からの散逸を避けるために９５０℃で酸化処理をする。
その後、窒化膜を除去し、ボロンを注入して、１１８０
℃のドライブを行いｐ+型埋め込み層３に達するｐ型拡
散層５を形成する。次いで、拡大ｎ型エミッタ領域１
５、ｐ型拡散層５とｎ-型エピタキシャル層４の最表面
にある酸化膜を除去し、数十ｎｍの酸化膜（図示せず）
を形成する。その後、窒化膜（図示せず）を堆積し、写
真製版を行い、窒化膜を除去してＬＯＣＯＳ酸化膜６を
形成する。次いで、数十ｎｍの酸化膜とＬＯＣＯＳ酸化
膜６を数十ｎｍ除去して、厚さ数十ｎｍの酸化膜１９を
形成する（図１３）。
【００５３】次に、図１４に示すように、レジスト２０
を塗布し、パターニングを行い、ボロンを注入して、ｎ
ｐｎトランジスタの実効ベース領域以外のｐ型拡散層５
の表面にｐ型拡散層７を形成する（図１４）。
【００５４】次に、数十ｎｍの酸化膜１９とＬＯＣＯＳ
酸化膜６を数十ｎｍ除去して、１０ｎｍ〜５０ｎｍの酸
化膜８を形成する（図１５参照）。次に、ＬＯＣＯＳ酸
化膜６と１０ｎｍ〜５０ｎｍの酸化膜８の表面にポリシ
リコンを堆積し、写真製版を行い、ポリシリコンをエッ
チングしてゲート電極１３を形成する。次いで、図１５
に示すように、酸化膜を堆積してドライエッチングを行
いサイドウォール１４を形成する。ゲート電極１３は、
ポリシリコンとシリサイド膜とから形成してもよい。こ
の後の工程は、実施の形態１における製造工程と同じな
ので省略する。
【００５５】上記において、本発明の実施の形態につい
て説明を行ったが、上記に開示された本発明の実施の形
態はあくまで例示であって、本発明の範囲はこれら発明
の実施の形態に限定されない。本発明の範囲は、特許請
求の範囲の記載によって示され、さらに特許請求の範囲
の記載と均等の意味および範囲内でのすべての変更を含
むものである。
【００５６】
【発明の効果】上記の構造により、実施の形態３で示し
たｎｐｎトランジスタの効果を損なうことなく、たとえ
ば、エミッタ接地の電流増幅率ｈFEを大きくすることが
できる。また、工程をあらたに設けることなく、実効ベ
ース幅の表面濃度を低くでき、ベース・コレクタ間の耐
圧性を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１におけるｎｐｎトラン
ジスタの断面図である。
【図２】 図１のｎｐｎトランジスタの模式的斜視図で
ある。
【図３】 図１のｎｐｎトランジスタの製造において、
ｎ-型エピタキシャル層を形成した段階の断面図であ
る。
【図４】 図３の状態から、ｐ型拡散層を形成し、ＬＯ
ＣＯＳ酸化膜および厚さ１０〜５０ｎｍの酸化膜を堆積
した段階の断面図である。
【図５】 図４の状態からＬＯＣＯＳ酸化膜を除去して
ベースコンタクト、エミッタ領域およびコレクタ領域を
形成した段階の断面図である。
【図６】 実施の形態１のｎｐｎトランジスタにおい
て、ｐ-型基板と、ｎ+型埋め込み層およびｎ-型エピタ
キシャル層（包囲層）とのｐｎ接合に生じる空乏層を説
明する図である。
【図７】 実施の形態１のｎｐｎトランジスタにおい
て、ベース領域とコレクタ領域を囲むｎ-エピタキシャ
ル層との間のｐｎ接合に生じる空乏層を説明する図であ
る。
【図８】 本発明の実施の形態２におけるｎｐｎトラン
ジスタの断面図である。
【図９】 図８に示すｎｐｎトランジスタの製造におい
て、ベース領域の実効ベース幅上に酸化膜を介してゲー
ト電極とサイドウォールを形成した段階の断面図であ
る。
【図１０】 本発明の実施の形態３におけるｎｐｎトラ
ンジスタの断面図である。
【図１１】 図１０に示すｎｐｎトランジスタの製造に
おいて、拡大エミッタ領域を形成し、かつベース領域の
実効ベース幅上に、ＬＯＣＯＳ酸化膜および酸化膜を介
してゲート電極とサイドウォールを形成した段階の断面
図である。
【図１２】 本発明の実施の形態４におけるｎｐｎトラ
ンジスタの断面図である。
【図１３】 図１２に示すｎｐｎトランジスタの製造に
おいて、拡大エミッタ領域を形成し、ＬＯＣＯＳ酸化膜
および酸化膜を形成した段階の断面図である。
【図１４】 図１３の状態からレジストを形成し、ｐ型
不純物であるボロンを注入し、ベース領域の実効ベース
幅となる部分の表面濃度が低くなるようにベース領域を
形成している段階の断面図である。
【図１５】 図１４に示す状態からレジストを除去し、
実効ベース幅のＬＯＣＯＳ酸化膜および酸化膜の上にゲ
ート電極およびサイドウォールを形成している段階の断
面図である。
【図１６】 従来の縦型ｎｐｎトランジスタを説明する
図である。
【図１７】 図１６のｎｐｎトランジスタの製造におい
て、ｎ-型エピタキシャル層に素子分離用のｐ+型拡散層
を形成した段階の断面図である。
【図１８】 図１７の状態から、エミッタ領域、ベース
領域およびコレクタ領域を形成し、さらにＬＯＣＯＳ酸
化膜を形成した段階の断面図である。
【符号の説明】
１ ｐ-型基板、２ ｎ+型埋め込み層、３ ｐ+型埋め
込み層、４，４ｃ，４ｄ ｎ-型エピタキシャル層、４
ｄ 包囲層、５，５ａ，５ｄ ｐ型拡散層、５ａ 埋め
込み層側ベース領域、５ｄ 外周層下部、６ ＬＯＣＯ
Ｓ酸化膜、７，７ａ，７ｄ ｐ型拡散層、７ａ ベース
コンタクト側ベース領域、７ｄ 外周層上部、８ 酸化
膜、９，９ｂ，９ｃ，９ｄ ｎ+型拡散層、９ｂ エミ
ッタ領域、９ｃ コレクタ領域、９ｄ 包囲層コンタク
ト、１０，１０ａ，１０ｄ ベースコンタクト、１０ａ
ベースコンタクト、１０ｄ 外周層コンタクト、１１
酸化膜層、１２ａ ベース端子、１２ｂ エミッタ端
子、１２ｃ コレクタ端子、１２ｄ 外周層と包囲層と
の接続線、２１ ｐ型ベース領域とコレクタ領域を囲む
ｎ-エピタキシャル層との間のｐｎ接合、Ｌ 実効ベー
ス幅、Ｖ 空乏層、ｄ1 ｐｎ接合２１からｐ型ベース
領域へ伸びる空乏層幅、ｄ2 ｐｎ接合２１からｎ-エピ
タキシャル層へ伸びる空乏層幅。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ｐ型半導体基板の上に接して位置するｎ
    型埋め込み層と、 前記ｎ型埋め込み層の上に接して位置するｐ型埋め込み
    層と、 前記ｐ型半導体基板、前記ｎ型埋め込み層および前記ｐ
    型埋め込み層の上に接して覆うように位置するｎ型エピ
    タキシャル層と、 前記ｎ型エピタキシャル層の表面に位置する、ｎ型エミ
    ッタ領域、前記ｎ型エミッタ領域に内方から接して囲む
    ｐ型ベース領域、およびｎ型コレクタ領域と、 前記ｎ型エピタキシャル層において、前記ｎ型エミッタ
    領域、前記ｐ型ベース領域および前記ｎ型コレクタ領域
    を、平面的に見て周りから囲むｐ型外周層とを備え、 前記ｎ型エピタキシャル層は、前記ｐ型外周層の外周に
    接して囲むｎ型包囲層を含み、 前記ｐ型ベース領域と前記ｐ型埋め込み層とが、また、
    前記ｐ型外周層と前記ｐ型埋め込み層とが、それぞれ前
    記ｎ型エピタキシャル層を分断して連続し、前記ｎ型コ
    レクタ領域と前記ｐ型半導体基板との間を隔て、かつ、
    前記ｎ型埋め込み層と前記ｎ型包囲層とが連続して前記
    連続したｐ型埋め込み層、ｐ型ベース領域およびｐ型外
    周層と前記ｐ型半導体基板との間を隔てている、半導体
    装置。
  2. 【請求項２】 前記ｐ型外周層と前記ｎ型包囲層とが、
    配線接続により同電位にされている、請求項１に記載の
    半導体装置。
  3. 【請求項３】 前記ｐ型半導体基板のｐ型不純物濃度の
    値は、前記ｎ型埋め込み層および前記ｎ型エピタキシャ
    ル層のｎ型不純物濃度の値より小さい、請求項１または
    ２に記載の半導体装置。
  4. 【請求項４】 平面的に見て、前記ｐ型ベース領域、ｎ
    型エミッタ領域、およびｎ型コレクタ領域が、中心部を
    共有して環状に配置されている、請求項１〜３のいずれ
    かに記載の半導体装置。
  5. 【請求項５】 前記ｐ型ベース領域は、ベースコンタク
    トに接するベースコンタクト側ベース領域と、前記ｐ型
    埋め込み層に接し、前記ベースコンタクト側ベース領域
    より低濃度のｐ型不純物を含む埋め込み層側ベース領域
    とを含んでいる、請求項１〜４のいずれかに記載の半導
    体装置。
  6. 【請求項６】 前記ｎ型エピタキシャル層の表面に形成
    された前記ｎ型コレクタ領域に内方から接し囲んでいる
    前記ｎ型エピタキシャル層のｎ型不純物濃度の値より
    も、前記ｎ型エピタキシャル層に接する前記ｐ型ベース
    領域内の前記ｎ型エミッタ領域から当該ｎ型エピタキシ
    ャル層にいたる間の領域である実効ベース幅におけるｐ
    型不純物濃度の値のほうが大きい、請求項１〜５のいず
    れかに記載の半導体装置。
  7. 【請求項７】 前記ｎ型エピタキシャル層の表面に形成
    された前記ｎ型コレクタ領域に内方から接し囲んでいる
    前記ｎ型エピタキシャル層と、当該ｎ型エピタキシャル
    層に接する前記ｐ型ベース領域とが形成するｐｎ接合か
    ら前記エミッタ領域にいたる領域である実効ベース幅の
    幅長さが、前記ｐｎ接合からコレクタ領域にいたる距離
    よりも長くなるように配置されている、請求項１〜６の
    いずれかに記載の半導体装置。
  8. 【請求項８】 前記ｐ型ベース領域における、前記ｎ型
    エミッタ領域から前記ｎ型コレクタ領域を囲んでいるｎ
    型エピタキシャル層に至る範囲である実効ベース幅の上
    に、絶縁膜を介してゲート電極が配置されている、請求
    項１〜７のいずれかに記載の半導体装置。
  9. 【請求項９】 前記ｎ型エミッタ領域よりも低濃度のｎ
    型不純物を含み、前記ｎ型エミッタ領域に内方から接し
    て囲み、前記ｐ型埋め込み層にまで届くように前記ｐ型
    ベース領域を分断して配置されているｎ型拡大エミッタ
    領域を備える、請求項１〜８のいずれかに記載の半導体
    装置。
  10. 【請求項１０】 前記実効ベース幅の表面におけるｐ型
    不純物濃度が、前記埋め込み層側ベース領域のｐ型不純
    物濃度と同等以下である、請求項６〜９のいずれかに記
    載の半導体装置。
  11. 【請求項１１】 前記実効ベース幅の領域と前記ゲート
    電極との間に介在する絶縁膜の厚さが、２００ｎｍ以上
    である、請求項６〜１０のいずれかに記載の半導体装
    置。
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