JP2825169B2 - 半導体装置 - Google Patents

半導体装置

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JP2825169B2
JP2825169B2 JP3240350A JP24035091A JP2825169B2 JP 2825169 B2 JP2825169 B2 JP 2825169B2 JP 3240350 A JP3240350 A JP 3240350A JP 24035091 A JP24035091 A JP 24035091A JP 2825169 B2 JP2825169 B2 JP 2825169B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
縦型バイポーラトランジスタのセルサイズを縮小化し得
る構造の半導体装置に関するものである。
【０００２】
【従来の技術】縦型ｐｎｐバイポーライランジスタの構
成の一例を図１に概略的に示す。
【０００３】図１において、１０１はｐ型半導体基体、
１０２はｎ+型埋め込み層、１０３ａ，１０３ｂは夫々
ｐ+型埋め込み層、１０４はｎ型エピタキシャル層、１
０５ａはｐ型分離領域、１０５ｂはｐ型コレクタ領域、
１０６はｎ型チャネルカット領域（チャネルストッパ
ー）、１０７はフィールド酸化、１０８はゲート酸化
膜、１０９はｎ型ベース領域、１１０はｎ+型ベース拡
散領域、１１２ａはｐ+型コレクタ電極、１１２ｂはｐ+
型エミッタ領域、１１３は層間ＣＶＤ膜、１１４ａ，１
１４ｂ，１１４ｃは夫々順にコレクタ金属電極，ベース
金属電極，エミッタ金属電極である。
【０００４】図１に示されるように縦型ｐｎｐバイポー
ラトランジスタは単結晶シリコンのようなｐ型半導体基
体１０１上にｎ+型埋め込み層１０２，ｐ+型埋め込み層
１０３ｂ，ｐ型コレクタ領域１０５ｂを有している。ま
たｐ型コレクタ領域１０５ｂを囲んでｎ型エピタキシャ
ル層が形成されている。ｐ型コレクタ領域１０５ｂ内に
はｐ+型エミッタ領域１１２ｂ及びｎ+型ベース拡散領域
１１０が形成されている。ｐ型コレクタ領域１０５ｂに
接してｐ+型コレクタ電極１１２ａが設けられている。
ｐ+型コレクタ電極１１２ａ，ｐ+型エミッタ領域１１２
ｂ，ｎ+型ベース拡散領域１１０には夫々コレクタ金属
電極１１４ａ，エミッタ金属電極１１４ｃ，ベース金属
電極１１４ｂが設けられている。
【０００５】又、従来、ベース金属電極１１４ｂはｎ+
型ベース拡散領域１１０をｎ型ベース領域１０９にイオ
ン注入により形成し、そこにコンタクト（不図示）を介
して金属電極１１４ｂを設けている。
【０００６】しかしながら、この様に構成された縦型バ
イポーラトランジスタにおいては、ベース金属電極１１
４ｂ廻りのマージン、すなわちｎ+型ベース拡散領域１
１０とｐ+型エミッタ領域１１２ｂとの距離、及びｎ+型
ベース拡散領域１１０とｐ+型コレクタ電極１１２ａと
の距離が、各工程間の重ね合わせ精度等により規定され
るため、縦型ｐｎｐバイポーラトランジスタのセルサイ
ズの縮小化を阻んでいるという問題点があった。
【０００７】また、ｎ型ベース領域１０９表面の反転に
ついても信頼性上の問題が生ずる場合があった。
【０００８】
【発明が解決しようとする課題】本発明は、上記課題を
解決し、縦型ｐｎｐバイポーラトランジスタのセルサイ
ズを小さく又、ベース表面の反転防止対策が施された縦
型ｐｎｐバイポーラトランジスタを提供することを目的
とする。
【０００９】
【課題を解決するための手段】上記した目的は、縦型ｐ
ｎｐバイポーラトランジスタのベース領域に接続される
金属電極が不純物がドープされた多結晶シリコンを介し
て設けられている（ＤＯＰＯＳ法を利用している）半導
体装置によって達成される。
【００１０】すなわち縦型バイポーラトランジスタのベ
ース電極を、多結晶シリコンを使ったＤＯＰＯＳ法、す
なわち不純物を含む多結晶シリコンを拡散源として、自
己整合的に形成することにより、ゲート酸化膜に開けた
穴の大きさに応じてベース電極を縮小化することができ
る。また、ベース電極をＤＯＰＯＳ法で取る際に形成し
た多結晶シリコンにより、エミッタ領域を自己整合的に
形成することで、ベースエミッタの間の距離を縮めるこ
とができる。尚このときに形成されるｎ+領域の不純物
濃度は１０19〜１０20ｃｍ-3、深さ０．１〜０．５μｍ
とされることが望ましい。
【００１１】更にｎ型ベース領域表面にエミッタを取囲
むｎ+ガードリングあるいは、ベース領域表面に対応し
てアルミニウム等の金属またはベース多結晶シリコンに
よるフィールドプレートを設けることによりベース表面
の反転を防止でき、信頼性を向上させ、コレクタ、エミ
ッタ間の耐圧劣化を防ぐ半導体装置が提供される。上記
ｎ+ガードリングを１０17ｃｍ-3程度以上（１０17〜１
０20ｃｍ-3）の不純物濃度とすることは好ましいことで
ある。
【００１２】（発明の構成） 図２は、本発明の参考例である縦型ｐｎｐバイポーラト
ランジスタの構成の一例を概略的に示す模式的断面図で
ある。
【００１３】図２において、図２と同じ番号で示す部位
は、図１と同じであるので説明を省略する。
【００１４】図２において、ｐ型シリコン基板１０１上
にｎ型埋め込み層１０２、更にその上にｐ+型埋め込み
層１０３ａ，１０３ｂ，を重ねた２重埋め込みを持った
縦型ｐｎｐバイポーラトランジスタのｎ+型ベース電極
１１０が、ＤＯＰＯＳ法で形成されている。
【００１５】図中１１１は、本発明の特徴をなすＤＯＰ
ＯＳ法ｎ型多結晶シリコンである。また、１０５ｂはｐ
型コレクタ領域、１０９はｎ型ベース領域、１１２ｂは
ｐ+型エミッタ領域を示し、１１４ａはコレクタ金属電
極、１１４ｂはベース金属電極、１１４ｃはエミッタ金
属電極を示している。
【００１６】そして、図８は、本発明に係る縦型ｐｎｐ
バイポーラトランジスタの構成の一例を概略的に示す模
式的断面図である。
【００１７】図８の半導体装置は、ベース電極１０９、
１１０に接続されるｎ型不純物が含有される多結晶シリ
コン８１１によりベース領域上を絶縁層１０７を介して
実質的に覆う領域を有するとともに、エミッタ領域１１
２ｂに接続される電極８１４の一部をベース領域１０９
上に絶縁層１０７を介して延在させ、前記多結晶シリコ
ン８１１に絶縁層１１３を介して重ねた構造からなる。
このような構造の半導体装置は、縦型バイポーラトラン
ジスタのベース領域表面の電位を固定することができる
ため、コレクタとエミッタ間の耐圧劣化をよりいっそう
抑えることができる。
【００１８】
【参考例及び実施例】次に、図３（Ａ）〜（Ｇ）を用い
て本発明の参考例に係る半導体装置の好適な製造方法の
一例を詳細に説明する。
【００１９】尚、図３では図２に示される半導体装置の
製造方法の一例を説明するが、説明上引き出し番号は図
２のものとは一致していない点に注意されたい。
【００２０】（参考例１） まず、１０〜２０Ω・ｃｍの抵抗率を有する、ｐ型シリ
コン基板２０１の表面に拡散マスク用絶縁膜として熱酸
化膜を形成した後、該熱酸化膜をパターニングすること
により、ｎ+型埋め込み領域予定部上に、開孔部を有す
る熱酸化膜２０２を形成した。次いで、熱酸化膜２０２
をマスクとして、ｎ型不純物を選択的に熱拡散し、ｎ+
型埋め込み層２０３を形成した（図３（Ａ））。
【００２１】次に、熱酸化膜２０２に再度パターニング
を施して、ｐ+型埋め込み領域予定部上に開孔部を有す
る熱酸化膜２０２´とすると共に、ｎ+型埋め込み層２
０３´上を覆う熱酸化膜２０４のみを選択的に除去し
た。続いて、二つの熱酸化膜２０４，２０２´をマスク
として、ｐ型不純物を選択的に拡散することにより、ｐ
+型埋め込み層２０５ａ，を形成すると共に、ｎ+型埋め
込み層２０３´には重ねてｐ型不純物をドープした（図
３（Ｂ））。
【００２２】なお、ｎ+型埋め込み層２０３´はｐ+型埋
め込み層２０５ａによって完全に取囲まれるようにし
た。
【００２３】次に、シリコン基板２０１上の熱酸化膜２
０４，１０２´をすべて除去し、ｎ型エピタキシャル層
２０６を形成した。
【００２４】このエピタキシャル成長の際、それぞれの
高濃度埋込み領域２０３´，２０５ａからｎ型エピタキ
シャルシリコン層２０６の中へ不純物を拡散させた。特
にｎ+型埋め込み層２０３´からはｎ型不純物のみなら
ず、重ねてドープされたｐ型不純物も拡散され、ｎ+型
埋め込み層２０３´上にｐ+型埋め込み層２０７を形成
した（図３（Ｃ））。
【００２５】次に、ｎ型エピタキシャル層２０６の表面
から、薄い酸化膜を通して所望の所にだけレジストマス
クまたは酸化膜マスクにより、ボロンをイオン注入する
ことで、分離用のｐ型分離領域２０８ａおよびｐ型コレ
クタ領域２０８ｂを形成した。
【００２６】続いて、ｎ型エピタキシャル層２０６，ｐ
型分離領域２０８ａ，ｐ型コレクタ領域２０８ｂの表面
に熱酸化膜２０９を形成し、さらにその上に、非酸化性
膜２１０として、ＣＶＤシリコン窒化膜を形成した（図
３（Ｄ））。
【００２７】熱酸化膜２０９、および非酸化性膜２１０
をパターニングすることにより、選択酸化を行い、素子
領域とその他のフィールド領域を形成した。その時、フ
ィールド領域となる部分に、反転防止のためのｎ型チャ
ネルカット領域２１１ａを、選択酸化前にイオン注入し
形成した。
【００２８】また素子領域には、熱酸化膜２０９と非酸
化性絶縁膜２１０を選択酸化後除去し、ゲート酸化膜２
１２を形成した。続いてレジストパターニングにより、
ｎ型ベース領域２１３を、Ｐ（リン）を１×１０13ｃｍ
-2、加速電圧１６０ｋｅＶでイオン注入することにより
形成した（図３（Ｅ））。
【００２９】次に、ｎ型ベース領域の電極をＤＯＰＯＳ
法にて形成するため、ゲート酸化膜２１２のベース電極
部に、パターニングにより穴２１４を開け、多結晶シリ
コン層２１５を堆積させ、さらに多結晶シリコン層２１
５にＰ（リン）拡散を行った後、熱処理により、ｎ+型
ベース電極２１６を形成した。なお、多結晶シリコン
は、ベース電極部だけにパターニングした。
【００３０】次に、ｎ+エミッタ領域２１７ｂ、および
ｐ+コレクタ電極２１７ａをレジストパターニングにて
ボロンをイオン注入することにより形成した（図３
（Ｆ））。
【００３１】最後に、層間ＣＶＤ膜２１８を堆積し、各
電極部にパターニングにてコンタクトを形成し、コンタ
クトの上に配線金属膜の蒸着およびパターニングを行う
ことによりコレクタ金属電極２１９ａ、ベース金属電極
２１９ｂ、エミッタ金属電極２１９ｃを形成し、図３
（Ｇ）に示す、縦型ｐｎｐバイポーラトランジスタを完
成させた。
【００３２】完成した縦型ｐｎｐバイポーラトランジス
タは、ベース電極を配線金属膜から直接取る方法に比
べ、ベース電極部のｎ型拡散層と、ベースコンタクトマ
ージンを含まなくてよいという点で、従来の縦型バイポ
ーラトランジスタよりセルサイズが小さかった。
【００３３】（参考例２） 次に、本発明の他の参考例について説明する。
【００３４】本参考例では、ｎ型多結晶シリコン１１１
をマスクとして、自己整合的にｐ+型エミッタ領域１１
２ｂをイオン注入で形成することにより、ｐ+型エミッ
タ領域１１２ｂのベース電極側を決めた。これ以外の製
造工程は、参考例１と同様にした。本参考例により作製
した縦型ｐｎｐバイポーラトランジスタの構成を図４に
示す。
【００３５】本参考例による縦型ｐｎｐバイポーラトラ
ンジスタは、ｎ+型ベース電極１１０とｐ+エミッタ領域
１１２ｂとの距離が、従来技術に比べ小さくすることが
できた。
【００３６】（参考例３） 次に、本発明の別の参考例につてい説明する。
【００３７】本参考例により作製した縦型ｐｎｐバイポ
ーラトランジスタの構成を図５に示す。
【００３８】本参考例ではｎ型ベース領域１０９表面の
ゲート酸化膜にパターニングより穴５１４をエミッタ周
囲に開け、多結晶シリコン層を堆積させた以外の製造工
程は参考例１と同様にした。
【００３９】本参考例による縦型ｐｎｐバイポーラトラ
ンジスタはｎ型ベース領域の表面にｎ型のＤＯＰＯＳ法
ガードリングが存在し、コレクタとエミッタ間の耐圧劣
化を押さえることができた。
【００４０】（参考例４） 次に本発明の別の参考例について説明する。
【００４１】本参考例によって作製した縦型ｐｎｐバイ
ポーラトランジスタの構成を図６に示す。
【００４２】本参考例では、ｎ型ベース領域１０９表面
にゲート酸化膜を通してエミッタ周囲を囲うようにレジ
ストパターニングによりイオン注入してｎ+型拡散層を
得ている。従ってベース電極の取り方はＤＯＰＯＳ法で
なく、参考例１と異なるが、他の製造工程では同様であ
る。
【００４３】本参考例による縦型ｐｎｐバイポーラトラ
ンジスタは、ｎ型ベース領域の表面にｎ+型の拡散層が
ガードリング状に存在し、コレクタとエミッタ間の耐圧
劣化を押さえることができた。
【００４４】（参考例５） 次に本発明の別の参考例について説明する。
【００４５】本参考例による縦型ｐｎｐバイポーラトラ
ンジスタはｎ型ベース領域表面の電位を固定し、コレク
タとエミッタ間の耐圧劣化を押さえることができた。
【００４６】本参考例ではｎ型ベース領域１０９の表面
にベース電極として用いている多結晶シリコン７１１を
エミッタ周囲を囲うようにフィールドプレートを設け
る。これ以外の製造工程は参考例１と同様にした。
【００４７】本参考例により作製した縦型ｐｎｐバイポ
ーラトランジスタの構成を図７に示す。
【００４８】（実施例１） 次に本発明の実施例について説明する。
【００４９】本実施例により作製した縦型ｐｎｐバイポ
ーラトランジスタの構成を図８に示す。
【００５０】図８の半導体装置は、ｐ型半導体領域で形
成されたコレクタ領域１１２ａ、ｎ型半導体領域で形成
されたベース領域１０９及びｐ型半導体領域で形成され
たエミッタ領域１１２ｂを有する縦型ｐｎｐバイポーラ
トランジスタと、前記ベース領域１０９に接続された金
属電極１１４ｂを有する半導体装置であり、前記金属電
極１１４ｂは前記ベース領域１０９上に設けられたｎ型
不純物がドープされた多結晶シリコン８１１を介して該
ベース領域１０９に電気的に接続され、前記多結晶シリ
コン８１１は前記ベース領域１０９内にｎ+領域１１０
を形成するために設けられ、該ｎ+領域１１０と前記多
結晶シリコン８１１は接して配されており、前記エミッ
タ領域１１２ｂと前記ベース領域１０９はそれぞれ絶縁
層１０７を介して前記エミッタ領域１１２ｂ上とその周
辺においてエミッタ金属電極８１４と前記多結晶シリコ
ン８１１によって覆われるとともに、前記エミッタ金属
電極８１４と前記多結晶シリコン８１１はそれぞれが接
している絶縁層１１３を介してオーバーラップするよう
に設けられている。
【００５１】すなわち、本実施例ではｎ型ベース領域１
０９表面にベース電極として用いている多結晶シリコン
８１１とエミッタ電極に用いている金属例えばアルミニ
ウム８１４の両方によってエミッタ周囲のベース表面を
覆うようにフィールドプレートを設ける。これ以外の製
造工程は、参考例１と同様にした。
【００５２】本実施例による縦型ｐｎｐトランジスタは
ｎ型ベース領域表面の電位を固定し、コレクタとエミッ
タ間の耐圧劣化を押さえることができた。
【００５３】
【発明の効果】以上説明したように、縦型ｐｎｐバイポ
ーラトランジスタのベース電極をＤＯＰＯＳ法で取るこ
とにより、従来のイオン注入法でベース電極を形成する
のに比べ縦型ｐｎｐバイポーラトランジスタのセルサイ
ズを小さく出来、ひいてはＩＣのチップサイズを小さく
出来る。
【００５４】更に本発明によれば、ベース電極のＤＯＰ
ＯＳ法またはイオン注入層をガードリング状とすること
により、コレクタエミッタ間耐圧劣化を防ぐことができ
る。また、ベース表面層の上の金属例えばアルミニウム
またはベース電極の多結晶シリコンによるフィールドプ
レート法によって、コレクタとエミッタ間の耐圧劣化を
押さえることが可能である。
【００５５】以上の効果はＩＣの信頼性向上に非常に効
果がある。
【図面の簡単な説明】
【図１】従来の縦型ｐｎｐバイポーラトランジスタの構
成の一例を説明するための模式的切断面図である。
【図２】本発明の参考例に係る縦型ｐｎｐバイポーラト
ランジスタの構成を説明するための模式的切断面図であ
る。
【図３】図３−１は、本発明の参考例１に係る縦型ｐｎ
ｐバイポーラトランジスタを製作するための一例の工程
を説明するための模式的切断面図であり、図３−２は、
本発明の参考例１に係る縦型ｐｎｐバイポーラトランジ
スタを製作するための一例の工程を説明するための模式
的切断面図である。
【図４】本発明の参考例２に係る縦型ｐｎｐバイポーラ
トランジスタの構成の一例を説明するための模式的切断
面図である
【図５】本発明の参考例３に係る縦型ｐｎｐバイポーラ
トランジスタの構成の一例を説明するための模式的切断
面図である
【図６】本発明の参考例４に係る縦型ｐｎｐバイポーラ
トランジスタの構成の一例を説明するための模式的切断
面図である
【図７】本発明の参考例５に係る縦型ｐｎｐバイポーラ
トランジスタの構成の一例を説明するための模式的切断
面図である
【図８】本発明の実施例１に係る縦型ｐｎｐバイポーラ
トランジスタの構成の一例を説明するための模式的切断
面図である
【符号の説明】
１０１ ｐ型半導体装置、１０２ ｎ+型埋め込み層、
１０３ａ，１０３ｂ，１０３ｃ ｐ+型埋め込み層、１
０４ ｎ型エピタキシャル層、１０５ａ ｐ型分離領
域、１０５ｂ ｐ型コレクタ領域、１０６ ｎ型チャネ
ルカット領域（チャネルストッパー）、１０７ フィー
ルド酸化膜、１０８ ゲート酸化膜、１０９ ｎ型ベー
ス領域、１１０ ｎ+型ベース拡散領域、１１２ａ ｐ+
型コレクタ電極、１１２ｂ ｐ+型エミッタ領域、１１
３ 層間ＣＶＤ膜、１１４ａ コレクタ金属電極、１１
４ｂ ベース金属電極、１１４ｃ エミッタ金属電極、
８１１ ベース電極として用いる多結晶シリコン、８１
４ エミッタ電極として用いる金属。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 ｐ型半導体領域で形成されたコレクタ領
    域、ｎ型半導体領域で形成されたベース領域及びｐ型半
    導体領域で形成されたエミッタ領域を有する縦型ｐｎｐ
    バイポーラトランジスタと、前記ベース領域に接続され
    た金属電極を有する半導体装置において、前記金属電極
    は前記ベース領域上に設けられたｎ型不純物がドープさ
    れた多結晶シリコンを介して該ベース領域に電気的に接
    続され、前記多結晶シリコンは前記ベース領域内にｎ +
    領域を形成するために設けられ、該ｎ + 領域と前記多結
    晶シリコンは接して配されており、前記エミッタ領域と
    前記ベース領域はそれぞれ絶縁層を介して前記エミッタ
    領域上とその周辺においてエミッタ金属電極と前記多結
    晶シリコンによって覆われるとともに、前記エミッタ金
    属電極と前記多結晶シリコンはそれぞれが接している絶
    縁層を介してオーバーラップするように設けられている
    ことを特徴とする半導体装置。
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