JPH0513426A - 半導体装置 - Google Patents
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- JPH0513426A JPH0513426A JP3240350A JP24035091A JPH0513426A JP H0513426 A JPH0513426 A JP H0513426A JP 3240350 A JP3240350 A JP 3240350A JP 24035091 A JP24035091 A JP 24035091A JP H0513426 A JPH0513426 A JP H0513426A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 239000012535 impurity Substances 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 31
- 238000009792 diffusion process Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000000059 patterning Methods 0.000 description 8
- 239000010953 base metal Substances 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1004—Base region of bipolar transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
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Abstract
(57)【要約】 （修正有）
【目的】 本発明は、縦型ｐｎｐバイポーラトランジス
タのセルサイズを小さく又、ベース表面の反転防止対策
が施された縦型ｐｎｐバイポーラトランジスタを提供す
ることを目的とする。 【構成】 本発明は、ｐ型半導体領域で形成されたコレ
クタ１１４ａ、ｎ型半導体領域で形成されたベース１１
４ｂ、ｐ型半導体領域で形成されたエミッタ１１４ｃの
各領域を有する縦型ｐｎｐバイポーラトランジスタの、
前記ベース領域に接続される金属電極が不純物がドープ
された多結晶シリコンを介して設けられていることを特
徴とする。
タのセルサイズを小さく又、ベース表面の反転防止対策
が施された縦型ｐｎｐバイポーラトランジスタを提供す
ることを目的とする。 【構成】 本発明は、ｐ型半導体領域で形成されたコレ
クタ１１４ａ、ｎ型半導体領域で形成されたベース１１
４ｂ、ｐ型半導体領域で形成されたエミッタ１１４ｃの
各領域を有する縦型ｐｎｐバイポーラトランジスタの、
前記ベース領域に接続される金属電極が不純物がドープ
された多結晶シリコンを介して設けられていることを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
縦型バイポーラトランジスタのセルサイズを縮小化し得
る構造の半導体装置に関するものである。
縦型バイポーラトランジスタのセルサイズを縮小化し得
る構造の半導体装置に関するものである。
【０００２】
【従来の技術】縦型ｐｎｐバイポーライランジスタの構
成の一例を図１に概略的に示す。
成の一例を図１に概略的に示す。
【０００３】図１において、１０１はｐ型半導体基体、
１０２はｎ+ 型埋め込み層、１０３ａ，１０３ｂは夫々
ｐ+ 型埋め込み層、１０４はｎ型エピタキシャル層、１
０５ａはｐ型分離領域、１０５ｂはｐ型コレクタ領域、
１０６はｎ型チャネルカット領域（チャネルストッパ
ー）、１０７はフィールド酸化、１０８はゲート酸化
膜、１０９はｎ型ベース領域、１１０はｎ+ 型ベース拡
散領域、１１２ａはｐ+ 型コレクタ電極、１１２ｂはｐ
+ 型エミッタ領域、１１３は層間ＣＶＤ膜、１１４ａ，
１１４ｂ，１１４ｃは夫々順にコレクタ金属電極，ベー
ス金属電極，エミッタ金属電極である。
１０２はｎ+ 型埋め込み層、１０３ａ，１０３ｂは夫々
ｐ+ 型埋め込み層、１０４はｎ型エピタキシャル層、１
０５ａはｐ型分離領域、１０５ｂはｐ型コレクタ領域、
１０６はｎ型チャネルカット領域（チャネルストッパ
ー）、１０７はフィールド酸化、１０８はゲート酸化
膜、１０９はｎ型ベース領域、１１０はｎ+ 型ベース拡
散領域、１１２ａはｐ+ 型コレクタ電極、１１２ｂはｐ
+ 型エミッタ領域、１１３は層間ＣＶＤ膜、１１４ａ，
１１４ｂ，１１４ｃは夫々順にコレクタ金属電極，ベー
ス金属電極，エミッタ金属電極である。
【０００４】図１に示されるように縦型ｐｎｐバイポー
ラトランジスタは単結晶シリコンのようなｐ型半導体基
体１０１上にｎ+ 型埋め込み層１０２，ｐ+ 型埋め込み
層１０３ｂ，ｐ型コレクタ領域１０５ｂを有している。
またｐ型コレクタ領域１０５ｂを囲んでｎ型エピタキシ
ャル層が形成されている。ｐ型コレクタ領域１０５ｂ内
にはｐ+ 型エミッタ領域１１２ｂ及びｎ+ 型ベース拡散
領域１１０が形成されている。ｐ型コレクタ領域１０５
ｂに接してｐ+ 型コレクタ電極１１２ａが設けられてい
る。ｐ+ 型コレクタ電極１１２ａ，ｐ+ 型エミッタ領域
１１２ｂ，ｎ+ 型ベース拡散領域１１０には夫々コレク
タ金属電極１１４ａ，エミッタ金属電極１１４ｃ，ベー
ス金属電極１１４ｂが設けられている。
ラトランジスタは単結晶シリコンのようなｐ型半導体基
体１０１上にｎ+ 型埋め込み層１０２，ｐ+ 型埋め込み
層１０３ｂ，ｐ型コレクタ領域１０５ｂを有している。
またｐ型コレクタ領域１０５ｂを囲んでｎ型エピタキシ
ャル層が形成されている。ｐ型コレクタ領域１０５ｂ内
にはｐ+ 型エミッタ領域１１２ｂ及びｎ+ 型ベース拡散
領域１１０が形成されている。ｐ型コレクタ領域１０５
ｂに接してｐ+ 型コレクタ電極１１２ａが設けられてい
る。ｐ+ 型コレクタ電極１１２ａ，ｐ+ 型エミッタ領域
１１２ｂ，ｎ+ 型ベース拡散領域１１０には夫々コレク
タ金属電極１１４ａ，エミッタ金属電極１１４ｃ，ベー
ス金属電極１１４ｂが設けられている。
【０００５】又、従来、ベース金属電極１１４ｂはｎ+
型ベース拡散領域１１０をｎ型ベース領域１０９にイオ
ン注入により形成し、そこにコンタクト（不図示）を介
して金属電極１１４ｂを設けている。
型ベース拡散領域１１０をｎ型ベース領域１０９にイオ
ン注入により形成し、そこにコンタクト（不図示）を介
して金属電極１１４ｂを設けている。
【０００６】しかしながら、この様に構成された縦型バ
イポーラトランジスタにおいては、ベース金属電極１１
４ｂ廻りのマージン、すなわちｎ+ 型ベース拡散領域１
１０とｐ+ 型エミッタ領域１１２ｂとの距離、及びｎ+
型ベース拡散領域１１０とｐ+ 型コレクタ電極１１２ａ
との距離が、各工程間の重ね合わせ精度等により規定さ
れるため、縦型ｐｎｐバイポーラトランジスタのセルサ
イズの縮小化を阻んでいるという問題点があった。
イポーラトランジスタにおいては、ベース金属電極１１
４ｂ廻りのマージン、すなわちｎ+ 型ベース拡散領域１
１０とｐ+ 型エミッタ領域１１２ｂとの距離、及びｎ+
型ベース拡散領域１１０とｐ+ 型コレクタ電極１１２ａ
との距離が、各工程間の重ね合わせ精度等により規定さ
れるため、縦型ｐｎｐバイポーラトランジスタのセルサ
イズの縮小化を阻んでいるという問題点があった。
【０００７】また、ｎ型ベース領域１０９表面の反転に
ついても信頼性上の問題が生ずる場合があった。
ついても信頼性上の問題が生ずる場合があった。
【０００８】
【発明が解決しようとする課題】本発明は、上記課題を
解決し、縦型ｐｎｐバイポーラトランジスタのセルサイ
ズを小さく又、ベース表面の反転防止対策が施された縦
型ｐｎｐバイポーラトランジスタを提供することを目的
とする。
解決し、縦型ｐｎｐバイポーラトランジスタのセルサイ
ズを小さく又、ベース表面の反転防止対策が施された縦
型ｐｎｐバイポーラトランジスタを提供することを目的
とする。
【０００９】
【課題を解決するための手段】上記した目的は、縦型ｐ
ｎｐバイポーラトランジスタのベース領域に接続される
金属電極が不純物がドープされた多結晶シリコンを介し
て設けられている（ＤＯＰＯＳ法を利用している）半導
体装置によって達成される。
ｎｐバイポーラトランジスタのベース領域に接続される
金属電極が不純物がドープされた多結晶シリコンを介し
て設けられている（ＤＯＰＯＳ法を利用している）半導
体装置によって達成される。
【００１０】すなわち縦型バイポーラトランジスタのベ
ース電極を、多結晶シリコンを使ったＤＯＰＯＳ法、す
なわち不純物を含む多結晶シリコンを拡散源として、自
己整合的に形成することにより、ゲート酸化膜に開けた
穴の大きさに応じてベース電極を縮小化することができ
る。また、ベース電極をＤＯＰＯＳ法で取る際に形成し
た多結晶シリコンにより、エミッタ領域を自己整合的に
形成することで、ベースエミッタの間の距離を縮めるこ
とができる。尚このときに形成されるｎ+ 領域の不純物
濃度は１０19〜１０20ｃｍ-3、深さ０．１〜０．５μｍ
とされることが望ましい。
ース電極を、多結晶シリコンを使ったＤＯＰＯＳ法、す
なわち不純物を含む多結晶シリコンを拡散源として、自
己整合的に形成することにより、ゲート酸化膜に開けた
穴の大きさに応じてベース電極を縮小化することができ
る。また、ベース電極をＤＯＰＯＳ法で取る際に形成し
た多結晶シリコンにより、エミッタ領域を自己整合的に
形成することで、ベースエミッタの間の距離を縮めるこ
とができる。尚このときに形成されるｎ+ 領域の不純物
濃度は１０19〜１０20ｃｍ-3、深さ０．１〜０．５μｍ
とされることが望ましい。
【００１１】更にｎ型ベース領域表面にエミッタを取囲
むｎ+ ガードリングあるいは、ベース領域表面に対応し
てアルミニウム等の金属またはベース多結晶シリコンに
よるフィールドプレートを設けることによりベース表面
の反転を防止でき、信頼性を向上させ、コレクタ、エミ
ッタ間の耐圧劣化を防ぐ半導体装置が提供される。上記
ｎ+ ガードリングを１０17ｃｍ-3程度以上（１０17〜１
０20ｃｍ-3）の不純物濃度とすることは好ましいことで
ある。
むｎ+ ガードリングあるいは、ベース領域表面に対応し
てアルミニウム等の金属またはベース多結晶シリコンに
よるフィールドプレートを設けることによりベース表面
の反転を防止でき、信頼性を向上させ、コレクタ、エミ
ッタ間の耐圧劣化を防ぐ半導体装置が提供される。上記
ｎ+ ガードリングを１０17ｃｍ-3程度以上（１０17〜１
０20ｃｍ-3）の不純物濃度とすることは好ましいことで
ある。
【００１２】（発明の構成）図２は、本発明による縦型
ｐｎｐバイポーラトランジスタの構成の一例を概略的に
示す模式的断面図である。
ｐｎｐバイポーラトランジスタの構成の一例を概略的に
示す模式的断面図である。
【００１３】図２において、図２と同じ番号で示す部位
は、図１と同じであるので説明を省略する。
は、図１と同じであるので説明を省略する。
【００１４】図２において、ｐ型シリコン基板１０１上
にｎ型埋め込み層１０２、更にその上にｐ+ 型埋め込み
層１０３ａ，１０３ｂ，を重ねた２重埋め込みを持った
縦型ｐｎｐバイポーラトランジスタのｎ+ 型ベース電極
１１０が、ＤＯＰＯＳ法で形成されている。
にｎ型埋め込み層１０２、更にその上にｐ+ 型埋め込み
層１０３ａ，１０３ｂ，を重ねた２重埋め込みを持った
縦型ｐｎｐバイポーラトランジスタのｎ+ 型ベース電極
１１０が、ＤＯＰＯＳ法で形成されている。
【００１５】図中１１１は、本発明の特徴をなすＤＯＰ
ＯＳ法ｎ型多結晶シリコンである。また、１０５ｂはｐ
型コレクタ領域、１０９はｎ型ベース領域、１１２ｂは
ｐ+ 型エミッタ領域を示し、１１４ａはコレクタ金属電
極、１１４ｂはベース金属電極、１１４ｃはエミッタ金
属電極を示している。
ＯＳ法ｎ型多結晶シリコンである。また、１０５ｂはｐ
型コレクタ領域、１０９はｎ型ベース領域、１１２ｂは
ｐ+ 型エミッタ領域を示し、１１４ａはコレクタ金属電
極、１１４ｂはベース金属電極、１１４ｃはエミッタ金
属電極を示している。
【００１６】
【実施例】次に、図３（Ａ）〜（Ｇ）を用いて本発明の
半導体装置の好適な製造方法の一例を詳細に説明する。
半導体装置の好適な製造方法の一例を詳細に説明する。
【００１７】尚、図３では図２に示される半導体装置の
製造方法の一例を説明するが、説明上引き出し番号は図
２のものとは一致していない点に注意されたい。
製造方法の一例を説明するが、説明上引き出し番号は図
２のものとは一致していない点に注意されたい。
【００１８】（実施例１）まず、１０〜２０Ω・ｃｍの
抵抗率を有する、ｐ型シリコン基板２０１の表面に拡散
マスク用絶縁膜として熱酸化膜を形成した後、該熱酸化
膜をパターニングすることにより、ｎ+ 型埋め込み領域
予定部上に、開孔部を有する熱酸化膜２０２を形成し
た。次いで、熱酸化膜２０２をマスクとして、ｎ型不純
物を選択的に熱拡散し、ｎ+ 型埋め込み層２０３を形成
した（図３（Ａ））。
抵抗率を有する、ｐ型シリコン基板２０１の表面に拡散
マスク用絶縁膜として熱酸化膜を形成した後、該熱酸化
膜をパターニングすることにより、ｎ+ 型埋め込み領域
予定部上に、開孔部を有する熱酸化膜２０２を形成し
た。次いで、熱酸化膜２０２をマスクとして、ｎ型不純
物を選択的に熱拡散し、ｎ+ 型埋め込み層２０３を形成
した（図３（Ａ））。
【００１９】次に、熱酸化膜２０２に再度パターニング
を施して、ｐ+ 型埋め込み領域予定部上に開孔部を有す
る熱酸化膜２０２´とすると共に、ｎ+ 型埋め込み層２
０３´上を覆う熱酸化膜２０４のみを選択的に除去し
た。続いて、二つの熱酸化膜２０４，２０２´をマスク
として、ｐ型不純物を選択的に拡散することにより、ｐ
+ 型埋め込み層２０５ａ，を形成すると共に、ｎ+ 型埋
め込み層２０３´には重ねてｐ型不純物をドープした
（図３（Ｂ））。
を施して、ｐ+ 型埋め込み領域予定部上に開孔部を有す
る熱酸化膜２０２´とすると共に、ｎ+ 型埋め込み層２
０３´上を覆う熱酸化膜２０４のみを選択的に除去し
た。続いて、二つの熱酸化膜２０４，２０２´をマスク
として、ｐ型不純物を選択的に拡散することにより、ｐ
+ 型埋め込み層２０５ａ，を形成すると共に、ｎ+ 型埋
め込み層２０３´には重ねてｐ型不純物をドープした
（図３（Ｂ））。
【００２０】なお、ｎ+ 型埋め込み層２０３´はｐ+ 型
埋め込み層２０５ａによって完全に取囲まれるようにし
た。
埋め込み層２０５ａによって完全に取囲まれるようにし
た。
【００２１】次に、シリコン基板２０１上の熱酸化膜２
０４，１０２´をすべて除去し、ｎ型エピタキシャル層
２０６を形成した。
０４，１０２´をすべて除去し、ｎ型エピタキシャル層
２０６を形成した。
【００２２】このエピタキシャル成長の際、それぞれの
高濃度埋込み領域２０３´，２０５ａからｎ型エピタキ
シャルシリコン層２０６の中へ不純物を拡散させた。特
にｎ+ 型埋め込み層２０３´からはｎ型不純物のみなら
ず、重ねてドープされたｐ型不純物も拡散され、ｎ+ 型
埋め込み層２０３´上にｐ+ 型埋め込み層２０７を形成
した（図３（Ｃ））。
高濃度埋込み領域２０３´，２０５ａからｎ型エピタキ
シャルシリコン層２０６の中へ不純物を拡散させた。特
にｎ+ 型埋め込み層２０３´からはｎ型不純物のみなら
ず、重ねてドープされたｐ型不純物も拡散され、ｎ+ 型
埋め込み層２０３´上にｐ+ 型埋め込み層２０７を形成
した（図３（Ｃ））。
【００２３】次に、ｎ型エピタキシャル層２０６の表面
から、薄い酸化膜を通して所望の所にだけレジストマス
クまたは酸化膜マスクにより、ボロンをイオン注入する
ことで、分離用のｐ型分離領域２０８ａおよびｐ型コレ
クタ領域２０８ｂを形成した。
から、薄い酸化膜を通して所望の所にだけレジストマス
クまたは酸化膜マスクにより、ボロンをイオン注入する
ことで、分離用のｐ型分離領域２０８ａおよびｐ型コレ
クタ領域２０８ｂを形成した。
【００２４】続いて、ｎ型エピタキシャル層２０６，ｐ
型分離領域２０８ａ，ｐ型コレクタ領域２０８ｂの表面
に熱酸化膜２０９を形成し、さらにその上に、非酸化性
膜２１０として、ＣＶＤシリコン窒化膜を形成した（図
３（Ｄ））。
型分離領域２０８ａ，ｐ型コレクタ領域２０８ｂの表面
に熱酸化膜２０９を形成し、さらにその上に、非酸化性
膜２１０として、ＣＶＤシリコン窒化膜を形成した（図
３（Ｄ））。
【００２５】熱酸化膜２０９、および非酸化性膜２１０
をパターニングすることにより、選択酸化を行い、素子
領域とその他のフィールド領域を形成した。その時、フ
ィールド領域となる部分に、反転防止のためのｎ型チャ
ネルカット領域２１１ａを、選択酸化前にイオン注入し
形成した。
をパターニングすることにより、選択酸化を行い、素子
領域とその他のフィールド領域を形成した。その時、フ
ィールド領域となる部分に、反転防止のためのｎ型チャ
ネルカット領域２１１ａを、選択酸化前にイオン注入し
形成した。
【００２６】また素子領域には、熱酸化膜２０９と非酸
化性絶縁膜２１０を選択酸化後除去し、ゲート酸化膜２
１２を形成した。続いてレジストパターニングにより、
ｎ型ベース領域２１３を、Ｐ（リン）を１×１０13ｃｍ
-2加速電圧１６０ｋｅＶでイオン注入することにより形
成した。（図３（Ｅ））次に、ｎ型ベース領域の電極を
ＤＯＰＯＳ法にて形成するため、ゲート酸化膜２１２の
ベース電極部に、パターニングにより穴２１４を開け、
多結晶シリコン層２１５を堆積させ、さらに多結晶シリ
コン層２１５にＰ（リン）拡散を行った後、熱処理によ
り、ｎ+ 型ベース電極２１６を形成した。なお、多結晶
シリコンは、ベース電極部だけにパターニングした。
化性絶縁膜２１０を選択酸化後除去し、ゲート酸化膜２
１２を形成した。続いてレジストパターニングにより、
ｎ型ベース領域２１３を、Ｐ（リン）を１×１０13ｃｍ
-2加速電圧１６０ｋｅＶでイオン注入することにより形
成した。（図３（Ｅ））次に、ｎ型ベース領域の電極を
ＤＯＰＯＳ法にて形成するため、ゲート酸化膜２１２の
ベース電極部に、パターニングにより穴２１４を開け、
多結晶シリコン層２１５を堆積させ、さらに多結晶シリ
コン層２１５にＰ（リン）拡散を行った後、熱処理によ
り、ｎ+ 型ベース電極２１６を形成した。なお、多結晶
シリコンは、ベース電極部だけにパターニングした。
【００２７】次に、ｎ+ エミッタ領域２１７ｂ、および
ｐ+コレクタ電極２１７ａをレジストパターニングにて
ボロンをイオン注入することにより形成した（図３
（Ｆ））。
ｐ+コレクタ電極２１７ａをレジストパターニングにて
ボロンをイオン注入することにより形成した（図３
（Ｆ））。
【００２８】最後に、層間ＣＶＤ膜２１８を堆積し、各
電極部にパターニングにてコンタクトを形成し、コンタ
クトの上に配線金属膜の蒸着およびパターニングを行う
ことによりコレクタ金属電極２１９ａ、ベース金属電極
２１９ｂ、エミッタ金属電極２１９ｃを形成し、図３
（Ｇ）に示す、縦型ｐｎｐバイポーラトランジスタを完
成させた。
電極部にパターニングにてコンタクトを形成し、コンタ
クトの上に配線金属膜の蒸着およびパターニングを行う
ことによりコレクタ金属電極２１９ａ、ベース金属電極
２１９ｂ、エミッタ金属電極２１９ｃを形成し、図３
（Ｇ）に示す、縦型ｐｎｐバイポーラトランジスタを完
成させた。
【００２９】完成した縦型ｐｎｐバイポーラトランジス
タは、ベース電極を配線金属膜から直接取る方法に比
べ、ベース電極部のｎ型拡散層と、ベースコンタクトマ
ージンを含まなくてよいという点で、従来の縦型バイポ
ーラトランジスタよりセルサイズが小さかった。
タは、ベース電極を配線金属膜から直接取る方法に比
べ、ベース電極部のｎ型拡散層と、ベースコンタクトマ
ージンを含まなくてよいという点で、従来の縦型バイポ
ーラトランジスタよりセルサイズが小さかった。
【００３０】（実施例２）次に、本発明の他の実施例に
ついて説明する。
ついて説明する。
【００３１】本実施例では、ｎ型多結晶シリコン１１１
をマスクとして、自己整合的にｐ+ 型エミッタ領域１１
２ｂをイオン注入で形成することにより、ｐ+ 型エミッ
タ領域１１２ｂのベース電極側を決めた。これ以外の製
造工程は、実施例１と同様にした。本実施例により作製
した縦型ｐｎｐバイポーラトランジスタの構成を図４に
示す。
をマスクとして、自己整合的にｐ+ 型エミッタ領域１１
２ｂをイオン注入で形成することにより、ｐ+ 型エミッ
タ領域１１２ｂのベース電極側を決めた。これ以外の製
造工程は、実施例１と同様にした。本実施例により作製
した縦型ｐｎｐバイポーラトランジスタの構成を図４に
示す。
【００３２】本実施例による縦型ｐｎｐバイポーラトラ
ンジスタは、ｎ+型ベース電極１１０とｐ+ エミッタ領
域１１２ｂとの距離が、従来技術に比べ小さくすること
ができた。
ンジスタは、ｎ+型ベース電極１１０とｐ+ エミッタ領
域１１２ｂとの距離が、従来技術に比べ小さくすること
ができた。
【００３３】（実施例３）次に、本発明の別の実施例に
つてい説明する。
つてい説明する。
【００３４】本実施例により作製した縦型ｐｎｐバイポ
ーラトランジスタの構成を図５に示す。
ーラトランジスタの構成を図５に示す。
【００３５】本実施例ではｎ型ベース領域１０９表面の
ゲート酸化膜にパターニングより穴５１４をエミッタ周
囲に開け、多結晶シリコン層を堆積させた以外の製造工
程は実施例１と同様にした。
ゲート酸化膜にパターニングより穴５１４をエミッタ周
囲に開け、多結晶シリコン層を堆積させた以外の製造工
程は実施例１と同様にした。
【００３６】本実施例による縦型ｐｎｐバイポーラトラ
ンジスタはｎ型ベース領域の表面にｎ型のＤＯＰＯＳ法
ガードリングが存在し、コレクタとエミッタ間の耐圧劣
化を押さえることができた。
ンジスタはｎ型ベース領域の表面にｎ型のＤＯＰＯＳ法
ガードリングが存在し、コレクタとエミッタ間の耐圧劣
化を押さえることができた。
【００３７】（実施例４）次に本発明の別の実施例につ
いて説明する。
いて説明する。
【００３８】本実施例によって作製した縦型ｐｎｐバイ
ポーラトランジスタの構成を図６に示す。
ポーラトランジスタの構成を図６に示す。
【００３９】本実施例では、ｎ型ベース領域１０９表面
にゲート酸化膜を通してエミッタ周囲を囲うようにレジ
ストパターニングによりイオン注入してｎ+ 型拡散層を
得ている。従ってベース電極の取り方はＤＯＰＯＳ法で
なく、実施例１と異なるが、他の製造工程では同様であ
る。
にゲート酸化膜を通してエミッタ周囲を囲うようにレジ
ストパターニングによりイオン注入してｎ+ 型拡散層を
得ている。従ってベース電極の取り方はＤＯＰＯＳ法で
なく、実施例１と異なるが、他の製造工程では同様であ
る。
【００４０】本実施例による縦型ｐｎｐバイポーラトラ
ンジスタは、ｎ型ベース領域の表面にｎ+ 型の拡散層が
ガードリング状に存在し、コレクタとエミッタ間の耐圧
劣化を押さえることができた。
ンジスタは、ｎ型ベース領域の表面にｎ+ 型の拡散層が
ガードリング状に存在し、コレクタとエミッタ間の耐圧
劣化を押さえることができた。
【００４１】（実施例５）次に本発明の別の実施例につ
いて説明する。
いて説明する。
【００４２】本実施例による縦型ｐｎｐバイポーラトラ
ンジスタはｎ型ベース領域表面の電位を固定し、コレク
タとエミッタ間の耐圧劣化を押さえることができた。
ンジスタはｎ型ベース領域表面の電位を固定し、コレク
タとエミッタ間の耐圧劣化を押さえることができた。
【００４３】本実施例ではｎ型ベース領域１０９の表面
にベース電極として用いている多結晶シリコン７１１を
エミッタ周囲を囲うようにフィールドプレートを設け
る。これ以外の製造工程は実施例１と同様にした。
にベース電極として用いている多結晶シリコン７１１を
エミッタ周囲を囲うようにフィールドプレートを設け
る。これ以外の製造工程は実施例１と同様にした。
【００４４】本実施例により作製した縦型ｐｎｐバイポ
ーラトランジスタの構成を図７に示す。
ーラトランジスタの構成を図７に示す。
【００４５】（実施例６）次に本発明の別の実施例につ
いて説明する。
いて説明する。
【００４６】本実施例により作製した縦型ｐｎｐバイポ
ーラトランジスタの構成を図８に示す。
ーラトランジスタの構成を図８に示す。
【００４７】本実施例ではｎ型ベース領域１０９表面に
ベース電極として用いている多結晶シリコン８１１とエ
ミッタ電極に用いている金属例えばアルミニウム８１４
の両方によってエミッタ周囲のベース表面を覆うように
フィールドプレートを設ける。これ以外の製造工程は、
実施例１と同様にした。
ベース電極として用いている多結晶シリコン８１１とエ
ミッタ電極に用いている金属例えばアルミニウム８１４
の両方によってエミッタ周囲のベース表面を覆うように
フィールドプレートを設ける。これ以外の製造工程は、
実施例１と同様にした。
【００４８】本実施例による縦横ｐｎｐトランジスタは
ｎ型ベース領域表面の電位を固定し、コレクタとエミッ
タ間の耐圧劣化を押さえることができた。
ｎ型ベース領域表面の電位を固定し、コレクタとエミッ
タ間の耐圧劣化を押さえることができた。
【００４９】
【発明の効果】以上説明したように、縦型ｐｎｐバイポ
ーラトランジスタのベース電極をＤＯＰＯＳ法で取るこ
とにより、従来のイオン注入法でベース電極を形成する
のに比べ縦型ｐｎｐバイポーラトランジスタのセルサイ
ズを小さく出来、ひいてはＩＣのチップサイズを小さく
出来る。
ーラトランジスタのベース電極をＤＯＰＯＳ法で取るこ
とにより、従来のイオン注入法でベース電極を形成する
のに比べ縦型ｐｎｐバイポーラトランジスタのセルサイ
ズを小さく出来、ひいてはＩＣのチップサイズを小さく
出来る。
【００５０】更に本発明によれば、ベース電極のＤＯＰ
ＯＳ法またはイオン注入層をガードリング状とすること
により、コレクタエミッタ間耐圧劣化を防ぐことがてき
る。また、ベース表面層の上の金属例えばアルミニウム
またはベース電極の多結晶シリコンによるフィールドプ
レート法によって、コレクタエミッタ間耐圧劣化を押さ
えることが可能である。
ＯＳ法またはイオン注入層をガードリング状とすること
により、コレクタエミッタ間耐圧劣化を防ぐことがてき
る。また、ベース表面層の上の金属例えばアルミニウム
またはベース電極の多結晶シリコンによるフィールドプ
レート法によって、コレクタエミッタ間耐圧劣化を押さ
えることが可能である。
【００５１】以上の効果はＩＣの信頼性向上に非常に効
果がある。
果がある。
【図１】縦型ｐｎｐバイポーラトランジスタの構成の一
例を説明するための模式的切断面図である。
例を説明するための模式的切断面図である。
【図２】本発明の縦型ｐｎｐバイポーラトランジスタの
構成を説明するための模式的切断面図である。
構成を説明するための模式的切断面図である。
【図３−１】本発明の縦型ｐｎｐバイポーラトランジス
タを製作するための一例の工程を説明するための模式的
切断面図である。
タを製作するための一例の工程を説明するための模式的
切断面図である。
【図３−２】本発明の縦型ｐｎｐバイポーラトランジス
タを製作するための一例の工程を説明するための模式的
切断面図である。
タを製作するための一例の工程を説明するための模式的
切断面図である。
【図４】本発明の縦型ｐｎｐバイポーラトランジスタの
構成の一例を説明するための模式的切断面図である
構成の一例を説明するための模式的切断面図である
【図５】本発明の縦型ｐｎｐバイポーラトランジスタの
構成の一例を説明するための模式的切断面図である
構成の一例を説明するための模式的切断面図である
【図６】本発明の縦型ｐｎｐバイポーラトランジスタの
構成の一例を説明するための模式的切断面図である
構成の一例を説明するための模式的切断面図である
【図７】本発明の縦型ｐｎｐバイポーラトランジスタの
構成の一例を説明するための模式的切断面図である
構成の一例を説明するための模式的切断面図である
【図８】本発明の縦型ｐｎｐバイポーラトランジスタの
構成の一例を説明するための模式的切断面図である
構成の一例を説明するための模式的切断面図である
１０１ ｐ型半導体装置、
１０２ ｎ+型埋め込み層、
１０３ａ，１０３ｂ，１０３ｃ ｐ+型埋め込み層、
１０４ ｎ型エピタキシャル層、
１０５ａ ｐ型分離領域、
１０５ｂ ｐ型コレクタ領域、
１０６ ｎ型チャネルカット領域（チャネルストッパ
ー）、 １０７ フィールド酸化、 １０８ ゲート酸化膜、 １０９ ｎ型ベース領域、 １１０ ｎ+型ベース拡散領域、 １１２ａ ｐ+型コレクタ電極、 １１２ｂ ｐ+型エミッタ領域、 １１３ 層間ＣＶＤ膜、 １１４ａ コレクタ金属電極、 １１４ｂ ベース金属電極、 １１４ｃ エミッタ金属電極。
ー）、 １０７ フィールド酸化、 １０８ ゲート酸化膜、 １０９ ｎ型ベース領域、 １１０ ｎ+型ベース拡散領域、 １１２ａ ｐ+型コレクタ電極、 １１２ｂ ｐ+型エミッタ領域、 １１３ 層間ＣＶＤ膜、 １１４ａ コレクタ金属電極、 １１４ｂ ベース金属電極、 １１４ｃ エミッタ金属電極。
Claims (8)
- 【請求項１】 ｐ型半導体領域で形成されたコレクタ、
ｎ型半導体領域で形成されたベース、ｐ型半導体領域で
形成されたエミッタの各領域を有する縦型ｐｎｐバイポ
ーラトランジスタの、前記ベース領域に接続される金属
電極が不純物がドープされた多結晶シリコンを介して設
けられていることを特徴とする半導体装置。 - 【請求項２】 請求項１において、前記多結晶シリコン
はベース領域内のｎ+ 型領域に接していることを特徴と
する半導体装置。 - 【請求項３】 請求項１において、前記多結晶シリコン
は前記エミッタ領域を取囲んで設けられていることを特
徴とする半導体装置。 - 【請求項４】 請求項３において、前記多結晶シリコン
はベース領域内のｎ+ 型領域に接していることを特徴と
する半導体装置。 - 【請求項５】 請求項１において、前記多結晶シリコン
は前記ベース領域の表面側に対応して該表面側を実質的
に覆う大きさで前記エミッタ領域を取囲んで設けられて
いることを特徴とする半導体装置。 - 【請求項６】 請求項１において、前記多結晶シリコン
と前記エミッタ領域に接続されるエミッタ金属電極とで
前記ベース領域及び前記エミッタ領域の表面側を実質的
に覆うように設けられていることを特徴とする半導体装
置。 - 【請求項７】 請求項６において、前記エミッタ金属電
極の少なくとも一部が前記多結晶シリコンと絶縁層を介
してオーバーラップしていることを特徴とする半導体装
置。 - 【請求項８】 縦型ｐｎｐバイポーラトランジスタのエ
ミッタ領域を取囲んでベース領域中に設けられたｎ+ 領
域を有することを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240350A JP2825169B2 (ja) | 1990-09-17 | 1991-08-27 | 半導体装置 |
| EP19910115701 EP0476571A3 (en) | 1990-09-17 | 1991-09-16 | Semiconductor device with vertical bipolar transistors |
| US08/328,342 US5861659A (en) | 1990-09-17 | 1994-10-21 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24654290 | 1990-09-17 | ||
| JP2-246542 | 1990-09-17 | ||
| JP3240350A JP2825169B2 (ja) | 1990-09-17 | 1991-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513426A true JPH0513426A (ja) | 1993-01-22 |
| JP2825169B2 JP2825169B2 (ja) | 1998-11-18 |
Family
ID=26534690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240350A Expired - Fee Related JP2825169B2 (ja) | 1990-09-17 | 1991-08-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5861659A (ja) |
| EP (1) | EP0476571A3 (ja) |
| JP (1) | JP2825169B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465491B1 (ko) * | 2002-03-07 | 2005-01-13 | 주식회사 케이이씨 | 종방향 트랜지스터 및 그 제조 방법 |
| JP2007165369A (ja) * | 2005-12-09 | 2007-06-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374569A (en) * | 1992-09-21 | 1994-12-20 | Siliconix Incorporated | Method for forming a BiCDMOS |
| US7012330B1 (en) * | 1999-08-12 | 2006-03-14 | Rambus Inc. | Integrated circuit device having I/O structures with reduced input loss |
| JP2002203956A (ja) * | 2000-12-28 | 2002-07-19 | Mitsubishi Electric Corp | 半導体装置 |
| DE10139515C2 (de) * | 2001-08-10 | 2003-07-31 | Infineon Technologies Ag | Bandabstandsschaltung |
| US7005939B2 (en) * | 2003-02-07 | 2006-02-28 | Rambus Inc. | Input/output circuit with on-chip inductor to reduce parasitic capacitance |
| CN107946356B (zh) * | 2017-03-02 | 2024-04-09 | 重庆中科渝芯电子有限公司 | 一种横向高压功率双极结型晶体管及其制造方法 |
| CN107946355B (zh) * | 2017-03-02 | 2024-04-05 | 重庆中科渝芯电子有限公司 | 一种横向高压双极结型晶体管及其制造方法 |
| JP6808560B2 (ja) * | 2017-04-03 | 2021-01-06 | 株式会社豊田中央研究所 | 摺動システム |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3483446A (en) * | 1967-06-15 | 1969-12-09 | Westinghouse Electric Corp | Semiconductor integrated circuit including a bidirectional transistor and method of making the same |
| US3959810A (en) * | 1967-10-02 | 1976-05-25 | Hitachi, Ltd. | Method for manufacturing a semiconductor device and the same |
| US4252582A (en) * | 1980-01-25 | 1981-02-24 | International Business Machines Corporation | Self aligned method for making bipolar transistor having minimum base to emitter contact spacing |
| US4430663A (en) * | 1981-03-25 | 1984-02-07 | Bell Telephone Laboratories, Incorporated | Prevention of surface channels in silicon semiconductor devices |
| JPS5987861A (ja) * | 1982-11-10 | 1984-05-21 | Toshiba Corp | 縦形ｐｎｐトランジスタ |
| JPS61164262A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 半導体装置 |
| JPS61268065A (ja) * | 1985-05-23 | 1986-11-27 | Matsushita Electronics Corp | 半導体装置 |
| JPS63219166A (ja) * | 1986-10-17 | 1988-09-12 | Sanyo Electric Co Ltd | 縦型ｐｎｐトランジスタ |
| JPS63253664A (ja) * | 1987-04-10 | 1988-10-20 | Sony Corp | バイポ−ラトランジスタ |
| US4752591A (en) * | 1987-06-15 | 1988-06-21 | Harris Corporation | Self-aligned contacts for bipolar process |
| EP0301468B1 (en) * | 1987-07-29 | 1993-08-25 | Fairchild Semiconductor Corporation | Process for fabricating complementary contactless vertical bipolar transistors |
| JPS6489168A (en) * | 1987-09-29 | 1989-04-03 | Matsushita Electric Ind Co Ltd | Phono-jack |
| IT1215792B (it) * | 1988-02-04 | 1990-02-22 | Sgs Thomson Microelectronics | Transistore di tipo pnp verticale a collettore isolato con dispositivo per eliminare l'effetto di componenti parassiti di giunzione. |
| JPH01282857A (ja) * | 1988-05-10 | 1989-11-14 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| EP0375323A1 (en) * | 1988-12-22 | 1990-06-27 | Texas Instruments Incorporated | A high-performance vertical PNP transistor compatible with an advanced ECL bipolar technology and method of manufacturing same |
| GB9207472D0 (en) * | 1992-04-06 | 1992-05-20 | Phoenix Vlsi Consultants Ltd | High performance process technology |
| US5294558A (en) * | 1993-06-01 | 1994-03-15 | International Business Machines Corporation | Method of making double-self-aligned bipolar transistor structure |
| US5501991A (en) * | 1994-07-13 | 1996-03-26 | Winbond Electronics Corporation | Process for making a bipolar junction transistor with a self-aligned base contact |
-
1991
- 1991-08-27 JP JP3240350A patent/JP2825169B2/ja not_active Expired - Fee Related
- 1991-09-16 EP EP19910115701 patent/EP0476571A3/en not_active Withdrawn
-
1994
- 1994-10-21 US US08/328,342 patent/US5861659A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465491B1 (ko) * | 2002-03-07 | 2005-01-13 | 주식회사 케이이씨 | 종방향 트랜지스터 및 그 제조 방법 |
| JP2007165369A (ja) * | 2005-12-09 | 2007-06-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0476571A2 (en) | 1992-03-25 |
| US5861659A (en) | 1999-01-19 |
| JP2825169B2 (ja) | 1998-11-18 |
| EP0476571A3 (en) | 1992-08-05 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |