JPH02338A - 半導体集積回路装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体集積回路装置（以下ＩＣと略称する。）
に関し、特にバイポーラ型素子を含むＩＣを対象とする
。

バイポーラ型ＩＣにおいては素子間の電気的絶縁（アイ
ソレーション）を成すことは必須であり、その具体的方
法の一つとして、高集積化が図れる理由から半導体領域
をフィールド醜化膜と呼ばれる酸化膜（Ｓ　ｉ　０．１
１！りで囲むアイソプレーナ法が現在多く採用されてい
る。

このアイソプレーナ型ＩＣにおいてはフィールド酸化膜
下の半導体層によって電流が他の半導体領域へ導通しな
いようにチャンネルストッパを設ける必要がある。この
チャンネルストッパの形成にあたっては、例えば特公昭
５１−４３８号公報等に知られている方法によればチャ
ンネルストッパとフィールド酸化膜とを同一のマスクで
形成している。このチャネルストッパ形成時には基板表
面に予め形成されている基板と異なる導電型の埋込層と
の間の位置合わせを行う必要がある。例えば、第５図に
示すようなＰ型Ｓｉ基板１上にＮ＋埋込層２を介してＮ
型エピタキシャル層を形成し、選択酸化により形成した
フィールド酸化膜３でＰ型ベース４とＮ十型コレクタ（
コンタクト部）５とを分離したＮＰＮトランジスタを構
成する場合、チャネルストッパ６形成するためにＮ十埋
込層２に対するマスク合わせが必要になり、集積度向上
の妨げになるという欠点を有する。さらにはフィールド
酸化膜３下にマスクずれがあるとトランジスタのベース
側とコレクタ側とでアイソレーション耐圧の不均衡を生
じる、隣接する埋込層間の耐圧の値を確保するにはチャ
ネルストッパ領域６を小さくできないため集積度の向上
に困難である等の欠点がある。

なお、フィールド酸化膜下のチャンネルストッパを形成
する従来の他の技術が特開昭５４−１６２９７８号公報
に示されている。この例ではＰ型半導体基板上に多結晶
シリコン膜とシリコン窒化膜（Ｓｉ、Ｎ４）を順次形成
後、選択的にＳｉ、Ｎ。

膜を除去し、これをマスクとして埋込層となるＮ型不純
物を打込み、引き続き同一マスクにより多結晶シリコン
膜を選択准化して酸化膜を設け、マスクとなった窒化膜
除去後、多結晶シリコン膜と酸化膜との材質の違いを利
用してＰ型不純物を基板表面に打込みチャンネルストッ
パを形成している。しかしこの方法によれば、　（１）
Ｎ＋型埋込層及び酸化膜形成時のマスクとして多結晶シ
リコンを使用しているため、Ｎ型不純物の横方向への拡
散が大きく、そのため、Ｓｉ、Ｎ４膜によるＮ型埋込層
の位置の規定が難しく、又隣接する素子のコレクタ間の
耐圧が劣る。（２）多結晶シリコンの熱処理及び酸化に
よって、シリコン基板表面に積層欠陥及び群生転移が生
じたり、多結晶シリコンの結晶サイズが成長して大きく
なるためシリコン基板表面の凹凸がいちじるしくなる等
の欠点がさけられない。

［発明が解決しようとする課題］ 本発明の目的とするところはバイポーラ型ＩＣの集積度
及び耐圧の向上を図ることにある。

［課題を解決するための手段］ 本発明は以下の工程より成る。

（１）−主面を有する半導体基板を用意する工程、（２
）前記半導体基板−主面の一部内に所定の不純物を選択
的に導入し、第１導電型の半導体領域を形成する工程、 （３）前記半導体基板−主面の一部に隣合う他部内に所
定の不純物を選択的に導入し、第１導電型とは反対の導
電型を示し、かつ前記第１導電型の半導体領域の不純物
濃度よりも低い濃度の第２導電型の半導体領域を形成す
る工程、 （４）前記第１導電型の半導体領域および第２導電型の
半導体領域が形成された半導体基板の一主面に第１導電
型の半導体層を形成する工程、（５）前記第１導電型の
半導体層上であって、その少なくとも一部が上記第２導
電型の半導体領域上において除かれるように、薄い酸化
膜を介して耐酸化膜を選択的に形成する工程、 （６）前記耐酸化膜が形成されていない第２導電型の半
導体層の表面を実質的にエッチすることなく、前記耐酸
化膜をマスクとしてその半導体層にその表面を熱酸化す
ることにより前記第１導電型の半導体領域に達しない深
さの厚い熱酸化膜を選択的に形成する工程、 （７）前記耐酸化膜を取り除き、取り除かれた部分の半
４体層内に前記熱酸化膜の一部によって規定されたバイ
ポーラ素子領域を形成するために所定の不純物を導入す
る工程。

以下、本発明を図面に示した実施例によって詳細に説明
する。

［実施例］ 第３Ａ図〜第３工図は本発明によるバイポーラＩＣの製
造プロセスを示す各工程の断面図であって、下記の工程
（Ａ）〜（Ｉ）に対応する。

（Ａ）　　高抵抗Ｐ−型Ｓｉ基板１１を用意し、熱酸化
によりその表面に９００人の薄いＳｉ○２膜１２を形成
する。その上にＣＶＤ　（化学気相析出）法等により耐
酸化性の膜であるＳ　ｉａＮ４Ｍ！Ａ１ｓを１５００人
厚に生成した後、ホトレジストをマスクとするプラズマ
エツチングを行い、Ｎ十埋込層を形成すべき部分の５ｉ
ｎ２膜１２、Ｓｉ、Ｎ４膜１３を、選択的に除去する。

（Ｂ）　　上記Ｓｉ３Ｎ４膜１３をマスクにしてアンチ
モン（又はヒ素）を拡散によって表面不純物濃度が１０
１９〜２０”ａｔｏｍｓ／ａ７になるように基板に選択
的に導入するとともに、基板１１の表面を熱酸化する。

これによって、Ｎ中型埋込層１４を約１゜５μｍの深さ
に形成するとともに、Ｎ÷型埋込層１４上の基板表面に
４０００人の厚さの厚いＳｉＯ□膜１５膜形５する。す
なわち、Ｎ中型埋込層１４とＳｉｎ、膜１５は同一のマ
スクによって規定される。

（Ｃ）　　Ｓｉ、Ｎ、膜１３を除去した後、Ｓ　ｉ　Ｏ
，膜１５とＳｉＯ□膜１２の膜厚の差を利用してＰ型チ
ャンネルストッパ１６を形成する。すなわち、基板全面
にボロン（又は綿化ボロン）をイオン打ち込みする。こ
のとき、５ｉｎ２膜１５と５ｉｎ２膜１２との間には３
１００人の膜厚差があるので、ボロンイオンはＳｉｎ、
膜１２がある領域では基板に達せず、一方、Ｓ　ｉ　Ｏ
２膜１２がある領域ではこの膜を透過して基板内に打込
まれる。この後、熱処理を行い１表面不純物濃度が１０
　”　ａｔｏｍｓ／　ｃｒｊとなるようにＰ型チャンネ
ルストッパ１６を形成する。

このように、Ｐ型チャンネルストッパ１６はＳｉＯ２膜
１５全１５クとして形成される。先に述べたように、Ｓ
ｉＯ２膜１５全１５型埋込層１４とは同一のマスクによ
って規定されたものであるから、Ｐ型チャンネルストッ
パ１６はＮ中型埋込層１４によってその位置が規定され
るに等しく、シたがって、これら相互の位置は位置合わ
せするまでもなく自己整合的に規定される。

（Ｄ）ＨＦ系エツチング液によりＳ　ｉ　Ｏ，膜１２お
よびＳｉ○２膜１５をすべてエツチングによって除去す
る。このとき、基板表面には図に示すような段差が生じ
る。これは酸化膜形成のために費やされた基板のシリコ
ン量が異なるためである。

（Ｅ）　　基板全面にＮ−型ドープエピタキシャルシリ
コン層１．５μｍ〜２．０μｍの暑さに形成する。

このとき、上述の段差がそのままエピタキシャル層１７
の表面に現れる。

（Ｆ）　　酸化雰囲気中での熱処理によってエピタキシ
ャルシリコン層１７の表面にその表面酸化による９００
人の薄いＳｉＯ□膜１８を生成する。さらに：　ＣＶ　
Ｄ法によるＳｉ、Ｎ４膜１９を１５００人の厚さに形成
した後、ホトエツチングにより、各半導体領域を絶縁分
離するためのＳｉｎ、からなるアイソレーション層を形
成すべき部分のＳｉ、Ｎ。

膜をエツチングして除去する。

（Ｇ）　　酸化（ウェット）雰囲気中で熱処理を行うこ
とにより、Ｓｉ、Ｎ４膜１９の形成されていない部分の
エピタキシャル層１７を選択的に酸化して、フィールド
ＳｉＯよ膜２０を１００００人の厚さに形成する。これ
は、各半導体領域を互いにｔＩＡａ分離するためのもの
である。このとき、チャンネルストッパ１６が引き延ば
されてフィールドＳｉＯ２膜２０に達しアイソレーショ
ンが完成する。

（Ｈ）　　Ｓｉ、Ｎ４膜１９を除去した後、新たに全面
＆ｎ　ＣＶ　Ｄ法によりＳｉ、Ｎ４膜２４を１４００人
の厚さに形成する。そして、コレクタ接続領域２１が形
成されるべき部分のＳｉ３Ｎ、［９を選択的にエツチン
グにより除去し、露出したフィールドＳｉＯ２膜をマス
クとしてリンをイオン打込みし、引続き熱処理を行って
Ｎ÷型コレクタ接続領域２１を形成する。

（Ｉ）　　Ｓｉ、Ｎ４膜２４を全て取り除いた後、コレ
クタ接続領域２１を覆うようにホトレジストマスク（図
示せず）を形成してベース形成のためにボロンを全面に
イオン打込みし、引き続き熱処理を行い、深さ０．６μ
ｍ程度にＰ÷型ベース領域２２を形成する。次いで、前
記ホトレジストマスクを除去した後、ＰＳＧ　（リン・
シリケート・ガラス）膜２５をＣＶＤ法により約３５０
０人の厚さに形成し、ホトエツチングによりベース表面
のＰＳＧ膜の一部を除去し、ヒ素をイオン打込みし、引
き続き熱処理を行うことにより深さ０．３５μｍのＮ十
エミッタ領域２３を形成する。

（Ｊ）　　最後に、各領域に対しコンタクトホールを開
窓し、アルミニウムを真空蒸看法によって蒸着し、引き
続きこれを所望の形状にパターニングして、各領域にオ
ーミックコンタクトするアルミニウム電極Ｅ、Ｂ、Ｃを
形成することで、第１図に示したように選択酸化膜２０
で区画された中にＮＰＮ型バイポーラトランジスタが完
成される。

［発明の効果コ 上記したような本発明によれば、次のような効果を得る
ことができる。

（１）高集積のバイポーラ型素子を含むＩＣが得られる
。

その理由は、半導体基板（高抵抗Ｐ−型Ｓｉ基板１１）
内であって、第１導電型の半導体領域（実施例ではＮ十
型埋込層１４）に接して第１導電型とは反対の第２導電
型の半導体領域（実施例ではＰ÷型埋込層１６）が選択
的に設けられた構成であるためにある。これは前述の方
法により、第１導電型の半導体領域形成のためのマスク
と第２導電型の半導体領域形成のためのマスクとの別マ
スクが不要となったため、マスク合せを考慮する必要が
ない。すなわち、マスク合わせ余裕が不要であるととも
に、両埋込層は互い自己整合的に重なり合ったものであ
るため、この結果として集積度を大きく向上できる。以
下、この点につき更に詳しく述べる。

前述の方法によれば、チャンネルストッパとなるＰ÷型
埋込層は厚い酸化膜１５によってその位置が規定される
。一方、この厚い酸化膜１５とＮ＋型埋込層１４とは共
通のマスク（Ｓ　ｉ　Ｏ２膜とＳｉ、Ｎ４膜）によって
それらの位置が規定される。

マスクに多結晶Ｓｉを使用しないためＮ十型埋込拡散で
Ｎ十型埋込拡散でＮ十型不純物の横への拡がりがない。

基板１１へのＰ十型拡散（チャンネルストッパ形成）は
厚い酸化膜１４と薄い酸化膜１２の膜厚の差を利用して
制御よく行うことができる。

したがって、Ｐ◆型埋込層はＮ÷型埋込層によってその
位置が規定されるに等しく相互の位置は位置合わせをす
るまでもなく整合する。このように予め形成されたＮ十
型埋込層に対してＰ十型埋込層を形成するときの位置合
わせは不要で、したがってマスク合わせ余裕をとる必要
がない。

このようにマスク合わせ余裕が不要になる結果、第２図
と第６図とに対比的に示すパターンで明らかなように素
子を小さく形成でき、ＩＣの集積度が向上する。第２図
は本発明の場合、第６図は従来技術の場合のそれぞれ１
つのトランジスタのパターンを平面図で示している。ま
ず、第６図において、距ＭｎＡはマスク合わせ余裕（＝
位置合わせの最大の誤差幻１μｍ）であり、距離ＱＢは
Ｐ型のベース領域（Ｂ）とＰ十型埋込層（Ｐ型チャンネ
ルストッパ）間の必要耐圧を得るための距離であり、距
ＸｔＱ　Ｃは隣接トランジスタのコレクタ間の必要耐圧
を得るための距離である。一方、本発明によれば、第２
図に示すようにベース（Ｂ）。

コレクタ（Ｃ）は従来と同じ寸法であるが、両埋込層が
互いに自己整合的に重なり合ったものであるため、マス
ク合わせ余裕ＱＡだけ省略することができる。

（２）　　プロセスが簡略化できる。

上述のように、位置合わせの必要性が無くなったことに
より、第２導電型の半導体領域（実施例ではＰ中型埋込
層１６）形成のためのマスク形成工程を省略でき、プロ
セスが簡略化できる。

（３）高集積化を図りつつ、しかも耐圧を向上させるこ
とができる。

上記（１）の理由により第２導電型の半導体領域（Ｐ中
型埋込層１６）とバイポーラ型素子形成領域（Ｐ型ベー
ス領域）と間の距離のばらつきがなくなるので耐圧を向
上でき、信頼性を向上できる。

すなわち、第２導電型の半導体層（エピタキシャル層１
７）形成後に第２導電型の半導体領域（Ｐ＋型のチャン
ネルストッパであるＰ中型埋込層１６）を形成する場合
よりも、第２導電型の半導体領域（Ｐ十型埋込暦１６）
すなわちチャンネルストッパとバイポーラ素子形成領域
（Ｐ型ベース領域）との間の距離がとれ、耐圧を大きく
できる。以下。

その理由を更に詳しく述べる。

前述の工程（Ｄ）から明らかなように、Ｓ　ｉ　Ｏ２膜
１５．１６の除去後（第３Ｄ図）はＮ十型埋込層１４表
面とＰ÷型埋込層（Ｐ十型チャンネルストッパ）１６表
面とに断差が生じ、この断差がエピタキシャル層１７の
表面にも現れる。この断差の存在が第３Ｇ図に示すよう
にＮ十型埋込層１４の端部上におけるフィールドＳ　ｉ
　Ｏ２膜２０の一部（２０ａ、２０ｂ）が落ち込み形成
されることになる。この落ち込み形成されたフィールド
ＳｉＯ□膜部分２０ａが、第３工図に示されたベース領
域２２とのアイソレーションマージンを拡大してくれる
。すなわち、フィールドＳ　ｉ　Ｏ，膜部分２０ａ、２
０ｂがＰ中型埋込層１６の横方向の拡がり拡散を抑えて
くれる。また、前述の本発明の製造プロセスからも明ら
かなように、Ｎ十型埋込層１４がＰ十型埋込Ｎ１６より
も不純物濃度が高いためにＰ÷型埋込層１６の横方向の
拡がり拡散を抑えてくれる。

したがって、集積度を向上させつつ、しかも耐圧を向上
させることができる。

（４）基板接合容量を減らすことができる。

すなわち、上記（１）にともない半導体基板とコレクタ
領域とのＰＮ接合面積を減らすことができるため、ＰＮ
接合容量（基板接合容量）を減らすことができる。

また、前述のようにＮ十型埋込層１４がＰ中型埋込層１
６よりも不純物濃度が高い、言い替えれば、Ｐ中型埋込
層１６はＮ＋型埋込層１４よりも不純物濃度が低い。そ
して、前述の工程（Ｇ）でチャンネルストッパ１６が引
き延ばされることがらも裏付けられるように、Ｎ−型半
導体層の不純物濃度はＰ十型埋込層のそれよりもさらに
低い。このため、両者間のＰＮ接合容量の増大を避ける
ことができる。

（５）半導体層の結晶欠陥が生じない。

Ｐ十型埋込層形成のための不純物の導入は薄いＳｉｎ、
膜を通して行われ、がっその後、ＳｉＯ。

膜を取り除いてＰ÷型埋込層の上に直接にエピタキシャ
ル成長を行うため、半導体層の結晶欠陥を生じることが
ない。又、結晶サイズの生長による半導体層表面の凹凸
も少なくなる。

（６）前述の本発明の実施例によれば、以上の他に、さ
らに集積度の向上に大きな効果を有する。

すなわち、アイソプレーナ法に代えてＬＯＣＯ８（Ｓｉ
選択低温酸化）法により形成した５１０２膜により素子
の絶縁分離をおこなっているので、Ｓｉ、Ｎ４膜マスク
下のシリコンのアンダーエッチがなく、したがってその
分マスクに余裕をとる必要がなく集積度を向上できる。

第３Ｆ図〜第３Ｇ図に示すようにアイソレーションＳｉ
ｎ、膜の形成時、Ｓｉ、Ｎ４マスクをエピタキシャル層
の凹部に形成するため、選択酸化によるバードヘッド（
ＳｉＯ□膜の突起部）の形成が緩和され、この上に形成
される配線の段切れがなくなる。このように本実施例に
よれば、先述のマスク合わせ余裕省略による集積度向上
の効果と合わせて、さらに相乗適な効果を奏しバイポー
ラ型ＩＣの集積度向上に極めて有効である。

［変形例］ 次に、本発明の第２の実施例として、素子間の絶縁分離
の方法としてＰＮ接合アイソレーションを利用した例に
ついて説明する。

この場合のプロセスは、先の実施例で述べた半導体基板
１１上にエピタキシャル半導体層１７を形成するまでの
工程（第３Ａ図〜第３Ｅ図）は同じプロセスを用いその
後半導体層１７の表面の一部にＳ　ｉ　Ｏ，膜のホトレ
ジスト処理による窓開エッチを行い、ボロン等を選択的
に拡散又はイオン打込みを行い半導体暦表面からＰ÷型
埋込層１６に達するＰ＋型絶縁分離領域２６を得る。

第４図はこのようなプロセスにより得られたＰ＋型絶縁
分離領域２６により囲まれたＮ型エピタキシャル層１７
表面にＰ十型ベース領域２２．Ｎ＋かたエピタキシャル
領域２３．Ｎ十型コレクタ取出し部２１を形成した構造
を示す。この実施例によれば、先述した実施例によって
得られる効果の他に次のような効果が得られる。特に、
高速性を要求されＩＣではエピタキシャル層１７は薄く
。

例えば１．５〜２．０μｍに形成されるので、ＰＮ接合
による分離方法の組み合わせによっても絶縁分離領域の
面積は殆ど変化なく高集積度のｒｃが得られる。また、
酸化膜による分離法（アイソプレーナ法）によった場合
と異なり、表面が平坦になり、配線層の断線防止などに
効都合である。

【図面の簡単な説明】

第１図は本発明のバイポーラＩＣを示す要部断面図。 第２図は本発明のバイポーラＩＣを示す要部平面図。 第３Ａ図〜第３工図は本発明によるＩＣの製造プロセス
を示すための各工程の断面図。 第４図は本発明によるバイポーラＩＣの他の形態を示す
断面図。 第５図は従来技術により製造されたバイポーラＩＣの例
を示す要部断面図。 第６図は従来技術により製造されたバイポーラＩＣの例
を示す要部平面図。 １１・・・Ｐ−型シリコン基板、１２・・・薄い酸化膜
、１３・・・シリコン窒化膜、１４・・・Ｎ÷型埋込層
、１５・・・厚い酸化膜、１６・・・Ｐ十型チャンネル
ストッパ、１７・・・Ｎ−型エピタキシャル層、２０・
・・絶縁分離用のフィールド酸化膜、２１・・・Ｎ十型
コレクタ接続領域、２２・・・Ｐ型ベース領域、２３・
・・Ｎ型エミッタ領域、２５・・・ＰＳＧ膜、２６・・
・Ｐ十型分離領域。 第　　１　　図 第３八図 第３８図 第２図 ＩＣ 第３Ｃ図 第 図 第 図 第 図 第 図 ＼ ７／ ／Ａ 第 ｑ 第 第 工 第 第 図 図 図 図 図 ／Ｃ

Claims (1)

1. 【特許請求の範囲】 １、（１）第１導電型の半導体基板上に薄い酸化膜を介
   して耐酸化膜を選択的に形成する工程、 （２）前記基板の表面の前記耐酸化膜が形成されない領
   域に第２導電型の半導体領域を形成するための不純物導
   入を行ない、かつ前記耐酸化膜が形成されない基板表面
   に熱酸化による厚い酸化膜を形成する工程、 （３）前記厚い酸化膜をマスクとして前記耐酸化膜を取
   除いた領域に第１導電型の半導体領域を形成するための
   不純物を導入する工程、 （４）前記酸化膜を取除いて基板の表面を露出させた後
   にその基板表面上に第２導電型半導体層を形成する工程
   、 よりなることを特徴とする半導体集積回路装置の製造法
   。 ２、前記他の第１導電型の半導体領域により分離された
   前記第２導電型の半導体層の他の領域に素子領域を形成
   する工程を含むことを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置の製造法。