JP5076098B2 - 第二のポリ層の形成後に二重ポリバイポーラトランジスタの2つのレベルをドーピングするプロセス - Google Patents
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- 238000000034 method Methods 0.000 title claims description 20
- 230000015572 biosynthetic process Effects 0.000 title description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 44
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 38
- 238000009792 diffusion process Methods 0.000 claims description 37
- 239000012535 impurity Substances 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 37
- 239000000463 material Substances 0.000 claims description 36
- 238000004519 manufacturing process Methods 0.000 claims description 21
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000012212 insulator Substances 0.000 claims 1
- 239000002019 doping agent Substances 0.000 description 28
- 239000000758 substrate Substances 0.000 description 25
- 239000007943 implant Substances 0.000 description 23
- 230000000295 complement effect Effects 0.000 description 17
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0826—Combination of vertical complementary transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
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- General Physics & Mathematics (AREA)
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Description
(a) 第一層は導電型決定不純物に関して第二層の拡散係数より大きい拡散係数を有する珪化物から成る珪化物層を含み、第一層を貫通する開口により第二層の表面領域を露出させるように半導体材料の第二層の表面上に第一層を選択的に形成し;
(b) 第一層への導電型決定不純物の導入を完了するのに先立って、前記開口内及び第二層の前記表面領域上に半導体材料の第三層を形成し;
(c) 第一層及び第三層内に導電型決定不純物を導入し;
(d) 第三層内に導入された導電型決定不純物をそれを通して第二層まで垂直に拡散させ、且つ第一層内に導入された導電型決定不純物をそれを通して横方向及び垂直に第二層まで拡散させるために、段階(c)から得られた構造をアニーリングする
各段階を有し、
第一層に導電型決定不純物を導入する段階は、第一層上にマスク開口を設けるように第一層の一部をマスクすること、及び前記マスク開口内に導電型決定不純物を導入することを有する、バイポーラ半導体デバイスの製造方法を含む。
(a) 半導体基板であり、それの第一の部分で形成された第一の導電型の第一のコレクタ領域とそれの第二の部分で形成された第二の導電型の第二のコレクタ領域とを有する半導体基板を設け;
(b) 第一層は導電型決定不純物に関して半導体基板の拡散係数より大きい拡散係数を有する珪化物材料を含み、半導体基板の第一の部分の第一の表面領域を第一層を貫通する第一の開口により露出させ、半導体基板の第二の部分の第二の表面領域を第一層を貫通する第二の開口により露出させるように、半導体基板の第一及び第二の部分上に第一層を選択的に形成し;
(c) 半導体基板の第一の部分の第一のコレクタ領域の前記第一の表面領域内に第二の導電型の第一のベース領域を形成し、半導体基板の第二の部分の第二のコレクタ領域の前記第二の表面領域内に第一の導電型の第二のベース領域を形成し;
(d) 第一層の第一及び第二の部分への導電型決定不純物の導入を完了するのに先立って、第一の開口内で半導体基板の第一の部分の前記第一の表面領域上に、及び第二の開口内で半導体基板の第二の部分の前記第二の表面領域上に半導体材料を形成し;
(e) 第一の導電型の第一のエミッタ層を形成するように第一の開口内の半導体材料内に、及び第一層の第二の部分内に第一の導電型の不純物を導入し、第二の開口内の半導体材料内に、及び第一層の第一の部分に第二の導電型の不純物を導入し;
(f) 第一の開口内の半導体材料内に導入された第一の導電型の不純物をそれを通して垂直に拡散させ、第二の導電型の第一のベース領域と接触する第一の導電型の第一のエミッタ領域を形成し、第二の開口内の半導体材料内に導入された第二の導電型の不純物を第一の導電型の第二のベース領域にそれを通して垂直に拡散させ、第一層の第二の部分内に導入された第一の導電型の不純物及び第一層の第一の部分内に導入された第二の導電型の不純物を半導体基板のそれぞれ第二及び第一の部分にそれを通り抜けて横方向及び垂直に拡散させ、それぞれ第二及び第一のベース領域を横切るように、段階(e)から得られる構造をアニーリングする各段階により相補的バイポーラトランジスタ集積回路アーキテクチャーを製造する方法を含む。
この第一のフォトレジストマスク60を用いて開口63、67により露出された酸化物層35のこれらの部分はエッチングされて除去され、それによりマスク開口を通して下にあるタングステン珪化物層33を露出させる。N型インプラント(例えばAs又はP)はなお置かれているレジストマスク60でなされ、それによりそれぞれの露出されたエミッタポリプラグ51と、コレクタ接触珪化物領域65と、第三の開口67により露出されたベース珪化物材料とをドープする。 このN+インプラント後にレジストマスク60は除去され、レジスト材料70の新たな層がエミッタポリプラグ52上の第一の開口71と、PNPトランジスタ構造に関する第二のコレクタ接触酸化物珪化物ポリスタック領域75上の第二の開口73と、NPNトランジスタのエミッタポリプラグ51がそれを通して形成される開口47のエッジ57の近傍又は付近の第三の開口77とを設けるよう堆積され、露光され、現像される。斯くして第三の開口77が開口47のエッジ57により近く、開口48のエッジ58から遠く離れる。
フォトレジストマスク層160内の開口を通して開口163、167により露出された酸化物層135のこれらの部分はエッチングされて除去され、それによりマスク開口を通して下にあるタングステン珪化物層133を露出させる。N型インプラント(例えばAs又はP)はなお置かれているレジストマスク160でなされ、それによりそれぞれの露出されたエミッタポリプラグ151と、コレクタ接触珪化物領域165と、第三の開口167により露出されたベース珪化物材料とをドープする。
13、15 エミッタポリ層
14 エミッタ接点
16 側壁スペーサ
19 接触金属
20、120 基板
21、23 アイランド
24 酸化物
25 上面
30,130 多層ラミネート構造
31 ポリ層
32,132 環
33,133 珪化物層
35,135 酸化物
36、37、136、137 ベース領域
38、39、138、139 コレクタ接触表面領域
41、141 P型真性ベース領域
42、142 N型真性ベース領域
43 側壁スペーサ
46、129、146 ギャップ
47、48、63、67、71、73、77、147、148、163、167、171、173、177 開口
51、52、150、151、152 ポリプラグ
57、58、157、158 エッジ
60、160 フォトレジスト層
65、75、165、175 ポリスタック領域
70、170 マスク
124 オーバーレイ酸化物
Claims (10)
- (a) 第一層は導電型決定不純物に関して第二層の拡散係数より大きい拡散係数を有する珪化物から成る珪化物層を含み、第一層を貫通する開口により第二層の表面領域を露出させるように半導体材料の第二層の表面上に第一層を選択的に形成し;
(b) 第一層への導電型決定不純物の導入を完了するのに先立って、前記開口内及び第二層の前記表面領域上に半導体材料の第三層を形成し;
(c) 第一層及び第三層内に導電型決定不純物を導入し;
(d) 第三層内に導入された導電型決定不純物をそれを通して第二層まで垂直に拡散させ、且つ第一層内に導入された導電型決定不純物をそれを通して横方向及び垂直に第二層まで拡散させるために、段階(c)から得られた構造をアニーリングする
各段階を有し、
第一層に導電型決定不純物を導入する段階は、第一層上にマスク開口を設けるように第一層の一部をマスクすること、及び前記マスク開口内に導電型決定不純物を導入することを有する、
バイポーラ半導体デバイスの製造方法。 - 前記マスク開口は第一層のエッジ付近に設けられる、請求項1に記載の方法。
- 前記珪化物層はタングステン珪化物層を有する、請求項1又は2に記載の方法。
- 第一層を貫通する前記開口により露出された第二層の表面領域は、第三層内に段階(c)で導入された導電型決定不純物の導電型と逆の導電型を有する、請求項1乃至3の何れか一項に記載の方法。
- 第一層は、第二層の前記表面上に直接形成された第一の多結晶半導体層部分と、第一の多結晶半導体層部分上に形成された前記珪化物層により形成される第二の層部分とからなり、
段階(c)は導電型決定不純物を第二の層部分に導入することを有し、
段階(d)は第二の層部分内に導入された導電型決定不純物を、それを通して横方向及び垂直に第一の多結晶半導体層部分内に、さらに、第一の多結晶半導体層部分を貫通して第二層まで拡散させるために、段階(c)から得られた構造をアニーリングすることを有する、
請求項1又は2に記載の方法。 - 第一層は、第二層の前記表面上に直接形成された前記珪化物層により形成される第一の層部分からなり、
段階(c)は導電型決定不純物を第一の層部分に導入することを有し、
段階(d)は第一の層部分内に導入された導電型決定不純物を、それを通して横方向及び垂直に第二層まで拡散させるために、段階(c)から得られた構造をアニーリングすることを有する、
請求項4に記載の方法。 - 第一層を貫通する前記開口により露出された第二層の前記表面領域は、第一の層部分内に段階(c)で導入された導電型決定不純物の導電型に対応する導電型を有し、ここで導電型決定不純物に関する拡散係数は第一層に対して、第二層に対してより少なくとも数桁大きい請求項6記載の方法。
- 第三層は多結晶半導体材料からなり、段階(c)は前記開口で第三層を通して、及び第一層を通して導電型決定不純物を拡散させる段階を含む、請求項1乃至7の何れか一項に記載の方法。
- 前記開口内の半導体材料の第三層はアモルファス半導体材料からなり、第二層の前記表面領域は第一の導電型を有し、ここで段階(c)は第三層内に第二の導電型の不純物を導入し、段階(c)は第一層内に第一の導電型の不純物を導入し、第三層内に第二の導電型の不純物を導入し、段階(c)に先立って、段階(b)から得られた構造を所定の上昇された温度に加熱し、好ましくは該所定の上昇された温度は少なくとも900℃である、請求項1乃至7の何れか一項に記載の方法。
- 前記第一層上の前記マスク開口は、絶縁体層によって前記第二層から離隔された前記第一層の部分上にある、請求項1乃至9の何れか一項に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US405660 | 1995-03-17 | ||
US08/405,660 US5614422A (en) | 1995-03-17 | 1995-03-17 | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05798596A Division JP4174579B2 (ja) | 1995-03-17 | 1996-03-14 | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの2つのレベルをドーピングするプロセス |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008235927A JP2008235927A (ja) | 2008-10-02 |
JP5076098B2 true JP5076098B2 (ja) | 2012-11-21 |
Family
ID=23604656
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05798596A Expired - Fee Related JP4174579B2 (ja) | 1995-03-17 | 1996-03-14 | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの2つのレベルをドーピングするプロセス |
JP2008117601A Expired - Fee Related JP5076098B2 (ja) | 1995-03-17 | 2008-04-28 | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの2つのレベルをドーピングするプロセス |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05798596A Expired - Fee Related JP4174579B2 (ja) | 1995-03-17 | 1996-03-14 | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの2つのレベルをドーピングするプロセス |
Country Status (4)
Country | Link |
---|---|
US (3) | US5614422A (ja) |
EP (1) | EP0732746B1 (ja) |
JP (2) | JP4174579B2 (ja) |
DE (1) | DE69629974T2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5614422A (en) * | 1995-03-17 | 1997-03-25 | Harris Corporation | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer |
US6969671B2 (en) * | 1995-11-14 | 2005-11-29 | Renesas Technology Corporation | Semiconductor integrated device and method of fabrication thereof |
JP3443219B2 (ja) | 1995-11-14 | 2003-09-02 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
KR100190029B1 (ko) * | 1996-03-19 | 1999-06-01 | 윤종용 | 바이씨모스 에스램 소자의 제조방법 |
IT1301729B1 (it) * | 1998-06-16 | 2000-07-07 | St Microelectronics Srl | Processo per il drogaggio selettivo di una fetta di materialesemiconduttore mediante impiantazione ionica. |
US6194280B1 (en) * | 1998-12-18 | 2001-02-27 | Texas Instruments Incorporated | Method for forming a self-aligned BJT emitter contact |
JP3506632B2 (ja) * | 1999-03-25 | 2004-03-15 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
US6333235B1 (en) * | 2000-04-12 | 2001-12-25 | Industrial Technologyresearch Institute | Method for forming SiGe bipolar transistor |
MXPA05010819A (es) * | 2003-04-08 | 2006-03-30 | Progenics Pharm Inc | Uso de antagonistas de opioide perifericos, especialmente metilnaltrexona para tratar sindrome de intestino irritable. |
US6933202B1 (en) * | 2004-04-09 | 2005-08-23 | Newport Fab, Llc | Method for integrating SiGe NPN and vertical PNP devices on a substrate and related structure |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3580206D1 (de) * | 1984-07-31 | 1990-11-29 | Toshiba Kawasaki Kk | Bipolarer transistor und verfahren zu seiner herstellung. |
US4752589A (en) * | 1985-12-17 | 1988-06-21 | Siemens Aktiengesellschaft | Process for the production of bipolar transistors and complementary MOS transistors on a common silicon substrate |
US4737472A (en) * | 1985-12-17 | 1988-04-12 | Siemens Aktiengesellschaft | Process for the simultaneous production of self-aligned bipolar transistors and complementary MOS transistors on a common silicon substrate |
US4902640A (en) * | 1987-04-17 | 1990-02-20 | Tektronix, Inc. | High speed double polycide bipolar/CMOS integrated circuit process |
US5354699A (en) * | 1987-05-13 | 1994-10-11 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
JP2508818B2 (ja) * | 1988-10-03 | 1996-06-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
US5204274A (en) * | 1988-11-04 | 1993-04-20 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
WO1990013916A1 (en) * | 1989-05-10 | 1990-11-15 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor devices |
US4960726A (en) * | 1989-10-19 | 1990-10-02 | International Business Machines Corporation | BiCMOS process |
US4997775A (en) * | 1990-02-26 | 1991-03-05 | Cook Robert K | Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor |
US5175607A (en) * | 1990-04-26 | 1992-12-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
JP3207883B2 (ja) * | 1990-09-18 | 2001-09-10 | 松下電器産業株式会社 | バイポーラ半導体装置の製造方法 |
JPH04241422A (ja) * | 1991-01-16 | 1992-08-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP3211374B2 (ja) * | 1991-05-21 | 2001-09-25 | ソニー株式会社 | 半導体装置及び半導体装置の製造方法 |
US5151378A (en) * | 1991-06-18 | 1992-09-29 | National Semiconductor Corporation | Self-aligned planar monolithic integrated circuit vertical transistor process |
US5198375A (en) * | 1992-03-23 | 1993-03-30 | Motorola Inc. | Method for forming a bipolar transistor structure |
JPH0684926A (ja) * | 1992-08-31 | 1994-03-25 | Hitachi Ltd | バイポーラトランジスタおよびその製造方法 |
JP3343968B2 (ja) * | 1992-12-14 | 2002-11-11 | ソニー株式会社 | バイポーラ型半導体装置およびその製造方法 |
JP3156001B2 (ja) * | 1993-02-10 | 2001-04-16 | 日本電信電話株式会社 | 半導体装置の製造方法 |
JPH07142419A (ja) * | 1993-11-15 | 1995-06-02 | Toshiba Corp | 半導体装置の製造方法 |
EP0709894B1 (en) * | 1994-10-28 | 2001-08-08 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | High-frequency bipolar transistor structure, and related manufacturing process |
US5614422A (en) * | 1995-03-17 | 1997-03-25 | Harris Corporation | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer |
-
1995
- 1995-03-17 US US08/405,660 patent/US5614422A/en not_active Expired - Lifetime
-
1996
- 1996-03-13 EP EP96301722A patent/EP0732746B1/en not_active Expired - Lifetime
- 1996-03-13 DE DE69629974T patent/DE69629974T2/de not_active Expired - Fee Related
- 1996-03-14 JP JP05798596A patent/JP4174579B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-03 US US08/775,361 patent/US5686322A/en not_active Expired - Lifetime
- 1997-01-03 US US08/775,360 patent/US5776814A/en not_active Expired - Lifetime
-
2008
- 2008-04-28 JP JP2008117601A patent/JP5076098B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0732746A3 (en) | 1997-08-20 |
EP0732746A2 (en) | 1996-09-18 |
US5686322A (en) | 1997-11-11 |
DE69629974T2 (de) | 2004-07-22 |
DE69629974D1 (de) | 2003-10-23 |
US5776814A (en) | 1998-07-07 |
JPH08264557A (ja) | 1996-10-11 |
JP2008235927A (ja) | 2008-10-02 |
JP4174579B2 (ja) | 2008-11-05 |
EP0732746B1 (en) | 2003-09-17 |
US5614422A (en) | 1997-03-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120118 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120420 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A711 | Notification of change in applicant |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
A521 | Written amendment |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150907 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |