JP3156001B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はポリサイド電極またはポ
リサイド配線を有する半導体装置に係わり、特にポリサ
イドを構成する下層のシリコン半導体膜中の不純物が上
層の高融点金属シリサイド膜中に拡散することを抑制さ
せる構造の半導体装置およびその製造方法に関するもの
である。
リサイド配線を有する半導体装置に係わり、特にポリサ
イドを構成する下層のシリコン半導体膜中の不純物が上
層の高融点金属シリサイド膜中に拡散することを抑制さ
せる構造の半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】近年、ＬＳＩに代表される半導体装置に
おいては、集積度の向上およびデバイス動作速度の向上
を図るため、最小パターンサイズが約０．５μｍ以下と
微細化が急速に進んでいる。このような極微細ＬＳＩで
設計通りの高速動作を実現するためにはトランジスタな
どの能動素子の高速動作が正確に行われると同時に能動
素子の電極および素子間配線の抵抗が十分に低抵抗であ
ることが重要である。
おいては、集積度の向上およびデバイス動作速度の向上
を図るため、最小パターンサイズが約０．５μｍ以下と
微細化が急速に進んでいる。このような極微細ＬＳＩで
設計通りの高速動作を実現するためにはトランジスタな
どの能動素子の高速動作が正確に行われると同時に能動
素子の電極および素子間配線の抵抗が十分に低抵抗であ
ることが重要である。
【０００３】配線の形成においては、その寸法が小さく
なるとともに配線抵抗が増大するため、抵抗の増加を最
小限とするための対策が講じられている。特に微細化の
進展の著しいＭＯＳＬＳＩにおいては、前述のような観
点から、ゲート電極として従来のポリシリコン電極から
高融点金属シリサイドとポリシリコンとの積層体からな
るより低抵抗なポリサイド電極への改良が図られてい
る。
なるとともに配線抵抗が増大するため、抵抗の増加を最
小限とするための対策が講じられている。特に微細化の
進展の著しいＭＯＳＬＳＩにおいては、前述のような観
点から、ゲート電極として従来のポリシリコン電極から
高融点金属シリサイドとポリシリコンとの積層体からな
るより低抵抗なポリサイド電極への改良が図られてい
る。
【０００４】図６（ｅ）は、ＭＯＳトランジスタを例に
従来のポリサイドゲート電極を用いた半導体装置の要部
を説明する断面図である。図６（ｅ）において、ａは半
導体基板、ｂは絶縁膜、ｃはゲート絶縁膜であり、この
ゲート絶縁膜ｃ上にはシリコン半導体膜としてポリシリ
コン膜ｄと高融点金属シリサイド膜としてタングステン
シリサイド膜ｅとの積層構造からなるタングステンポリ
サイド電極ｉ′が形成されており、ポリシリコン膜ｄは
タングステンシリサイド膜ｅと直接接触する構造となっ
ている。
従来のポリサイドゲート電極を用いた半導体装置の要部
を説明する断面図である。図６（ｅ）において、ａは半
導体基板、ｂは絶縁膜、ｃはゲート絶縁膜であり、この
ゲート絶縁膜ｃ上にはシリコン半導体膜としてポリシリ
コン膜ｄと高融点金属シリサイド膜としてタングステン
シリサイド膜ｅとの積層構造からなるタングステンポリ
サイド電極ｉ′が形成されており、ポリシリコン膜ｄは
タングステンシリサイド膜ｅと直接接触する構造となっ
ている。
【０００５】なお、図６（ｅ）において、ｈはシリコン
酸化膜、ｊはゲート側面熱酸化膜、ｋはｎ- 拡散層、ｌ
はゲート側面ＣＶＤシリコン酸化膜、ｍはｎ+ 拡散層、
ｑは層間絶縁膜、ｒはコンタクトホール、ｓはアルミニ
ウム電極である。
酸化膜、ｊはゲート側面熱酸化膜、ｋはｎ- 拡散層、ｌ
はゲート側面ＣＶＤシリコン酸化膜、ｍはｎ+ 拡散層、
ｑは層間絶縁膜、ｒはコンタクトホール、ｓはアルミニ
ウム電極である。
【０００６】図６（ａ）〜（ｄ）は、図６（ｅ）に示す
半導体装置の製造工程を示す断面図であり、従来のポリ
サイドゲート電極構造を用いた半導体装置の製造工程を
説明する。まず、図６（ａ）に示すように例えば導電型
がｐ型の半導体基板ａの表面にシリコン酸化膜からなる
厚い絶縁膜ｂを形成して素子分離領域を形成し、厚い絶
縁膜ｂと接続して約１００Å程度の薄いシリコン酸化膜
を形成してゲート絶縁膜ｃとする。
半導体装置の製造工程を示す断面図であり、従来のポリ
サイドゲート電極構造を用いた半導体装置の製造工程を
説明する。まず、図６（ａ）に示すように例えば導電型
がｐ型の半導体基板ａの表面にシリコン酸化膜からなる
厚い絶縁膜ｂを形成して素子分離領域を形成し、厚い絶
縁膜ｂと接続して約１００Å程度の薄いシリコン酸化膜
を形成してゲート絶縁膜ｃとする。
【０００７】次に図６（ｂ）に示すように絶縁膜ｂおよ
びゲート絶縁膜ｃ上にＣＶＤ法によりポリシリコン膜ｄ
を約０．１５μｍの厚さに形成した後、イオン注入法に
より不純物として例えば燐をポリシリコン膜ｄ中に添加
する。このポリシリコン膜ｄに代わってアモルファスシ
リコンが用いられる場合もあり、不純物の添加法として
イオン注入法に代わってＣＶＤシリコン膜形成時に不純
物を添加する場合もある。不純物の添加量は、ポリシリ
コン膜ｄが縮退状態となり、十分に低抵抗となるために
は、２×１０20ｃｍ-2以上が必要である。
びゲート絶縁膜ｃ上にＣＶＤ法によりポリシリコン膜ｄ
を約０．１５μｍの厚さに形成した後、イオン注入法に
より不純物として例えば燐をポリシリコン膜ｄ中に添加
する。このポリシリコン膜ｄに代わってアモルファスシ
リコンが用いられる場合もあり、不純物の添加法として
イオン注入法に代わってＣＶＤシリコン膜形成時に不純
物を添加する場合もある。不純物の添加量は、ポリシリ
コン膜ｄが縮退状態となり、十分に低抵抗となるために
は、２×１０20ｃｍ-2以上が必要である。
【０００８】次に希弗酸エッチによりポリシリコン膜ｄ
上の自然酸化膜を除去してから、例えばスパッタ法によ
りタングステンシリサイド膜ｅを約０．１５μｍの厚さ
に形成する。この段階でポリシリコン膜ｄとタングステ
ンシリサイド膜ｅとにより、タングステンポリサイド構
造ｆ′が形成された。次にタングステンシリサイド膜ｅ
上にシリコン酸化膜ｈを形成する。このシリコン酸化膜
ｈは後の工程でタングステンポリサイドを熱処理する時
に下層のポリシリコン膜ｄ中に含有された不純物が上層
のタングステンシリサイド膜ｅを通り抜けて外方拡散す
ることを防止するために必要である。
上の自然酸化膜を除去してから、例えばスパッタ法によ
りタングステンシリサイド膜ｅを約０．１５μｍの厚さ
に形成する。この段階でポリシリコン膜ｄとタングステ
ンシリサイド膜ｅとにより、タングステンポリサイド構
造ｆ′が形成された。次にタングステンシリサイド膜ｅ
上にシリコン酸化膜ｈを形成する。このシリコン酸化膜
ｈは後の工程でタングステンポリサイドを熱処理する時
に下層のポリシリコン膜ｄ中に含有された不純物が上層
のタングステンシリサイド膜ｅを通り抜けて外方拡散す
ることを防止するために必要である。
【０００９】次に図示しないがシリコン酸化膜ｈ上にフ
ォトリソグラフィ法によりゲート電極レジストパターン
を形成し、ＲＩＥ法によりこのレジストパターンをマス
クとしてシリコン酸化膜ｈをエッチングしてゲート電極
パターンをシリコン酸化膜ｈに転写した後、酸素プラズ
マ処理により前述したレジストパターンを除去する。
ォトリソグラフィ法によりゲート電極レジストパターン
を形成し、ＲＩＥ法によりこのレジストパターンをマス
クとしてシリコン酸化膜ｈをエッチングしてゲート電極
パターンをシリコン酸化膜ｈに転写した後、酸素プラズ
マ処理により前述したレジストパターンを除去する。
【００１０】次に図６（ｃ）に示すようにシリコン酸化
膜ｈをマスクとしてタングステンシリサイド膜ｅ，ポリ
シリコン膜ｄの順にドライエッチングし、タングステン
ポリサイド電極ｉ′を形成する。次に図６（ｄ）に示す
ように熱酸化によりタングステンポリサイド電極ｉ′の
側面に酸化膜ｊを形成した後、イオン注入法により例え
ば燐を不純物として半導体基板ａに浅く導入し、約８０
０℃，３０分の熱処理を行ってｎ- 拡散層ｋを形成す
る。
膜ｈをマスクとしてタングステンシリサイド膜ｅ，ポリ
シリコン膜ｄの順にドライエッチングし、タングステン
ポリサイド電極ｉ′を形成する。次に図６（ｄ）に示す
ように熱酸化によりタングステンポリサイド電極ｉ′の
側面に酸化膜ｊを形成した後、イオン注入法により例え
ば燐を不純物として半導体基板ａに浅く導入し、約８０
０℃，３０分の熱処理を行ってｎ- 拡散層ｋを形成す
る。
【００１１】その後、ＣＶＤ法によりシリコン酸化膜を
堆積した後、全面をＲＩＥ法によりドライエッチングし
てゲート電極側面にシリコン酸化膜ｌを形成してから、
イオン注入法により例えば燐を不純物として半導体基板
ａに導入して８５０℃〜９００℃の熱処理を行い、ｎ+
拡散層ｍを形成する。これらの拡散層形成のための熱処
理工程は、タングステンポリサイド電極ｉ′のタングス
テンシリサイド膜ｅの多結晶化およびポリシリコン膜ｄ
中の不純物の活性化のためのポリサイド化熱処理も兼ね
ている。この熱処理によりタングステンポリサイド電極
ｉ′は十分に抵抗の低いゲート電極となる。
堆積した後、全面をＲＩＥ法によりドライエッチングし
てゲート電極側面にシリコン酸化膜ｌを形成してから、
イオン注入法により例えば燐を不純物として半導体基板
ａに導入して８５０℃〜９００℃の熱処理を行い、ｎ+
拡散層ｍを形成する。これらの拡散層形成のための熱処
理工程は、タングステンポリサイド電極ｉ′のタングス
テンシリサイド膜ｅの多結晶化およびポリシリコン膜ｄ
中の不純物の活性化のためのポリサイド化熱処理も兼ね
ている。この熱処理によりタングステンポリサイド電極
ｉ′は十分に抵抗の低いゲート電極となる。
【００１２】次に図６（ｅ）に示すようにＣＶＤ法によ
り層間絶縁膜ｑを形成した後、フォトリソグラフィ工程
とＲＩＥ工程とによりコンタクトホールｒを開口後、ア
ルミニウムを堆積し、フォトリソグラフィ工程とＲＩＥ
工程とによりアルミニウム電極ｓを形成してＭＯＳトラ
ンジスタを完成する。
り層間絶縁膜ｑを形成した後、フォトリソグラフィ工程
とＲＩＥ工程とによりコンタクトホールｒを開口後、ア
ルミニウムを堆積し、フォトリソグラフィ工程とＲＩＥ
工程とによりアルミニウム電極ｓを形成してＭＯＳトラ
ンジスタを完成する。
【００１３】
【発明が解決しようとする課題】しかしながら、前述し
た従来の半導体装置の製造方法では、図６（ｄ）で説明
したポリサイド化熱処理工程において、ポリシリコン膜
ｄ中に含有させていた燐がタングステンシリサイド膜ｅ
へ拡散した結果、ポリシリコン膜ｄにおける燐濃度が低
下していた。
た従来の半導体装置の製造方法では、図６（ｄ）で説明
したポリサイド化熱処理工程において、ポリシリコン膜
ｄ中に含有させていた燐がタングステンシリサイド膜ｅ
へ拡散した結果、ポリシリコン膜ｄにおける燐濃度が低
下していた。
【００１４】このようなポリサイド電極をゲート電極と
したＭＯＳ構造では、図２にＭＯＳダイオードの低周波
容量−電圧特性に示すようにＭＯＳ界面が劣化した特性
となり、後述する本発明適用のＭＯＳダイオードで得
られた正規の特性とは大きくなる結果を示していた。
これはポリシリコン膜ｄ中での燐濃度が低下したために
ポリシリコン膜ｄにおける縮退状態を維持できず、ポリ
シリコン膜ｄが半導体としての性質を回復するため、ポ
リサイド電極に電圧を印加したとき、ポリシリコン膜ｄ
のゲート絶縁膜近傍に空乏層が生成され、ポリシリコン
中の界面準位が顕在化するためである。これはＭＯＳト
ランジスタのオン，オフ制御に重要な閾値電圧の変動と
なって現れ、ＭＯＳトランジスタ特性を劣化させる重大
な問題となっていた。
したＭＯＳ構造では、図２にＭＯＳダイオードの低周波
容量−電圧特性に示すようにＭＯＳ界面が劣化した特性
となり、後述する本発明適用のＭＯＳダイオードで得
られた正規の特性とは大きくなる結果を示していた。
これはポリシリコン膜ｄ中での燐濃度が低下したために
ポリシリコン膜ｄにおける縮退状態を維持できず、ポリ
シリコン膜ｄが半導体としての性質を回復するため、ポ
リサイド電極に電圧を印加したとき、ポリシリコン膜ｄ
のゲート絶縁膜近傍に空乏層が生成され、ポリシリコン
中の界面準位が顕在化するためである。これはＭＯＳト
ランジスタのオン，オフ制御に重要な閾値電圧の変動と
なって現れ、ＭＯＳトランジスタ特性を劣化させる重大
な問題となっていた。
【００１５】また、ｐ型ＭＯＳトランジスタとｎ型ＭＯ
Ｓトランジスタとを搭載したＣＭＯＳに代表されるＬＳ
Ｉでは、近年素子の微細化とともにＭＯＳトランジスタ
の高性能化を維持するため、ｐ型ＭＯＳトランジスタの
ゲート電極にはｐ型の導電性を付与する不純物を高濃度
に添加したポリシリコンを、ｎ型ＭＯＳトランジスタの
ゲート電極にはｎ型の導電性を付与する不純物を高濃度
に添加したポリシリコンをそれぞれ導入した異極ゲート
電極を採用している。
Ｓトランジスタとを搭載したＣＭＯＳに代表されるＬＳ
Ｉでは、近年素子の微細化とともにＭＯＳトランジスタ
の高性能化を維持するため、ｐ型ＭＯＳトランジスタの
ゲート電極にはｐ型の導電性を付与する不純物を高濃度
に添加したポリシリコンを、ｎ型ＭＯＳトランジスタの
ゲート電極にはｎ型の導電性を付与する不純物を高濃度
に添加したポリシリコンをそれぞれ導入した異極ゲート
電極を採用している。
【００１６】図７は、この異極ゲート電極をポリサイド
構造で形成した従来例を示したものであり、図７（ａ）
は平面図、図７（ｂ）は図７（ａ）のＢ−Ｂ′線の断面
図である。同図において、ｍ′はｐ+ 拡散層、ｉ″はｐ
+ タングステンポリサイド電極である。このように構成
される異極ポリサイド電極においても、ポリサイド化熱
処理工程において、ポリシリコン膜ｄからシリサイド膜
ｅへ矢印で示すように不純物の拡散が生じる。ところ
で、シリサイド中での燐の拡散係数は、シリコン中での
拡散係数に比べて３桁程度大きいことが知られている。
これは、例えば文献（C.B.CooperIII et.al.:Dopant re
distribution in silicides"J.Vac.Sci.Technol.B,Vol.
2,No.4,1984,pp.718）において詳細に記載されている。
構造で形成した従来例を示したものであり、図７（ａ）
は平面図、図７（ｂ）は図７（ａ）のＢ−Ｂ′線の断面
図である。同図において、ｍ′はｐ+ 拡散層、ｉ″はｐ
+ タングステンポリサイド電極である。このように構成
される異極ポリサイド電極においても、ポリサイド化熱
処理工程において、ポリシリコン膜ｄからシリサイド膜
ｅへ矢印で示すように不純物の拡散が生じる。ところ
で、シリサイド中での燐の拡散係数は、シリコン中での
拡散係数に比べて３桁程度大きいことが知られている。
これは、例えば文献（C.B.CooperIII et.al.:Dopant re
distribution in silicides"J.Vac.Sci.Technol.B,Vol.
2,No.4,1984,pp.718）において詳細に記載されている。
【００１７】したがって異極ポリサイド電極において
は、ポリシリコンからシリサイドへの不純物の拡散によ
りポリシリコン中での不純物濃度が低下するのみでな
く、シリサイド中でのｐ型およびｎ型不純物の高速相互
拡散が生じて異極ポリシリコンでの不純物が相殺される
結果、ポリシリコン中で極度の不純物濃度の低下が生
じ、例えば文献（H.Hayashida et.al.:"Dopant redistr
ibution in dual gate w-polycide CMOS and its impro
vement by RTA"Proc.VLSI Symp.,p.29,1989）に詳細に
述べられているようにＭＯＳトランジスタの閾値電圧が
大きな変動をきたし、ＬＳＩの正常動作の大きな障害と
なっていた。
は、ポリシリコンからシリサイドへの不純物の拡散によ
りポリシリコン中での不純物濃度が低下するのみでな
く、シリサイド中でのｐ型およびｎ型不純物の高速相互
拡散が生じて異極ポリシリコンでの不純物が相殺される
結果、ポリシリコン中で極度の不純物濃度の低下が生
じ、例えば文献（H.Hayashida et.al.:"Dopant redistr
ibution in dual gate w-polycide CMOS and its impro
vement by RTA"Proc.VLSI Symp.,p.29,1989）に詳細に
述べられているようにＭＯＳトランジスタの閾値電圧が
大きな変動をきたし、ＬＳＩの正常動作の大きな障害と
なっていた。
【００１８】このように前述した従来例で明かなように
問題は、ポリサイド化熱処理時にポリシリコン中の不純
物がシリサイドへ拡散することである。したがって問題
解決のためには、ポリシリコンからシリサイドへの不純
物の拡散を防止する手法を適用する必要がある。このと
きの付帯条件としてポリサイド構造を電極および配線と
して利用するためにはポリサイド構造の成膜であるポリ
シリコン膜とシリサイド膜とが電気的に導通状態を維持
することが必要である。また、出来得れば、ポリサイド
工程の前後の工程へ及ぼす影響が小さくなるように簡易
かつ低温での手法が望まれる。
問題は、ポリサイド化熱処理時にポリシリコン中の不純
物がシリサイドへ拡散することである。したがって問題
解決のためには、ポリシリコンからシリサイドへの不純
物の拡散を防止する手法を適用する必要がある。このと
きの付帯条件としてポリサイド構造を電極および配線と
して利用するためにはポリサイド構造の成膜であるポリ
シリコン膜とシリサイド膜とが電気的に導通状態を維持
することが必要である。また、出来得れば、ポリサイド
工程の前後の工程へ及ぼす影響が小さくなるように簡易
かつ低温での手法が望まれる。
【００１９】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、前
述した付帯条件を満足しつつ、ポリサイド化熱処理時に
ポリシリコン中の不純物がシリサイドへ拡散することを
抑止した半導体装置およびその製造方法を提供すること
にある。
を解決するためになされたものであり、その目的は、前
述した付帯条件を満足しつつ、ポリサイド化熱処理時に
ポリシリコン中の不純物がシリサイドへ拡散することを
抑止した半導体装置およびその製造方法を提供すること
にある。
【００２０】
【課題を解決するための手段】このような目的を達成す
るために本発明者等が鋭意研究を重ねたところ、低温プ
ロセスである電子サイクロトロン共鳴により形成した窒
素系プラズマで不純物を含有するポリシリコンを窒化し
た後、この窒化ポリシリコン上にシリサイドを形成すれ
ば、ポリサイド化のための高温熱処理に晒されてもポリ
シリコンからシリサイドへの不純物の拡散を抑止できる
ことを発見した。
るために本発明者等が鋭意研究を重ねたところ、低温プ
ロセスである電子サイクロトロン共鳴により形成した窒
素系プラズマで不純物を含有するポリシリコンを窒化し
た後、この窒化ポリシリコン上にシリサイドを形成すれ
ば、ポリサイド化のための高温熱処理に晒されてもポリ
シリコンからシリサイドへの不純物の拡散を抑止できる
ことを発見した。
【００２１】この効果を示す例としてシリコン半導体膜
として例えば燐を４×１０20ｃｍ-2含有させたアモルフ
ァスシリコン膜、シリサイド膜として例えばタングステ
ンシリサイド膜を用いた構造にて約９００℃，１時間の
高温熱処理を実施後のタングステンポリサイド中での燐
濃度分布をＳＩＭＳ分析により調べた結果を図３に示
す。
として例えば燐を４×１０20ｃｍ-2含有させたアモルフ
ァスシリコン膜、シリサイド膜として例えばタングステ
ンシリサイド膜を用いた構造にて約９００℃，１時間の
高温熱処理を実施後のタングステンポリサイド中での燐
濃度分布をＳＩＭＳ分析により調べた結果を図３に示
す。
【００２２】従来例では、図３にで示すようにタング
ステンシリサイドへ燐が拡散した結果、アモルファスシ
リコン中での燐濃度が大きく減少しているのに対し、本
発明適用例では、図３にで示すように電子サイクロト
ロン共鳴で形成した窒素プラズマによりアモルファスシ
リコン表面に約５０Å程度のシリコン窒化層を形成した
タングステンポリサイド膜では、アモルファスシリコン
からタングステンシリサイドへの燐の拡散が抑制された
結果、アモルファスシリコンでの燐濃度の減少は見られ
ない。
ステンシリサイドへ燐が拡散した結果、アモルファスシ
リコン中での燐濃度が大きく減少しているのに対し、本
発明適用例では、図３にで示すように電子サイクロト
ロン共鳴で形成した窒素プラズマによりアモルファスシ
リコン表面に約５０Å程度のシリコン窒化層を形成した
タングステンポリサイド膜では、アモルファスシリコン
からタングステンシリサイドへの燐の拡散が抑制された
結果、アモルファスシリコンでの燐濃度の減少は見られ
ない。
【００２３】このシリコン窒化層を形成するための電子
サイクロトロン共鳴条件は、例えばマイクロ波パワーが
約９００Ｗ，Ｎ2 ガス圧力が０．５ｍＴｏｒｒ，ＲＦパ
ワー密度が０．５Ｗ／ｃｍ2 ，窒化時間１０分で良い。
また、ガスにＮ2 にＨ2 を添加したガスでも良く、ＮＨ
3 でも良い。また、ＲＦパワーは無しでも良く、窒化の
対象はポリシリコンでも良い。
サイクロトロン共鳴条件は、例えばマイクロ波パワーが
約９００Ｗ，Ｎ2 ガス圧力が０．５ｍＴｏｒｒ，ＲＦパ
ワー密度が０．５Ｗ／ｃｍ2 ，窒化時間１０分で良い。
また、ガスにＮ2 にＨ2 を添加したガスでも良く、ＮＨ
3 でも良い。また、ＲＦパワーは無しでも良く、窒化の
対象はポリシリコンでも良い。
【００２４】前述した電子サイクロトロン共鳴プラズマ
条件で処理したアモルファスシリコン表面のＸＰＳ分析
結果を図４に示すようにシリコン窒化膜の結合エネルギ
ーである１０１．５ｅＶ付近にピークが観察され、この
アモルファスシリコン表面にシリコン窒化膜が形成され
ていることが確認できた。また、一方の電極をタングス
テンシリサイド膜とし、他方はアモルファスシリコンが
熱処理によりポリシリコンとなった膜を電極としてシリ
コン窒化層の導通評価を行った結果、図５に示すように
シリコン窒化層がない場合に比べて数倍程度の抵抗増加
で納まり、タングステンシリサイド膜とポリシリコン膜
とは十分に導通がとれた状態で接続されていることが確
認された。
条件で処理したアモルファスシリコン表面のＸＰＳ分析
結果を図４に示すようにシリコン窒化膜の結合エネルギ
ーである１０１．５ｅＶ付近にピークが観察され、この
アモルファスシリコン表面にシリコン窒化膜が形成され
ていることが確認できた。また、一方の電極をタングス
テンシリサイド膜とし、他方はアモルファスシリコンが
熱処理によりポリシリコンとなった膜を電極としてシリ
コン窒化層の導通評価を行った結果、図５に示すように
シリコン窒化層がない場合に比べて数倍程度の抵抗増加
で納まり、タングステンシリサイド膜とポリシリコン膜
とは十分に導通がとれた状態で接続されていることが確
認された。
【００２５】このように本発明は、半導体基板に形成さ
れた絶縁膜上に高融点金属シリサイド膜とシリコン半導
体膜との積層体にて構成された電極または配線部を備え
た半導体装置におけるポリサイド膜の形成工程におい
て、シリサイドを形成する前に予め不純物含有シリコン
半導体膜を電子サイクロトロン共鳴により形成した窒素
系プラズマで窒化処理するものである。
れた絶縁膜上に高融点金属シリサイド膜とシリコン半導
体膜との積層体にて構成された電極または配線部を備え
た半導体装置におけるポリサイド膜の形成工程におい
て、シリサイドを形成する前に予め不純物含有シリコン
半導体膜を電子サイクロトロン共鳴により形成した窒素
系プラズマで窒化処理するものである。
【００２６】
【作用】本発明においては、ＭＯＳトランジスタの製造
工程において、低温プロセスである電子サイクロトロン
共鳴による窒素系プラズマでシリコン半導体膜を窒化処
理するのみで簡易にポリサイド化熱処理時にポリシリコ
ン中の不純物のシリサイドへの拡散を抑止できる。この
結果、ＭＯＳトランジスタのポリサイド電極において、
ポリシリコン膜での不純物の低下を防止でき、ＭＯＳト
ランジスタでの閾値電圧の変動を防止して設計通りのト
ランジスタ動作が可能となる。また、異極ポリサイドゲ
ートＭＯＳトランジスタを搭載したＣＭＯＳに代表され
るＬＳＩの製造工程においては、異極ゲート電極間での
不純物の相互拡散を抑止できるので、ｐ型およびｎ型Ｍ
ＯＳトランジスタの高性能動作が確保でき、設計通りの
高速ＬＳＩの動作が可能となる。
工程において、低温プロセスである電子サイクロトロン
共鳴による窒素系プラズマでシリコン半導体膜を窒化処
理するのみで簡易にポリサイド化熱処理時にポリシリコ
ン中の不純物のシリサイドへの拡散を抑止できる。この
結果、ＭＯＳトランジスタのポリサイド電極において、
ポリシリコン膜での不純物の低下を防止でき、ＭＯＳト
ランジスタでの閾値電圧の変動を防止して設計通りのト
ランジスタ動作が可能となる。また、異極ポリサイドゲ
ートＭＯＳトランジスタを搭載したＣＭＯＳに代表され
るＬＳＩの製造工程においては、異極ゲート電極間での
不純物の相互拡散を抑止できるので、ｐ型およびｎ型Ｍ
ＯＳトランジスタの高性能動作が確保でき、設計通りの
高速ＬＳＩの動作が可能となる。
【００２７】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１（ｅ）は、本発明による半導体装置の一
実施例による構成を示す要部断面図である。図１（ｅ）
において、ａは半導体基板、ｂは絶縁膜、ｃはゲート絶
縁膜であり、このゲート絶縁膜ｃ上にはシリコン半導体
膜としてのアモルファスシリコン膜ｄ′とこのアモルフ
ァスシリコン膜ｄ′の表面を電子サイクロトロン共鳴に
よるプラズマで窒化したシリコン窒化層ｇとが形成され
ており、さらにこのシリコン窒化層ｇ上に高融点金属シ
リサイド膜としてタングステンシリサイド膜ｅが形成さ
れ、これらのアモルファスシリコン膜ｄ′と、シリコン
窒化層ｇと、タングステンシリサイド膜ｅとで積層構造
のタングステンポリサイド電極ｉが形成されている。し
たがってアモルファスシリコン膜ｄ′は、シリコン窒化
層ｇを介してタングステンシリサイド膜ｅと接続する構
造となっている。
説明する。図１（ｅ）は、本発明による半導体装置の一
実施例による構成を示す要部断面図である。図１（ｅ）
において、ａは半導体基板、ｂは絶縁膜、ｃはゲート絶
縁膜であり、このゲート絶縁膜ｃ上にはシリコン半導体
膜としてのアモルファスシリコン膜ｄ′とこのアモルフ
ァスシリコン膜ｄ′の表面を電子サイクロトロン共鳴に
よるプラズマで窒化したシリコン窒化層ｇとが形成され
ており、さらにこのシリコン窒化層ｇ上に高融点金属シ
リサイド膜としてタングステンシリサイド膜ｅが形成さ
れ、これらのアモルファスシリコン膜ｄ′と、シリコン
窒化層ｇと、タングステンシリサイド膜ｅとで積層構造
のタングステンポリサイド電極ｉが形成されている。し
たがってアモルファスシリコン膜ｄ′は、シリコン窒化
層ｇを介してタングステンシリサイド膜ｅと接続する構
造となっている。
【００２８】図１（ａ）〜（ｄ）は、図１（ｅ）に示す
半導体装置の製造方法を説明する工程の断面図であり、
この実施例ではポリサイドゲート電極を用いたｎ型ＭＯ
Ｓトランジスタの製造工程を説明する。まず、図１
（ａ）に示すように例えば導電型がｐ型の半導体基板ａ
の表面にシリコン酸化膜からなる厚い絶縁膜ｂを形成し
て素子分離領域を形成し、この厚い絶縁膜ｂと接続して
厚さ約１１０Åの薄いシリコン酸化膜を形成してゲート
絶縁膜ｃとする。
半導体装置の製造方法を説明する工程の断面図であり、
この実施例ではポリサイドゲート電極を用いたｎ型ＭＯ
Ｓトランジスタの製造工程を説明する。まず、図１
（ａ）に示すように例えば導電型がｐ型の半導体基板ａ
の表面にシリコン酸化膜からなる厚い絶縁膜ｂを形成し
て素子分離領域を形成し、この厚い絶縁膜ｂと接続して
厚さ約１１０Åの薄いシリコン酸化膜を形成してゲート
絶縁膜ｃとする。
【００２９】次に図１（ｂ）に示すように絶縁膜ｂおよ
びゲート絶縁膜ｃ上にＣＶＤ法により燐を２×１０20ｃ
ｍ-2ドープしたアモルファスシリコン膜ｄ′を約０．１
５μｍの厚さに形成する。ここまでは、従来と同じであ
る。
びゲート絶縁膜ｃ上にＣＶＤ法により燐を２×１０20ｃ
ｍ-2ドープしたアモルファスシリコン膜ｄ′を約０．１
５μｍの厚さに形成する。ここまでは、従来と同じであ
る。
【００３０】次に希弗酸エッチによりアモルファスシリ
コン膜ｄ′上の自然酸化膜を除去してから、電子サイク
ロトロン共鳴により形成した窒素プラズマ中でアモルフ
ァスシリコン膜ｄ′を窒化し、シリコン窒化層ｇを形成
する。次にスパッタ法によりタングステンシリサイド膜
ｅを約０．１５μｍの厚さに形成する。この段階でアモ
ルファスシリコン膜ｄ′とシリコン窒化層ｇとタングス
テンシリサイド膜ｅとによりタングステンポリサイド構
造ｆが形成される。次にこのタングステンシリサイド膜
ｅ上にＣＶＤ法によりシリコン酸化膜ｈを形成する。
コン膜ｄ′上の自然酸化膜を除去してから、電子サイク
ロトロン共鳴により形成した窒素プラズマ中でアモルフ
ァスシリコン膜ｄ′を窒化し、シリコン窒化層ｇを形成
する。次にスパッタ法によりタングステンシリサイド膜
ｅを約０．１５μｍの厚さに形成する。この段階でアモ
ルファスシリコン膜ｄ′とシリコン窒化層ｇとタングス
テンシリサイド膜ｅとによりタングステンポリサイド構
造ｆが形成される。次にこのタングステンシリサイド膜
ｅ上にＣＶＤ法によりシリコン酸化膜ｈを形成する。
【００３１】図１（ｂ）に示したシリコン窒化工程では
例えばマイクロ波パワー９００Ｗ，Ｎ2 ガス圧力０．５
ｍＴｏｒｒ，ＲＦパワー密度０．５Ｗ／ｃｍ2 ，窒化時
間１０分で約５０Å程度のシリコン窒化層ｇを形成する
ことにより、後続のポリサイド化熱処理においてアモル
ファスシリコン膜ｄ′からタングステンシリサイド膜ｅ
への燐の拡散を防止でき、かつアモルファスシリコン膜
ｄ′から成長したポリシリコン膜とタングステンシリサ
イド膜ｅとの接続抵抗の増分は数倍程度と小さく、上層
のシリサイド膜と下層のポリシリコン膜とで導通のとれ
たポリサイド電極が形成できる。
例えばマイクロ波パワー９００Ｗ，Ｎ2 ガス圧力０．５
ｍＴｏｒｒ，ＲＦパワー密度０．５Ｗ／ｃｍ2 ，窒化時
間１０分で約５０Å程度のシリコン窒化層ｇを形成する
ことにより、後続のポリサイド化熱処理においてアモル
ファスシリコン膜ｄ′からタングステンシリサイド膜ｅ
への燐の拡散を防止でき、かつアモルファスシリコン膜
ｄ′から成長したポリシリコン膜とタングステンシリサ
イド膜ｅとの接続抵抗の増分は数倍程度と小さく、上層
のシリサイド膜と下層のポリシリコン膜とで導通のとれ
たポリサイド電極が形成できる。
【００３２】次以降の工程は、従来法と同様であり、図
には示さないが、シリコン酸化膜ｈ上にフォトリソグラ
フィ法によりゲート電極レジストパターンを形成し、Ｒ
ＩＥ法によりこのレジストパターンをマスクとしてシリ
コン酸化膜ｈをエッチングしてゲート電極パターンをシ
リコン酸化膜ｈに転写した後、酸素プラズマ処理により
前記レジストパターンを除去する。次に図１（ｃ）に示
すようにシリコン酸化膜ｈをマスクとしてタングステン
シリサイド膜ｅ，シリコン窒化層ｇ，アモルファスシリ
コン膜ｄ′の順にドライエッチングしてタングステンポ
リサイド電極ｉを形成する。図１（ｄ）以降の製造工程
は、従来法の図６（ｄ）以降に示した工程と同じ方法で
実施すれば、ｎ型ＭＯＳトランジスタが完成できる。
には示さないが、シリコン酸化膜ｈ上にフォトリソグラ
フィ法によりゲート電極レジストパターンを形成し、Ｒ
ＩＥ法によりこのレジストパターンをマスクとしてシリ
コン酸化膜ｈをエッチングしてゲート電極パターンをシ
リコン酸化膜ｈに転写した後、酸素プラズマ処理により
前記レジストパターンを除去する。次に図１（ｃ）に示
すようにシリコン酸化膜ｈをマスクとしてタングステン
シリサイド膜ｅ，シリコン窒化層ｇ，アモルファスシリ
コン膜ｄ′の順にドライエッチングしてタングステンポ
リサイド電極ｉを形成する。図１（ｄ）以降の製造工程
は、従来法の図６（ｄ）以降に示した工程と同じ方法で
実施すれば、ｎ型ＭＯＳトランジスタが完成できる。
【００３３】このような製造工程に沿って製作したＭＯ
Ｓダイオードの低周波容量−電圧特性は、図２にで示
すようにＭＯＳ界面の綺麗な正規の特性を示した。した
がって本発明を適用した半導体装置の製造方法では、ポ
リサイド構造において、従来のようにシリコン半導体膜
から高融点金属シリサイド膜へ不純物の拡散が生じない
ので、ＭＯＳトランジスタの閾値電圧のばらつきが起こ
らず、動作速度の優れたＭＯＳトランジスタ，異極ポリ
サイドゲートＣＭＯＳＬＳＩを容易に製造することがで
きる。
Ｓダイオードの低周波容量−電圧特性は、図２にで示
すようにＭＯＳ界面の綺麗な正規の特性を示した。した
がって本発明を適用した半導体装置の製造方法では、ポ
リサイド構造において、従来のようにシリコン半導体膜
から高融点金属シリサイド膜へ不純物の拡散が生じない
ので、ＭＯＳトランジスタの閾値電圧のばらつきが起こ
らず、動作速度の優れたＭＯＳトランジスタ，異極ポリ
サイドゲートＣＭＯＳＬＳＩを容易に製造することがで
きる。
【００３４】なお、前述した実施例においては、ポリサ
イド構造を構成するシリコン半導体膜としてアモルファ
スシリコン膜を用いた場合について説明したが、ポリシ
リコン膜でも良く、また、シリサイド膜としてタングス
テンシリサイド膜を用いた場合について説明したが、タ
ングステンシリサイド膜に限らず、モリブデンシリサイ
ド膜，チタンシリサイド膜，コバルトシリサイド膜など
周期律表でＩＶＡ，ＶＡ，ＶＩＡ族に属する金属のシリ
サイド膜でも良い。
イド構造を構成するシリコン半導体膜としてアモルファ
スシリコン膜を用いた場合について説明したが、ポリシ
リコン膜でも良く、また、シリサイド膜としてタングス
テンシリサイド膜を用いた場合について説明したが、タ
ングステンシリサイド膜に限らず、モリブデンシリサイ
ド膜，チタンシリサイド膜，コバルトシリサイド膜など
周期律表でＩＶＡ，ＶＡ，ＶＩＡ族に属する金属のシリ
サイド膜でも良い。
【００３５】また、前述した実施例においては、シリコ
ン半導体膜への不純物導入法としてシリコン半導体膜の
成膜時にドープする方法で説明したが、シリコン半導体
膜の形成後にイオン注入法やＣＶＤ膜からの熱拡散法な
どによりドープする方法でも良く、また、シリコン半導
体膜に導入する不純物として燐を用いて説明したが、砒
素、アンチモンなどｎ型の導電型とするための不純物や
硼素，ガリウム，インジウムなどのｐ型の導電型とする
ための不純物でも良い。また、半導体基板の導電型がｐ
型の場合について説明したが、ｎ型の場合でも良い。
ン半導体膜への不純物導入法としてシリコン半導体膜の
成膜時にドープする方法で説明したが、シリコン半導体
膜の形成後にイオン注入法やＣＶＤ膜からの熱拡散法な
どによりドープする方法でも良く、また、シリコン半導
体膜に導入する不純物として燐を用いて説明したが、砒
素、アンチモンなどｎ型の導電型とするための不純物や
硼素，ガリウム，インジウムなどのｐ型の導電型とする
ための不純物でも良い。また、半導体基板の導電型がｐ
型の場合について説明したが、ｎ型の場合でも良い。
【００３６】
【発明の効果】以上、説明したように本発明によれば、
ポリサイド構造において、シリコン半導体膜中の不純物
がシリサイド膜へ拡散することが防止されたことによ
り、ポリサイドゲートＭＯＳトランジスタでの閾値電圧
変動が起こらず、設計通りの動作が可能なトランジスタ
が得られる。さらに本発明により、異極ポリサイドゲー
トＭＯＳトランジスタを搭載したＣＭＯＳやＢｉＣＭＯ
ＳＬＳＩの製造工程においては、異極ポリサイドゲート
配線間での不純物の相互拡散が防止されたことにより、
動作速度に優れたＣＭＯＳＬＳＩ，ＢｉＣＭＯＳＬＳＩ
などの半導体装置を容易に製造できるなどの極めて優れ
た効果が得られる。
ポリサイド構造において、シリコン半導体膜中の不純物
がシリサイド膜へ拡散することが防止されたことによ
り、ポリサイドゲートＭＯＳトランジスタでの閾値電圧
変動が起こらず、設計通りの動作が可能なトランジスタ
が得られる。さらに本発明により、異極ポリサイドゲー
トＭＯＳトランジスタを搭載したＣＭＯＳやＢｉＣＭＯ
ＳＬＳＩの製造工程においては、異極ポリサイドゲート
配線間での不純物の相互拡散が防止されたことにより、
動作速度に優れたＣＭＯＳＬＳＩ，ＢｉＣＭＯＳＬＳＩ
などの半導体装置を容易に製造できるなどの極めて優れ
た効果が得られる。
【図１】本発明による半導体装置およびその製造方法の
一実施例を説明する製造工程の断面図である。
一実施例を説明する製造工程の断面図である。
【図２】ポリサイドゲートＭＯＳダイオードの低周波容
量−電圧特性を説明する図である。
量−電圧特性を説明する図である。
【図３】本発明で形成したポリサイド構造における熱処
理後の不純物濃度分布を説明する図である。
理後の不純物濃度分布を説明する図である。
【図４】電子サイクロトロン共鳴のプラズマ窒化により
形成したシリコン窒化層のＸＰＳ分析結果を説明する図
である。
形成したシリコン窒化層のＸＰＳ分析結果を説明する図
である。
【図５】本発明により表面窒化されたポリシリコン膜と
タングステンシリサイド膜との導通性を説明する図であ
る。
タングステンシリサイド膜との導通性を説明する図であ
る。
【図６】従来の半導体装置およびその製造方法を説明す
る製造工程の断面図である。
る製造工程の断面図である。
【図７】異極ゲート電極をポリサイドで形成したときの
不純物の相互拡散を説明する図である。
不純物の相互拡散を説明する図である。
ａ 半導体基板 ｂ 絶縁膜 ｃ ゲート絶縁膜 ｄ ポリシリコン膜 ｄ′ アモルファスシリコン膜 ｅ 高融点金属シリサイド膜 ｆ タングステンポリサイド構造 ｇ シリコン窒化層 ｈ シリコン酸化膜 ｉ タングステンポリサイド電極 ｊ ゲート側面熱酸化膜 ｋ ｎ- 拡散層 ｌ ゲート側面ＣＶＤシリコン酸化膜 ｍ ｎ+ 拡散層 ｑ 層間絶縁膜 ｒ コンタクトホール ｓ アルミニウム電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 英輔 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭61−30076（ＪＰ，Ａ) 特開 平４−99385（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/28 301 H01L 21/3205 H01L 21/336
Claims (1)
- 【請求項１】 半導体基板に形成された絶縁膜上に高融
点金属シリサイド膜とシリコン半導体膜との積層体にて
構成された電極または配線部を備えた半導体装置の製造
方法において、前記半導体基板の絶縁膜上にｎ型またはｐ型の導電型を
与える不純物を含有したシリコン半導体膜を堆積する工
程と、 前記シリコン半導体膜の表層を電子サイクロトロン共鳴
により形成した窒素系プラズマ中で窒化する工程と、 前記表層窒化シリコン半導体膜上に高融点金属シリサイ
ド膜を堆積する工程と、 前記高融点金属シリサイド膜上にシリコン酸化膜を堆積
した後、上層から順次シリコン酸化膜，高融点金属シリ
サイド膜，シリコン半導体膜を電極または配線部に対応
したパターン形状に加工するエッチング工程と、 を具備してなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04433793A JP3156001B2 (ja) | 1993-02-10 | 1993-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04433793A JP3156001B2 (ja) | 1993-02-10 | 1993-02-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06236994A JPH06236994A (ja) | 1994-08-23 |
| JP3156001B2 true JP3156001B2 (ja) | 2001-04-16 |
Family
ID=12688707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04433793A Expired - Fee Related JP3156001B2 (ja) | 1993-02-10 | 1993-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156001B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614422A (en) * | 1995-03-17 | 1997-03-25 | Harris Corporation | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer |
| US5827769A (en) * | 1996-11-20 | 1998-10-27 | Intel Corporation | Method for fabricating a transistor with increased hot carrier resistance by nitridizing and annealing the sidewall oxide of the gate electrode |
| US6252284B1 (en) * | 1999-12-09 | 2001-06-26 | International Business Machines Corporation | Planarized silicon fin device |
| JP2001203347A (ja) * | 2000-01-18 | 2001-07-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2004079729A (ja) | 2002-08-15 | 2004-03-11 | Renesas Technology Corp | 半導体装置 |
-
1993
- 1993-02-10 JP JP04433793A patent/JP3156001B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06236994A (ja) | 1994-08-23 |
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