JP3211374B2

JP3211374B2 - 半導体装置及び半導体装置の製造方法

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Publication number: JP3211374B2
Application number: JP15282892A
Authority: JP
Inventors: 博文角
Original assignee: Sony Corp
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Priority date: 1991-05-21
Filing date: 1992-05-20
Publication date: 2001-09-25
Anticipated expiration: 2016-09-25
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Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関する。特に、シリサイド技術を用い
た半導体装置及びその製造方法に関し、また、シリコン
基板等の半導体基体と、この上に形成する配線層との間
にバリアメタル層を介在させる構造の半導体装置の製造
方法に関するものである。

【０００２】

【従来の技術】従来より半導体装置の各種素子の信頼性
向上のために、配線層と下地半導体基体（Ｓｉ基板等）
との反応防止もしくは配線膜の密着性向上、断線不良防
止、及びストレスマイグレーション防止のために、配線
層と半導体基体との間にバリア層を形成することが行わ
れている。バリア層は通常金属（合金の場合もある）、
または金属化合物から成り、バリアメタル層と称されて
いる。本明細書においては、バリアメタル層の語をもっ
て、上記の如き何らかのバリア作用を示すものを総称す
ることにする。かかるバリアメタル層形成用の材料とし
ては、ＴｉＮもしくはＴｉＷ等、あるいはＴｉやＴｉＯ
Ｎ、窒化タングステンその他の金属ないしは金属化合物
が使用されている（従来のこの種の技術については、Ｉ
ＥＤＭ90（1990 IEEE)47〜50頁所収のE.O.Travis他「A
SCALABLE SUBMICRON CONTACT TECHNOLOGY USING CONFOR
MAL LPCVD TiN 」の記載参照）。

【０００３】

【発明が解決しようとする問題点】最近の半導体装置の
集積化の要請により、各種素子は微細化して来ており、
これに伴い、例えばＵＬＳＩにおいてコンタクトホール
も微細化している。そのために、これらの構造に適用す
るバリアメタルは、例えば前掲の公知文献に示されるよ
うな従来のスパッタ法により図３に示すようにコンタク
トホール８内に堆積して形成すると、充分なカバレージ
が得られない。即ち、コンタクトホール８の微細化によ
りカバレージが低下する結果、図３のように層間膜６に
形成したコンタクトホール８に不均一なバリアメタル70
の膜形成がなされ、コンタクトホール８の開口部分で開
口をふさいで、Ａｌ等の配線材料を埋め込むためのホー
ル径Ｒを小さくしてしまい、かつ、コンタクトホール８
の底部のバリアメタル層70′が薄くなる。従って上層に
形成する配線材料（例えばＡｌ等）も図３に破線で示す
ように「す」（ボイドと称される中空）をつくり易く、
よって接続の信頼性が低下し、かつ、配線材料の下地Ｓ
ｉ中への突き抜け問題が生じる。そのために接合リーク
が上昇することにより、半導体装置であるトランジスタ
等の信頼性が低下するおそれがある。

【０００４】上記問題に対する対策として、コンタクト
ホールにテーパーを形成させカバレージを稼ぐ方法があ
る。例えば図４（Ａ）に示すように層間膜６の材料とし
て比較的低融点のＡｓＳＧ等を用い、ここにコンタクト
ホール８を形成し、９００℃程度のアニールを加えてホ
ール８のリフローを行うことによりテーパーＴ１を形成
する方法がある。しかし、この方法を用いると、コンタ
クトホール８の形状が図４（Ｂ）に示すように逆テーパ
ー形状になる問題がある（逆テーパーをＴ２で示す）。
このために充分なカバレージが得られず、結局この手法
も抜本的な解決策とならない。

【０００５】一方、上記したとおり、デバイスのプロセ
スルールの縮小化が進められた結果、その縮小化に伴う
ショートチャネル効果などの悪影響を防止するため、半
導体装置においては、低抵抗で浅い接合の不純物拡散領
域を形成することが重要視されている。

【０００６】まず、低抵抗化のための技術としては、ソ
ース／ドレイン領域の表面に、選択的にシリサイドを形
成するサリサイド（SALICIDE;Self Aligned Silicide)
技術があり、そのサリサイド形成技術の一例としては、
基板表面にＡｒ⁺のスパッタエッチングを行った後、金
属膜を接着し、２段階のＲＴＡ（短時間熱処理）法によ
ってシリサイド層を自己整合的に形成する技術も知られ
ている（例えば「J.Elecrochem. Soc.」 Vol 137, No.
6, June 1990,第1914頁〜第1917頁, The Elecrochemica
l Society inc. 発行参照）。

【０００７】また、接合の形成方法として一般的な方法
はイオン注入による方法であり、通常のプロセスでは、
ソース／ドレイン領域の形成のために、不純物をシリコ
ン基板中にイオン注入するが、そのイオン注入の際のダ
メージによる結晶欠陥が発生しやすい。接合が深い場合
では結晶欠陥による接合リークの増大は生じないが、接
合が浅い場合では結晶欠陥による接合リークが増大す
る。

【０００８】そこで、直接基板へのイオン注入を行わず
に、ソース／ドレイン領域上にポリシリコン層やシリサ
イド層を予め形成し、このポリシリコン層やシリサイド
層中に不純物をイオン注入し、その後拡散アニールによ
り不純物領域を形成する方法があり、例えば「月刊 Sem
iconductor World」, 1984年５月号、第49頁〜第53頁
（プレスジャーナル社発行）にその記載例がある。この
ようなポリシリコン層やシリサイド層からシリコン基板
への固相拡散によれば、シリコンの結晶欠陥の発生を抑
えることができ、接合リークの増大は抑えられる。

【０００９】ところで、低抵抗化を図るためにシリサイ
ドを用いた場合では、９００℃以上の耐熱性を有する必
要がある。これはシリサイドからの不純物の拡散を行う
ためには、一般に９００℃以上の高温アニールが必要だ
からである。また、シリサイドを用いない場合でも、ト
ランジスタの形成後のコンタクトイオン注入後の活性化
アニールなどを行うときそのプロセスで９００℃以上の
高温アニールを施す必要がある。

【００１０】しかし、一般的な熱処理により合金化した
ＴｉＳｉ₂の如きシリサイドは、９００℃程度の高温プ
ロセスで凝集し、そのシート抵抗が増大する。例えば、
そのシート抵抗に関する実験では、１０Ω／□が３００
Ω／□までシート抵抗が増大した例がある。

【００１１】更にまた、前記したように微細化・集積化
に伴い、次のような問題も解決しなければならない。

【００１２】即ち、狭くて深い（つまりアスペクト比の
高い）コンタクトホール、スルーホール（本明細書中、
これら被埋め込み孔を総称して接続孔と呼ぶ）の配線材
料による接続が重要になっているが、例えば、従来のス
パッタ法によるＡｌ系材料例えばＡｌ合金の成膜では、
Ａｌスパッタ粒子が孔の側壁の影になって内部に多く入
射しないシャドウイング効果のため、孔内でＡｌカバレ
ージが悪くなり、孔低部近くの弱いところで断線不良が
発生しやすくなっている。そのため、この接続孔内部を
配線材で埋め込むプロセス技術が必要不可欠になって来
ている。この手段の中で、より量産レベルでの実用化に
近い技術として、基板を数１００°の高温で加熱してＡ
ｌ系材料を溶融状態ないし溶融状態に類似の状態にしな
がらＡｌ合金等をスパッタ成膜する高温スパッタ法が検
討されている。

【００１３】ところでこのような高温スパッタＡｌ合金
による接続孔埋め込みの際、孔側壁にＴｉ等Ａｌと反応
しやすい物質を付着させることによって良好な埋め込み
特性が得られるが、微細接続孔内にＴｉをカバレージ良
く埋め込むことは困難である。Ｔｉの場合、融点が１６
８０℃と高いため、高温スパッタによるカバレージの改
善は望めない。

【００１４】以上のように高温Ａｌスパッタ技術は、そ
れだけでは微細接続孔の埋め込みに限界がある。その他
の手法として、ＣＶＤにより高融点金属、例えばＷを埋
め込む技術が注目されている。この手法によれば、ＣＶ
Ｄで接続孔内にＷ等を成長させるので接続孔の大きさに
左右されず安定に埋めこむことが可能である。

【００１５】しかしながら直接Ｓｉ基板上にＷを成長さ
せるとその後のプロセスの熱処理で、Ｗと下地基板、特
に例えばＳｉが反応することにより、トランジスタの接
合リークが増大する問題がある。その対策として、Ｔｉ
ＮをＷの下地に形成させる方法があるが、スパッタによ
るＴｉＮは微細接続孔内には入らないという問題を有
し、ＣＶＤによるＴｉＮ形成は、量産レベルでは技術的
に確立されてなく、安定して形成できないという問題を
有する。

【００１６】更に他の手法として、予めソース／ドレイ
ン領域上にサリサイドとしてＴｉＳｉ₂を形成させるこ
とによりＴｉＳｉ₂をバリヤとして下地ＳｉとＷとの反
応を防止させる手段が考えられる。この手段は、Ｗ／Ｔ
ｉＳｉ₂／Ｓｉコンタクト構造において６００〜７００
℃程度の耐熱性を有し、効果的である。しかし、８００
℃以上ではＷについてはＴｉＳｉ₂を通してＳｉが拡散
し、ＷＳｉ₂化し、耐熱性が破れる。これにより一般的
には７００℃以下のプロセス限定でしか使用できないと
いう問題を有する。

【００１７】図12に示すのは、Ｗ／ＴｉＳｉ₂／Ｓｉ構
造を８００℃熱処理後のＲＢＳによる測定図である。こ
の測定グラフＩより、よりＷはＳｉの拡散が生じＷシリ
サイド化していることがわかる。ＷのピークＩｂのほ
か、ＷＳｉ₂を示す部分Ｉａが見られるからである。

【００１８】

【発明の目的】本発明は上記従来技術の問題点を解決し
て、バリアメタル層を有する半導体装置であって、バリ
ア性が充分であり、また配線材料による配線層の形成が
カバレージ良く達成でき、もって信頼性の高い、再現性
に優れる半導体装置を、しかも簡便な工程で得ることが
可能な半導体装置の製造方法を提供せんとするものであ
る。

【００１９】また、低抵抗を維持したままで浅い接合を
確実に形成できる半導体装置の製造方法を提供すること
を目的とする。

【００２０】また、Ｗ等の高融点金属と半導体基体例え
ばＳｉとの反応を防止しつつ、耐熱性が良好な接続を可
能とする半導体装置及びその製造方法を提供することを
目的とする。

【００２１】更にまた、Ａｌ系材料を用いて、接合リー
クを低減でき、良好な接続を得ることができる半導体装
置及びその製造方法を提供することを目的とする。本出
願の発明のその他の目的は、以下の記載から明らかとな
ろう。

【００２２】

【課題を解決するための手段及び作用】本出願に係る発
明においては、下記構成をとることによって、上述した
目的を達成する。

【００２３】本出願に係る半導体装置の製造方法は、下
記構成をとる。

【００２４】請求項１に係る発明は、次のとおりであ
る。

【００２５】本出願の請求項１の発明は、半導体基体に
拡散領域を形成し、拡散領域上にシリコン化合物膜を形
成し、このシリコン化合物膜上に金属膜を形成して、金
属のシリサイド膜を形成し、更に層間膜を形成して、こ
の層間膜上にバリアメタル材料膜を形成し、次いでバリ
アメタル材料膜を等方性エッチングによりパターニング
してバリアメタル層を得、その後層間膜を異方性エッチ
ングによりパターニングしてコンタクトホールを形成
し、これによりコンタクトホールの開口よりバリアメタ
ル層の開口が大きい構造を得、このコンタクトホールに
配線材料を埋め込み配線を形成する工程を備える半導体
装置の製造方法であって、この構成により上記目的を達
成するものである。

【００２６】請求項２に係る発明は、次のとおりであ
る。

【００２７】本出願の請求項２の発明は、半導体装置が
ＭＯＳトランジスタである請求項１に記載の半導体装置
の製造方法であって、この構成により上記目的を達成す
るものである。

【００２８】請求項３に係る発明は、次のとおりであ
る。

【００２９】本出願の請求項３の発明は、半導体装置が
バイポーラトランジスタである請求項１に記載の半導体
装置の製造方法であって、この構成により上記目的を達
成するものである。

【００３０】請求項４に係る発明は、次のとおりであ
る。

【００３１】本出願の請求項４の発明は、低濃度不純物
拡散領域が形成された半導体基体上に膜厚が７ｎｍ未満
の薄膜の半導体化合物膜を形成し、前記薄膜の半導体化
合物膜を介して半導体基体上に金属膜を形成し、その後
第１の熱処理と前記第１の熱処理よりも高温の第２の熱
処理により熱処理することで耐熱性シリサイドを形成
し、前記耐熱性シリサイド中に不純物をイオン注入し、
次いで固相拡散により接合領域を形成する半導体装置の
製造方法であって、この構成により上記目的を達成する
ものである。

【００３２】本出願に係る半導体装置は、下記構成をと
る。

【００３３】請求項５に係る発明は、次のとおりであ
る。

【００３４】本出願の請求項５の発明は、半導体基体上
にシリコン化合物膜を形成し、該シリコン化合物膜上に
金属膜を形成し、その後第１の熱処理と前記第１の熱処
理よりも高温の第２の熱処理により熱処理することで金
属シリサイド膜を形成し、該金属シリサイド膜中に不純
物をイオン注入し、次いで固相拡散により不純物拡散領
域を形成し、該不純物拡散領域上の層間膜に開口部を形
成し、該開口部の底部の金属シリサイド膜を除去し、該
開口部の側壁にサイドウォールを形成し、該開口部に電
極配線を形成した半導体装置であって、この構成により
上記目的を達成するものである。

【００３５】

【００３６】

【００３７】

【００３８】本発明において、シリコン化合物として
は、この上に金属膜を形成して金属シリサイド膜を形成
し得るものなら任意であり、例えばＳｉＯ₂等のシリコ
ン酸化物膜や、Ｓｉ₃Ｎ₄等の窒化シリコン膜などを用
いることができる。シリコン化合物膜の膜厚を３〜３０
ｎｍとすると、熱処理等によるシリサイド化が容易なの
で、好ましい。金属膜としては、シリサイド化してバリ
アメタルとなり得るものなら任意であり、Ｔｉ、Ｗ、Ｃ
ｏ、Ｎｉやこれらの合金（ないし金属間化合物）、ある
いはこれらの酸化物、窒化物、酸化窒化物等を用いるこ
とができる。

【００３９】シリコン化合物膜上に金属膜を形成して金
属シリサイド膜を得る技術は、本出願人において提案を
なしたものであり、得られた金属シリサイド膜構造は、
ＳＩＴＯＸ構造と称している。これについては、本出願
人の特開平２−２６０６３０号公報や、また、ＩＥＤＭ
９０（1990 IEEE)249 〜252 頁のHirofumi Sumi 他、
「New Silicidation Technology by SITOX(Silicidatio
n Through Oxide) and Its Impact on Sub-half Micron
MOS Devices」に詳しい記載がある。

【００４０】本出願の発明によれば、かかるＳＩＴＯＸ
構造の更なる改良が達成できる。

【００４１】例えば、本出願の請求項５の発明において
は、半導体装置の製造にあたり、半導体基体上に耐熱性
シリサイドを形成し、該耐熱性シリサイド中に不純物を
イオン注入し、次いで固相拡散により接合領域を形成す
るものであり、ここで、耐熱性シリサイドとは、９００
℃程度の高温でも凝集しない性質のシリサイドであり、
その一例としては、半導体基体上に薄膜の半導体化合物
膜を介して形成された金属膜を低温熱処理後に高温熱処
理することで形成される層とすることができるが、この
発明では、次のような作用がもたらされる。

【００４２】即ち、単に浅い接合を形成するためにシリ
サイドを用いて固相拡散する場合には、十分な耐熱性が
得られずに、低抵抗化ができなくなる。ところが上記し
たようなシリサイド構造の形成技術においては、耐熱性
シリサイドを用いるため、固相拡散時にもシート抵抗が
増大することがなく、低抵抗で浅い接合の半導体装置を
製造できる。

【００４３】耐熱性シリサイドの一例として挙げられる
薄膜の半導体化合物を介在させて低温と高温の２段階ア
ニールにより形成されるシリサイドは、本出願人が先に
提案した特開平３−３８８２３号公報中に開示されるも
のがあるが、そのシリサイドは特に十分な耐熱性を有し
ていることが見出され、本発明に適用することで確実に
低抵抗で浅い接合の半導体装置が形成される。

【００４４】次に、本出願の請求項１の発明の構成につ
いて、後記詳述する本発明の一実施例を示す図１の例示
を用いて略述すると、次のとおりである。

【００４５】本発明に係る半導体装置の製造方法は、シ
リコン基板等の半導体基体１に拡散領域21，22を形成し
て図１（ａ）に例示のようにし、形成した拡散領域21，
22上にＳｉＯ₂等のシリコン化合物膜３を形成し、この
シリコン化合物膜３上にＴｉ等の高融点金属材料等によ
って金属膜４を形成して図１（ｂ）に例示のような構造
を得、例えば熱処理等の処理を行うこと等により金属の
シリサイド膜５（例えばチタンシリサイド膜）を形成し
（図１（ｃ）の例示参照）、更に層間膜６を形成して、
この層間膜６上にＴｉＮやＴｉＷ等によりバリアメタル
材料膜71を形成し図１（ｄ）に例示のような構造とし、
次いでバリアメタル材料膜71をパターニングしてバリア
メタル層７を得（図１（ｅ）の例示参照）、その後層間
膜６をパターニングしてコンタクトホール８を形成し、
このコンタクトホール８にＡｌ等の配線材料９を埋め込
み配線を形成して、図１（ｆ）に例示のような構造を得
る工程を備えるものである。

【００４６】本この発明によれば、コンタクトホールを
開口してからバリアメタル層を形成するのでなく、予め
バリアメタル層を、上述したＳＩＴＯＸ構造により形成
しておくので、開口底部にバリアメタルが不充分にしか
形成されないというような問題も生じず、また、開口が
狭くなって配線材料が充分に埋め込まれないという問題
もなくて、バリア性の向上、配線膜のカバレージ向上を
実現でき、かつ従来の信頼性のあるプロセスをそのまま
使うことが可能で、信頼性は低下せずプロセスも簡便に
でき、よって信頼性、再現性に優れる半導体装置を得る
ことができる。

【００４７】

【実施例】以下本発明の実施例について説明する。但し
当然のことながら、本発明は以下に述べる実施例により
限定されるものではない。

【００４８】実施例１本実施例では、図１（ｆ）に示すような構造のＭＯＳト
ランジスタの製造に本発明を適用した。第１図（ａ）〜
（ｆ）を参照する。

【００４９】本実施例においては、半導体基体１として
シリコン基板を用い、これにフィールド酸化領域11であ
るＬＯＣＯＳを形成後、ゲート領域12及び拡散領域21，
22（ソース21，ドレイン22）を形成し、ＭＯＳトランジ
スタを作る。13はゲート絶縁膜（ここではＳｉＯ₂膜）
である。これにより図１（ａ）の構造を得る。

【００５０】次に、全面に５ｎｍ程度の熱酸化膜を形成
させ、この酸化膜（ＳｉＯ₂膜）をシリコン化合物膜３
とし、更に、金属膜４としてＴｉを全面に３００Å堆積
する。これにより図１（ｂ）の構造を得る。

【００５１】次いで、２ステップアニール法により、拡
散領域21，22上にのみ、金属のシリサイド膜３（ここで
はＳＩＴＯＸ−ＴｉＳｉ₂）を形成する。ここで２ステ
ップアニール法とは、次の第１，第２のアニール（低温
熱処理、及び高温熱処理）による熱処理で、ＳＩＴＯＸ
構造を得るものである。第１のアニール：６５０℃、３０秒、アンモニア−過酸
化水素水によるエッチング第２のアニール：９００℃、３０秒これによりソース／ドレイン領域である拡散領域21，22
上を金属シリサイド膜３（ＳＩＴＯＸ−ＴｉＳｉ₂）で
カバーした図１（ｃ）の構造を得る。なおＳＩＴＯＸ−
ＴｉＳｉ₂は、前掲のH.Sumiらの文献に報告されている
ように、Ａｌに対してバリア性を有する膜である。

【００５２】その後、層間膜６を例えばＴＥＯＳ（テト
ラエトキシオキシシラン）を用いたＣＶＤ酸化膜61（Ｓ
ｉＯ₂膜）等で平坦化膜として、及びＢＰＳＧ（ホウ素
リン含有不純物ガラス）等の膜62で形成する。この層間
膜の形成はその他のＤＡＤＢＳ、ＴＭＣＴＳ、ＤＥＳ等
の含シリコン有機ガスを用いたり、ＡｓＳＧ、ＢＳＧや
ＰＳＧ等の不純物含有ガラスを用いるなど、どのような
手段でもよく、任意である。続いて、バリアメタル材料
であるここではＴｉＮ（チタンナイトライド）をスパッ
タにより形成する。これによりバリアメタル材料膜71を
有する図１（ｄ）の構造を得る。ここで本例のようにＴ
ｉＮを用いると、これはバリア性が良好で好ましく、か
つ、ストレスマイグレーション防止性能が良い。例え
ば、上層に形成されるパッシベーション膜等によりスト
レスが生じても、ＴｉＮがＡｌのストレスを緩和する。
なお、ＴｉＮでなくＴｉＷ等の導電性良好なものを用い
ると、仮りに配線のＡｌ等が断線しても、接続不良が防
がれる。

【００５３】次いで、コンタクトホール８形成のための
フォトレジストパターン81を、通常のフォトリソグラフ
ィー技術を用いたパターニングにより形成する。そし
て、過酸化水素水により等方性エッチングして、バリア
メタル材料膜71であるＴｉＮをエッチングすることによ
り、図（ｅ）のようなバリアメタル層７を備えた構造を
形成させる。等方性エッチングは、ＣＦ₄等によるプラ
ズマエッチングである等方性ドライエッチング手段を用
いてもよい。このときのＣＦ₄によるエッチング条件
は、例えば、ＣＦ₄／Ａｒ／Ｏ₂＝４５／５０／５ｓｃ
ｃｍ、１０６．４Ｐａ、３００Ｗの条件を採用できる。

【００５４】続けてＣＨＦ₃等のガスにより下地酸化膜
である層間膜６の異方エッチングを行い、コンタクトホ
ール８を形成する。条件は、例えば、Ｃ₄Ｆ₈＝５０ｓ
ｃｃｍ、ＲＦパワー：１２００Ｗ、２Ｐａとすることが
できる。

【００５５】次いで、高温Ａｌスパッタにより、コンタ
クトホール８の埋め込みを行う。これにより、図１
（ｆ）の構造を得る。このときのＡｌ形成条件は、次の
２ステップの高温Ａｌ埋め込み条件を採用できる。第１ステップ：２２．５ｋＷ、Ａｒ１００ｓｃｃｍ、
０．４７Ｐａ、１．２μｍ／ｍｉｎ第２ステップ：１０．５ｋＷ、５００℃、Ａｒ１００ｓ
ｃｃｍ、０．４７Ｐａ、０．６μｍ／ｍｉｎ

【００５６】本実施例によれば、従来から常用されてい
る信頼性の良好な工程により、従来技術の問題点を解決
した半導体装置（ＭＯＳトランジスタ）を再現性良く得
ることができる。

【００５７】実施例２本実施例は、バイポーラトランジスタの製造に、上述し
た実施例１と同様の技術を適用した。図２を参照する。

【００５８】本実施例では、シリコン等の半導体基体１
のｎウェル23上のＰ拡散領域24上に、前記例と同様な手
法で、ＳＩＴＯＸ構造の金属シリサイド膜５を形成し、
この上にコンタクトホール８を形成して、配線材料９を
埋め込むようにした。このようにバイポーラトランジス
タ構造の製造についても、本発明を効果的に用いること
ができる。

【００５９】実施例３本実施例は、拡散領域上に５ｎｍ以下程度の薄膜のシリ
コン酸化膜を形成し、そのシリコン酸化膜上にシリサイ
ド化するためのＴｉ膜を形成し、２段階アニール、イオ
ン注入及び固相拡散を経て、ＭＯＳトランジスタを有す
る半導体装置を製造する方法である。以下、本実施例を
その工程に従って図５（ａ）〜（ｆ）、図６を参照しな
がら説明する。

【００６０】まず、シリコン基板31の表面に選択酸化法
により厚いフィールド酸化膜32を形成する。次に、薄膜
のゲート酸化膜33をフィールド酸化膜32に囲まれた領域
の基板表面に形成し、さらにそのゲート酸化膜33上にポ
リシリコン層34を形成する。次いで、そのポリシリコン
層34はリソグラフィ技術により所要のゲート電極のパタ
ーンにパターニングされる。

【００６１】次に、パターニングされたポリシリコン層
34とフィールド酸化膜32をマスクとして、セルファライ
ンで低濃度のイオン注入を行い、低濃度不純物拡散領域
35，35を基板表面に形成する。この低濃度不純物拡散領
域35，35はＭＯＳトランジスタのドレイン近傍の電界集
中を緩和し、このＭＯＳトランジスタはいわゆるＬＤＤ
構造に形成される。

【００６２】次に、全面にＣＶＤシリコン酸化膜を形成
し、そのＣＶＤシリコン酸化膜をエッチバックして、図
５（ａ）に示すように、ゲート電極となるポリシリコン
層34の側部にＣＶＤシリコン酸化膜の残部からなるサイ
ドウォール36，36を形成する。

【００６３】サイドウォール36，36の形成後、露出して
いるシリコン基板31の表面に、図５（ｂ）に示すよう
に、５ｎｍの膜厚のシリコン酸化膜37，37を形成する。
このシリコン酸化膜37，37の形成条件は、例えば８５０
℃、ドライＯ₂雰囲気の炉に１５分間入れば良い。この
シリコン酸化膜37，37は極めて薄い膜であるため、シリ
サイド化の場合には、基板のシリコンがシリコン酸化膜
37，37を介して供給される。例えば、シリコン酸化膜3
7，37の膜厚が７ｎｍ以上となった場合では、その膜厚
が厚いためにシリコンが基板から供給されなくなり、シ
ート抵抗は逆に増大する。

【００６４】シリコン酸化膜37，37を形成した後、その
シリコン酸化膜37，37上を含む全面にＴｉ膜38を形成す
る。これにより図５（ｃ）の構造とする。このＴｉ膜38
の膜厚は、例えば３０ｎｍであり、堆積のための条件
は、一例として、ＲＦバイアスー５０Ｗ、ＤＣ１ｋＷの
スパッタパワーで、Ａｒを４０ｓｃｃｍ、圧力を０．４
Ｐａ、堆積温度を２００℃、堆積速度を６０ｎｍ／ｍｉ
ｎの各条件とする。

【００６５】このようなＴｉ膜を形成した後、第１のア
ニール処理を行う。アニール処理は例えばＡｒ雰囲気中
のＲＴＡ（ラピッド・サーマル・アニール）により行わ
れ、６５０℃、３０秒間の低温の第１のアニール処理が
なされる。この低温の第１のアニール処理により、チタ
ンのシリサイド化が行われ、シリコンが供給された領域
でＴｉＳｉとＴｉ₃Ｓｉ₃からなるチタンシリサイド膜
が形成される。また、そのチタンシリサイド膜上のＴｉ
膜38は、酸化されてＴｉＯｘ（酸化チタン）膜にされ
る。

【００６６】第１のアニール処理の後、第２のアニール
処理の前にアンモニア過水等を用いて、チタンシリサイ
ド膜上のＴｉ膜やＴｉＯｘ膜を除去する。アンモニア過
水の一例としては、ＮＨ₄ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝
１：２：２としたものを用いる。このエッチングは、例
えば１０分程度浸けることで行われる。このアンモニア
過水を用いたエッチングにより未反応のＴｉ膜及び酸化
したＴｉＯｘ膜が除去される。この除去時に、例えばサ
イドウォール36やフィールド酸化膜32の表面のＴｉ膜38
は除去され、ソース／ドレイン領域の表面及びゲート電
極となるポリシリコン層34の上面にのみシリサイドがセ
ルファラインで形成されたサリサイド構造となる。

【００６７】次に、高温の第２のアニール処理を行う。
このアニール処理の条件は、例えば窒素雰囲気で９００
℃、３０秒間のＲＴＡ法の条件とする。この第２のアニ
ール処理によって、ＴｉＳｉとＴｉ₃Ｓｉ₃からなるチ
タンシリサイド膜が、低抵抗で安定したＴｉＳｉ₂膜か
らなるチタンシリサイド膜39に変化する。このＴｉＳｉ
₂膜からなるチタンシリサイド膜39は、図５（ｄ）に示
すように、ゲート電極の上面及びソース／ドレイン領域
となるシリコン基板31の表面に形成され、これら各部の
低抵抗化を図る。また、このように薄い酸化膜の形成後
に２段階アニールを行って形成されたチタンシリサイド
膜39は、高温でも凝集が発生しない耐熱性であるため、
続いて高温の工程を経ても低抵抗を維持できる。

【００６８】低温及び高温の２段階のアニール処理の
後、図５（ｅ）に符号Ｉ²で模式的に示すように、イオ
ン注入により不純物を前記チタンシリサイド膜39中に打
ち込む。この時、サイドウォール36やフィールド酸化膜
32もマスクの一部として機能する。ここで打ち込まれる
不純物は、ソース／ドレイン領域の高濃度不純物拡散領
域を形成するためのものである。イオン注入による不純
物を打ち込みを直接基板に対して行わないために、基板
へのダメージが抑えられ、結晶欠陥による接合リークを
緩和できる。イオン注入は、例えばＡｓ（砒素）をドー
パントとして、５０ｋｅＶ、３×１０¹⁵個／ｃｍ²の条
件で行われる。

【００６９】ここで、図６は、ＳＩＭＳ（Secondly Ion
Micro analysis)によるＡｓをイオン注入した時の不純
物のプロファイルを示しており、横軸はｎｍ単位で示す
基板深さであり、縦軸はＴｉについて任意単位の濃度分
布、Ａｓについて個／ｃｍ³単位で示す不純物濃度であ
る。この図６にも示されるように、イオン注入されるＡ
ｓ（砒素）のドーパントのピークは、シリサイドによっ
てＴｉがリッチな５０ｎｍの深さ内にある。一般に、イ
オン注入に伴うダメージの領域は、表面からプロジェク
トレンジの７５％程度に位置していることが知られてお
り（例えば、超ＬＳＩプロセスデータハンドブック、Ｐ
２４８、サイエンスフォーラム社発行参照）、Ａｓのド
ーパントの一部はシリコン基板31のある程度に深いとこ
ろまで拡散してはいるが、ダメージの発生する領域はチ
タンシリサイド膜39の内部に限定され、基板へのダメー
ジが深いところには至らないことが判る。

【００７０】シリサイド膜ではなく従来のように直接に
シリコン基板にイオンを打ち込んだ場合には、基板のダ
メージとその後のプロセスにおける高温アニールの相乗
した影響により、サイドウォールの側部にシリコンの転
移（結晶欠陥の一種）が生じていたが、本実施例のよう
に、チタンシリサイド膜39内にイオン注入することで、
シリコン基板へのダメージが発生せず、最終的に高温プ
ロセスを経ても結晶欠陥が発生しない。

【００７１】そのイオン注入に次いで、図５（ｆ）に示
すように、全面にＣＶＤシリコン酸化膜からなる層間絶
縁膜30を堆積させる。この層間絶縁膜30の堆積条件は、
例えば、ＳｉＨ₄：Ｏ₂：Ｎ₂＝２５０：２５０：１０
０ｓｃｃｍ，４２０℃，１３．３Ｐａ、０．５μｍの条
件とされる。そして、層間絶縁膜30の形成後、例えばＮ
₂雰囲気中で、１１００℃の温度、１０秒間の条件で短
時間アニールを行う。この短時間アニールによって、不
純物の打ち込まれた領域の活性化及びシリサイドの活性
化がなされ、十分に浅い接合のソース・ドレイン領域30
ｓ，30ｄが形成されることになる。このアニール時には
１１００℃の温度が加えられるが、チタンシリサイド膜
39は前述のように高温でも凝集が発生しない耐熱性であ
るため、低抵抗なシート抵抗を維持できる。

【００７２】以下、所要の電極形成等を経て、ＭＯＳト
ランジスタを有する半導体装置を完成する。

【００７３】本実施例により形成されるＭＯＳトランジ
スタでは、図８に示すように、曲線Ａで示す本実施例の
ＭＯＳトランジスタの接合リークが従来のもの（図中曲
線Ｂ）に比べて約１桁も減少することになる。また、同
時に低抵抗なシート抵抗も得られ、本実施例により得ら
れるシート抵抗の一例としては、８Ω／□程度の低抵抗
値となる。

【００７４】実施例４本実施例は薄いシリコン化合物膜上にシリサイドを形成
して、２段階のアニールにより低抵抗で浅い接合を得る
プロセスをバイポーラトランジスタのプロセスに適用し
た例である。本実施例を図７（ａ）〜（ｍ）を参照しな
がら説明する。

【００７４】まず、ｎ型のシリコン基板にｐ型のウェル
領域を形成し、そのｐ型のウェル領域内に、ｎ⁺型の埋
め込み層41上に、ｎ型のエピタキシャル層42を形成す
る。ｎ型のエピタキシャル層42を形成した後、選択酸化
によりフィールド酸化膜（ＬＯＣＯＳ膜）43を形成し、
図７（ａ）に示すように、そのフィールド酸化膜43の表
面を削って平坦化すると共に、エピタキシャル層42に対
しフィールド酸化膜43の下部で埋め込み層41を介して連
絡する領域にコレクタ取り出し領域44を形成する。

【００７５】次に、基板表面に５ｎｍのシリコン酸化膜
45を形成する。この薄膜のシリコン酸化膜45の形成は、
例えば短時間の熱酸化によって形成される。シリコン酸
化膜45の形成後、図７（ｂ）に示すように、全面にＴｉ
膜46を形成する。このＴｉ膜46は、実施例３と同様なス
パッタリングにより形成でき、約３０ｎｍの膜厚とす
る。

【００７６】薄膜のシリコン酸化膜45上にＴｉ膜46を積
層した後、図７（ｃ）に示すように、２段階のアニール
によってチタンシリサイド膜47を形成する。この合金化
処理について説明すると、まずＡｒ雰囲気で６５０℃、
３０秒間の条件でＲＴＡ法による低温アニール処理を施
す。このアニールで薄い酸化膜を介してシリコンとＴｉ
が合金化され、ＴｉＳｉとＴｉ₃Ｓｉ₃からなるシリサ
イドが形成される。この第１のアニール処理後、１０分
間程度、アンモニア過水等に浸けて未反応のＴｉ及びＴ
ｉＯｘを除去する。すなわち、フィールド酸化膜43上の
Ｔｉ膜46等は除去される。続いて、３０秒間、窒素雰囲
気中で９００℃の高温のアニール処理を行う。この高温
のアニール処理では、ＴｉＳｉ₂からなるチタンシリサ
イド膜が形成され、露出されたシリコン基板の表面は耐
熱性のチタンシリサイド膜47で覆われることになる。

【００７７】次に、全面にレジスト膜を塗布し、選択的
な露光とその現像工程を経て、基板上にレジストマスク
48を形成する。このレジストマスク48は、ベース・エミ
ッタ領域に開口部48ａを有するパターンとされる。次
に、そのレジストマスク48をマスクに用いて、図７
（ｄ）に示すように、ベース領域を形成するための不純
物のイオン注入を行う。特に、このイオン注入では、直
接シリコン基板にダメージを与えるようなエネルギーで
イオン注入が行われることはなく、基板表面のチタンシ
リサイド膜47中に不純物が打ち込まれる。ここで、イオ
ン注入の注入条件の一例を挙げれば、ドーパントをＢＦ
_{2 ,}２０ｋｅＶ，１×１０¹⁵個／ｃｍ²の条件でイオン
を注入すれば良い。

【００７８】チタンシリサイド膜47に対してイオン注入
を行った後、図７（ｅ）に示すように、全面に層間絶縁
膜49が形成される。この層間絶縁膜49は、ＣＶＤシリコ
ン酸化膜からなり、形成条件はＳｉＨ₄：Ｏ₂：Ｎ₂＝
２５０：２５０：１００ｓｃｃｍ，４２０℃，１３．３
Ｐａとされる。このＣＶＤにより約５０００Å程度の膜
厚を有する層間絶縁膜49が形成される。

【００７９】層間絶縁膜49を形成した後、窒素雰囲気中
で１１００℃、１０秒間の短時間アニールを行う。この
アニールにより、シリコン基板及びチタンシリサイド膜
47の活性化がなされると共に、該チタンシリサイド膜47
からの不純物拡散によってｐ型の不純物拡散領域からな
るベース領域40が該チタンシリサイド膜47の直下に形成
される。このアニール時には、１１００℃の高温処理が
なされるが、本実施例では、薄い酸化膜45を介し２段階
アニールで耐熱性のシリサイド膜が形成されているた
め、従来の如きシリサイドの凝集現象が発生せず、チタ
ンシリサイド膜47は低抵抗を維持したものとなる。

【００８０】次に、エミッタ領域を形成すべき領域の層
間絶縁膜49を除去する。その選択的な除去工程は、まず
レジスト層を全面に塗布し、選択的な露光及び現像によ
ってエミッタ領域に対応した領域が開口したレジストマ
スクを形成した後、そのレジストマスクを用い、ドライ
エッチングにより層間絶縁膜49をマスクパターンに合わ
せて除去することで行われる。これにより図７（ｆ）の
構造とする。形成した開口部を51で示す。ドライエッチ
ングの条件としては、例えばＣ₄Ｆ₈ガス，５０ｓｃｃ
ｍ，ＲＦパワー１２００Ｗ，２Ｐａの条件で良い。

【００８１】層間絶縁膜49を開口した後、その開口部51
の底部に臨むチタンシリサイド膜47をフッ酸によって除
去し、図７（ｇ）に示すように、基板表面を露出させ
る。そのフッ酸の水溶液は、例えばＨ₂Ｏ：ＨＦ＝１０
０：５とされ、３分間程浸けることで基板表面が現れ
る。

【００８２】エミッタ領域とすべき基板表面を露出させ
たところで、図７（ｈ）に示すように、全面にＣＶＤシ
リコン酸化膜52を全面に約０．３μｍ程度の膜厚で形成
する。このＣＶＤシリコン酸化膜52は、例えばＳｉ
Ｈ₄：Ｏ₂：Ｎ₂＝２５０：２５０：１００ｓｃｃｍ，
４２０℃，１３．３Ｐａの条件で形成される。

【００８３】図７（ｉ）に示すように、その形成したＣ
ＶＤシリコン酸化膜52を全面エッチバックして、開口部
51の側壁にＣＶＤシリコン酸化膜52ａ，52ａを残存させ
る。エッチバックの条件は、例えばＣ₄Ｆ₈ガスを５０
ｓｃｃｍ，ＲＦパワー１２００Ｗ，２Ｐａである。この
エッチバックによって、そのＣＶＤシリコン酸化膜52は
いわゆるサイドウォールとされ、微小なエミッタ領域の
形成に寄与すると共に、ベースとエミッタの間のセルフ
ァラインな分離が実現される。

【００８４】サイドウォールとして機能するＣＶＤシリ
コン酸化膜52ａの間で基板表面が臨んだところで、図７
（ｊ）に示すように、全面にｎ型の不純物を高濃度に含
有するドープトポリシリコン層（ＤＯＰＯＳ層）53を形
成する。このドープトポリシリコン層53の形成条件は、
例えばＳｉＨ₄：Ｈ₂：Ｎ₂＝１００：４００：２００
ｓｃｃｍ，７０Ｐａの条件とされ、膜厚は１５００Å程
度とされる。

【００８５】ドープトポリシリコン層53の形成後、レジ
ストパターニング及びエッチングにより、ドープトポリ
シリコン層53を開口部51の内部のみに残存させ、他の層
間絶縁膜49上のドープトポリシリコン層53を除去する。
この除去の条件は、例えばマイクロ波エッチャーが使用
され、ＳＦ₆：フロン１１３＝６：４４ｓｃｃｍ、１．
３３Ｐａ、マグネトロンフィラメント電流が２２０ｍ
Ａ，ＲＦパワーが１００Ｗの各条件とされる。

【００８６】次に、図７（ｋ）に示すように、層間絶縁
膜49の表面からコンタクトホール54，55を形成する。コ
ンタクトホール54はベース電極取り出しのためのコンタ
クトホールであり、コンタクトホール55はコレクタ電極
取り出しのためのコンタクトホールである。これらコン
タクトホール54，55の形成は、マスクとなるレジストパ
ターンを形成した後、そのレジストパターンを用いたド
ライエッチングにより、層間絶縁膜49を加工する。この
ドライエッチングの条件の一例としては、Ｃ₄Ｆ₈ガス
を５０ｓｃｃｍとし、ＲＦパワー１２００Ｗ，２Ｐａが
挙げられる。このコンタクトホール54，55の形成によ
り、コンタクトホール54，55の底部には、低抵抗なチタ
ンシリサイド膜47が臨む。

【００８７】次に、図７（ｌ）に示すように、全面にア
ルミニウム系配線層56が形成される。このアルミニウム
系配線層56はアルミニウムにシリコンや銅等が含有され
た層であり、Ａｒガス４０ｓｃｃｍ，０．４Ｐａ，スパ
ッタパワーＤＣ６ｋＷ，８０００Å／分の条件で形成す
ることができ、例えば０．８μｍの膜厚とされる。

【００８８】アルミニウム系配線層56の全面形成後、図
７（ｍ）に示すように、そのアルミニウム系配線層56を
各電極毎にパターニングする。このパターニングは、レ
ジストマスクとドライエッチングにより行われ、アルミ
ニウム系配線層からなるベース電極56Ｂ，エミッタ電極
56Ｅ，コレクタ電極56Ｃがそれぞれ形成される。ドライ
エッチングの条件としては、ＲＦ印加型ＥＣＲエッチャ
ーを用いて、ＢＣｌ₃：Ｃｌ₂＝６０：９０ｓｃｃｍ，
マイクロ波パワー１０００Ｗ，ＲＦパワー５０Ｗ，２．
１３Ｐａの各条件とされる。このように各電極56Ｅ，56
Ｂ，56Ｃが形成された後、通常の工程に従ってバイポー
ラトランジスタが完成する。

【００８９】以上のような製造工程によって製造される
バイポーラトランジスタでは、通常のシリサイドではな
く、薄いシリコン酸化膜45を介して２段階アニールによ
り耐熱性の十分なチタンシリサイド膜47が形成されるた
め、１１００℃程度の高温のアニールを経ても凝集現象
が発生することがなく、チタンシリサイド膜47を低抵抗
に保つことができる。このチタンシリサイド膜47によっ
て、素子の応答速度をシリサイドを形成しないものに比
べて２０％程度高速にできる。

【００９０】また、ベース領域50は、チタンシリサイド
膜47からの不純物の固相拡散によって形成され、直接シ
リコン基板に対して不純物が打ち込まれることがないた
め、ダメージが発生することがなくなり、結晶欠陥によ
る悪影響を受けないバイポーラトランジスタを形成する
ことができる。更に、従来の製造方法のように、既に高
濃度にｐ型のボロンをドープした領域にＴｉを形成して
アニールでシリサイド化する方法では、ボロンとＴｉが
反応してＴｉＢ₃の如きボロンとチタンの化合物が形成
され、ＴｉＳｉ₂の形成が困難となるが、本実施例では
ＴｉＳｉ₂を形成することが比較的に容易であり、シー
ト抵抗値は最終的に５Ω／□程度の格段に優れた値とな
る。

【００９１】なお、上述の実施例では、ｎｐｎ型のバイ
ポーラトランジスタについて説明したが、本発明の半導
体装置の製造方法は、ｐｎｐ型のバイポーラトランジス
タや、ＣＭＯＳバイポーラトランジスタ、横型バイポー
ラトランジスタ等の各種プロセスについても適用でき
る。

【００９２】実施例５次に実施例５を説明する。この実施例は、参考例であっ
て、ＭＯＳトランジスタについて述べるものである。こ
こでは、図９（ａ）〜（ｆ）の工程を経る。

【００９３】（ａ）半導体基板１上にＬＯＣＯＳ11及び
ゲート領域12を形成し、図９（ａ）の構造とする（13は
ゲート絶縁膜である）。

【００９４】（ｂ）シリコン化合物膜３として、全面に
３ｎｍの熱酸化膜を全面に形成する。条件は例えば、下
記を採用できる。ガスＨ₂Ｏ／Ｏ₂＝１．５／６リットル／ｍｉｎ，温
度：８５０℃，膜厚：３ｎｍ更に、高融点金属膜４として、Ｔｉを全面に３０ｎｍ形
成する。これにより図９（ｂ）の構造を得る。条件は、
例えば下記を採用できる。Ａｒ＝４０ｓｃｃｍ，圧力：０．０４Ｐａ，スパッタパ
ワー：１ｋＷ，膜厚：３０ｎｍ

【００９５】（ｃ）次いで、２ステップアニール法によ
り、拡散領域21，22のみに金属シリサイド膜５（ＳＩＴ
ＯＸ−ＴｉＳｉ₂）を形成する。ここで、２ステップア
ニール法とは、第１，第２のアニール（低温熱処理、及
び高温熱処理）による熱処理でＳＩＴＯＸ構造を得るも
のである。第１のアニール６００℃ ３０秒（Ａｒ中）選択エッチングアンモニア過水による未反応Ｔｉの選
択エッチングＨ₂Ｏ：Ｈ₂Ｏ₂：ＮＨ₄ＯＨ＝２：２：１第２のアニール９００℃ ３０秒（Ｎ₂中）これにより、ソース／ドレイン領域である拡散領域21，
22上を金属シリサイド（ＳＩＴＯＸ−ＴｉＳｉ₂）でカ
バーした。この構造を図９（ｃ）に示す。

【００９６】（ｄ）その後膜層間膜61を、例えば、ＴＥ
ＯＳを用いたＣＶＤ酸化膜で形成し、更にＢＰＳＧ膜62
等を成長させる。ＴＥＯＳ酸化膜の形成条件は、例えば
下記を採用できる。ガスＴＥＯＳ＝５０ｓｃｃｍ，圧力：４０Ｐａ，温
度：７２０℃，膜厚：４００ｎｍＢＰＳＧ等の膜の成膜条件は、下記を採用できる。ガスＳｉＨ₄／ＰＨ₃／Ｂ₂Ｈ₆／Ｏ₂／Ｎ₂＝８０
／７／７／１０００／３２０００ｓｃｃｍ，温度：４０
０℃，圧力：１０１３２５Ｐａ，膜厚：５００ｎｍ上記により膜61，62から成る層間膜61の形成を行う。こ
れにより図９（ｄ）の構造を得る。

【００９７】（ｅ）レジストパターニング後ドライエッ
チングでコンタクトホール８を形成し、図９（ｅ）の構
造とする。レジストパターンを符号８で示す。条件は例
えば、次を採用できる。ガスＣ₄Ｆ₈＝５０ｓｃｃｍ，ＲＦパワー：１２００
Ｗ，圧力：２Ｐａ

【００９８】（ｆ）全面にＣＶＤ−Ｗを堆積させる。例
えば下記条件による。ガスＷＦ₆／Ｈ₂＝９５／５５０ｓｃｃｍＰ，温度：
４５０℃，圧力：１０６４０Ｐａ，膜厚：４００ｎｍ次に、エッチバックで接続孔８内のみにＷを形成する。
エッチバック条件は、例えば、次のようにする。ガスＳＦ₆＝５０ｓｃｃｍ，マイクロ波パワー：８５
０Ｗ，ＲＦパワー：１５０Ｗ，圧力：１．３３Ｐａ

【００９９】次に、Ｔｉ層91を形成し、この上にＡｌ系
材料の配線材料９として、Ａｌ−１％Ｓｉをスパッタで
形成し、図９（ｆ）の構造とする。Ａｌ−Ｓｉ／Ｔｉ構
造を得るには、下記条件を採用できる。ＡｌＳｉ成膜条件例パワー：２２．５ｋＷ，成膜温度：１５０℃，Ａｒ＝４
０ｓｃｃｍ，膜厚：５００ｎｍＴｉ成膜条件例パワー：４ｋＷ，成膜温度：１５０℃，Ａｒ＝１００ｓ
ｃｃｍ，膜厚：７０ｎｍその後、レジストパターニング及びドライエッチングを
用いて、Ａｌ−１％Ｓｉ／Ｔｉ配線層を形成させる。条
件は例えば、次のようにする。ガスＢＣＩ₃／ＣＩ₂＝６０／９０ｓｃｃｍ，マイク
ロ波パワー：１０００Ｗ，ＲＦパワー：５０Ｗ，圧力：
０．０１６Ｐａ

【０１００】実施例６次に実施例６を説明する。この実施例は、参考例であっ
て、これは、ソース／ドレイン上全面にＴｉＳＡＬＩＣ
ＩＤＥを形成させた場合で、ＳＩＴＯＸ−ＴｉＳｉ _２を
微細接続孔内のみに形成させた場合の例である。図10を
参照して説明する。

【０１０１】（ａ）実施例５と同様にして半導体基板１
上にＬＯＣＯＳ11及びゲート領域12を形成し、図10
（ａ）の構造を得る。

【０１０２】（ｂ）その後膜層間膜を例えば、ＴＥＯＳ
を用いたＣＶＤ酸化膜で、下記条件で形成する。ガスＴＥＯＳ＝５０ｓｃｃｍ，圧力：４０Ｐａ，温
度：７２０℃，膜厚：４００ｎｍまた、ＢＰＳＧ等の膜を下記条件で成膜させ、層間膜６
を形成する。ガスＳｉＨ₄／ＰＨ₃／Ｂ₂Ｈ₆／Ｏ₂／Ｎ₂＝８０
／７／７／１０００／３２０００ｓｃｃｍ，温度：４０
０℃，圧力：１０１３２５Ｐａ，膜厚：５００ｎｍ以上により、図10（ｂ）に示すように、膜61，62から成
る層間膜６を形成する。

【０１０３】（ｃ）レジストパターニング後ドライエッ
チングで、コンタクトホール８を形成する。条件は、例
えば次のようにできる。ガスＣ₄Ｆ₈＝５０ｓｃｃｍ，ＲＦパワー：１２００
Ｗ，圧力：２Ｐａ

【０１０４】次に、例えば下記条件で、全面に３ｎｍの
熱酸化膜を形成する。ガスＨ₂Ｏ／Ｏ₂＝１．５／６リットル／ｍｉｎ，温
度：８５０℃，膜厚：３ｎｍ更に、Ｔｉを全面に３０ｎｍ形成する。Ａｒ＝４０ｓｃｃｍ，圧力：０．０４Ｐａ，スパッタパ
ワー：１ｋＷ，膜厚：３０ｎｍ

【０１０５】（ｄ）次いで、２ステップアニール法によ
り金属シリサイド膜（ＳＩＴＯＸ−ＴｉＳｉ₂）を形成
する。ここで、２ステップアニール法とは、第１，第２
のアニールによる熱処理でＳＩＴＯＸ構造５を得るもの
である。このアニールにより、拡散領域のみに、従って
この例ではホール８の底部にのみ、選択的に金属シリサ
イド膜５が形成される。ホール８の底部以下の未反応Ｔ
ｉは、次の選択エッチングにより除去される。第１のアニール６００℃ ３０秒（Ａｒ中）選択エッチングアンモニア過水による未反応Ｔｉの選
択エッチングＨ₂Ｏ：Ｈ₂Ｏ₂：ＮＨ₄ＯＨ＝２：２：１第２のアニール９００℃ ３０秒（Ｎ₂中）これにより、ホール８底部のソース／ドレイン領域であ
る拡散領域上を金属シリサイド（ＳＩＴＯＸ−ＴｉＳｉ
₂）でカバーした。これにより、図10（ｃ）の構造とし
た。

【０１０６】（ｅ）Ｔｉをスパッタで形成する。Ｔｉ成膜条件例パワー：４ｋＷ，成膜温度：１５０℃，Ａｒ＝１００ｓ
ｃｃｍ，膜厚：７０ｎｍ更に連続でＡｌ−１％Ｓｉを高温スパッタで成膜する。ＡｌＳｉ成膜条件例パワー：２２．５ｋＷ，成膜温度：５００℃，Ａｒ＝４
０ｓｃｃｍ，膜厚：５００ｎｍその後、レジストパターニング及びドライエッチングで
Ａｉ−１％Ｓｉ／Ｔｉ配線層を形成させる。条件は例え
ば、下記のようにする。ガスＢＣｌ₃／Ｃｌ₂＝６０／９０ｓｃｃｍ，マイク
ロ波パワー：１０００Ｗ，ＲＦパワー：５０Ｗ，圧力：
０．０１６Ｐａこれにより、微細接続孔に安定したバリヤを有するコン
タクトプラグを形成できるようになる。本実施例のＲＢ
Ｓ測定結果を図11に示す。本例のようにＷ／ＳＩＴＯＸ
−ＴｉＳｉ₂／Ｓｉ構造を採用すると、ＳＩＴＯＸ−Ｔ
ｉＳｉ₂がバリヤとして働くために、Ｗがピュアな状態
を保っていることがわかる。即ち、ＷＳｉ₂の発生はみ
られず、Ｓｉ拡散によるＷのシリサイド化が防がれたこ
とがわかる。よって耐熱性が維持される。

【０１０７】なお、本発明の構成は、上記実施例に限定
されるものでなく、その他の成膜装置、例えば蒸着法、
化学気相法による膜の成膜にも適用できる。また、成膜
する膜もＴｉ等だけに限らず他の金属もしくは金属以外
の半導体、絶縁膜にも適用できる。

【０１０８】

【発明の効果】本出願の発明によれば、バリアメタル層
を有する半導体装置であって、バリア性が充分であり、
また配線材料による配線層の形成がカバレージ良く達成
でき、もって信頼性の高い、再現性に優れる半導体装置
を、簡便な工程で得ることが可能な半導体装置の製造方
法を提供でき、また、低抵抗を維持したままで浅い接合
を確実に形成できる半導体装置の製造方法を提供でき、
また、Ｗ等の高融点金属と半導体基体例えばＳｉとの反
応を防止しつつ、耐熱性が良好な接続を可能とする半導
体装置及びその製造方法を提供でき、更にまた、Ａｌ系
材料を用いて、接合リークを低減でき、良好な接続を得
ることができる半導体装置及びその製造方法を提供する
ことができる。

【図面の簡単な説明】

【図１】実施例１の工程を示す図である。

【図２】実施例２を示す図である。

【図３】従来技術の問題点を示す図である。

【図４】従来技術の問題点を示す図である。

【図５】実施例３の工程を示す図である。

【図６】実施例３における不純物分布の解析結果を示す
図である。

【図７】実施例４の工程を示す図である（１）。

【図８】実施例３と従来例との特性の比較図である。

【図９】実施例５の工程を示す図である。

【図１０】実施例６の工程を示す図である。

【図１１】実施例６のＲＢＳ測定結果である。

【図１２】従来例のＲＢＳ測定結果である。

【図１３】実施例４の工程を示す図である（２）。

【図１４】実施例４の工程を示す図である（３）。

【図１５】実施例４の工程を示す図である（４）。

【図１６】実施例４の工程を示す図である（５）。

【符号の説明】

１半導体基板２１，２２，２４拡散領域３シリコン化合物膜４金属膜５金属のシリサイド膜（Ｓｌ）６層間膜７１バリアメタル材料膜７バリアメタル層８コンタクトホール９配線材料３１シリコン基板３２フィールド酸化膜３７シリコン酸化膜３８Ｔｉ膜３９チタンシリサイド膜３０層間絶縁膜４２エピタキシャル層４３フィールド酸化膜４５シリコン酸化膜４６Ｔｉ膜４７チタンシリサイド膜４９層間絶縁膜４１開口部５６Ｅエミッタ電極５６Ｂベース電極５６Ｃコレクタ電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872

Claims

(57)【特許請求の範囲】

【請求項１】半導体基体に拡散領域を形成し、拡散領域上にシリコン化合物膜を形成し、このシリコン化合物膜上に金属膜を形成して、金属のシ
リサイド膜を形成し、更に層間膜を形成して、この層間膜上にバリアメタル材料膜を形成し、次いでバリアメタル材料膜を等方性エッチングによりパ
ターニングしてバリアメタル層を得、その後層間膜を異方性エッチングによりパターニングし
てコンタクトホールを形成し、これによりコンタクトホ
ールの開口よりバリアメタル層の開口が大きい構造を
得、このコンタクトホールに配線材料を埋め込み配線を形成
する工程を備える半導体装置の製造方法。
【請求項２】半導体装置がＭＯＳトランジスタである請
求項１に記載の半導体装置の製造方法。
【請求項３】半導体装置がバイポーラトランジスタであ
る請求項１に記載の半導体装置の製造方法。
【請求項４】低濃度不純物拡散領域が形成された半導体
基体上に膜厚が７ｎｍ未満の薄膜の半導体化合物膜を形
成し、前記薄膜の半導体化合物膜を介して半導体基体上
に金属膜を形成し、その後第１の熱処理と前記第１の熱
処理よりも高温の第２の熱処理により熱処理することで
耐熱性シリサイドを形成し、前記耐熱性シリサイド中に
不純物をイオン注入し、次いで固相拡散により接合領域
を形成する半導体装置の製造方法。
【請求項５】半導体基体上にシリコン化合物膜を形成
し、該シリコン化合物膜上に金属膜を形成し、その後第
１の熱処理と前記第１の熱処理よりも高温の第２の熱処
理により熱処理することで金属シリサイド膜を形成し、
該金属シリサイド膜中に不純物をイオン注入し、次いで
固相拡散により不純物拡散領域を形成し、該不純物拡散
領域上の層間膜に開口部を形成し、該開口部の底部の金
属シリサイド膜を除去し、該開口部の側壁にサイドウォ
ールを形成し、該開口部に電極配線を形成した半導体装
置。