JP2000252294A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2000252294A JP2000252294A JP11052273A JP5227399A JP2000252294A JP 2000252294 A JP2000252294 A JP 2000252294A JP 11052273 A JP11052273 A JP 11052273A JP 5227399 A JP5227399 A JP 5227399A JP 2000252294 A JP2000252294 A JP 2000252294A
- Authority
- JP
- Japan
- Prior art keywords
- region
- base
- conductivity type
- emitter
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 56
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 70
- 239000010941 cobalt Substances 0.000 claims abstract description 70
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 68
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 66
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 95
- 238000000605 extraction Methods 0.000 claims description 91
- 238000009792 diffusion process Methods 0.000 claims description 76
- 238000002955 isolation Methods 0.000 claims description 21
- 239000011229 interlayer Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 7
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 3
- 238000010438 heat treatment Methods 0.000 claims 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims 1
- 229910052721 tungsten Inorganic materials 0.000 claims 1
- 239000010937 tungsten Substances 0.000 claims 1
- 230000010355 oscillation Effects 0.000 abstract description 11
- 229910021341 titanium silicide Inorganic materials 0.000 description 35
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 150000001868 cobalt Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- -1 and furthermore Chemical compound 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ベース抵抗Ｒｂ及びコレクタ−ベース間容量
Ｃｃｂを低減でき、最大発振周波数ｆｍａｘを十分に小
さくしてトランジスタ特性を向上させることができる半
導体装置及びその製造方法を提供する。 【解決手段】 Ｐ型シリコン基板１０１にＮ型埋込層１
０３が埋め込まれ、この埋込層の上にＮ型エピタキシャ
ル層１０４が形成されている。このエピタキシャル層の
表面にはＰ型真性ベース領域１０９及びベース引出領域
１１８が形成され、真性ベース領域内にＮ型エミッタ領
域１２０が形成されている。このエミッタ領域に接触す
るようにエミッタ電極１２１が形成され、ベース引出領
域１１８からフィールド絶縁膜１０６を介して分離され
た領域にコレクタ引出領域１１９が形成されている。そ
して、エミッタ電極を取り囲むようにベール引出領域上
にコバルトシリサイド膜１２１が形成されており、エミ
ッタ電極１１３の片側にのみベース引出コンタクトホー
ル１２４が形成されている。
Ｃｃｂを低減でき、最大発振周波数ｆｍａｘを十分に小
さくしてトランジスタ特性を向上させることができる半
導体装置及びその製造方法を提供する。 【解決手段】 Ｐ型シリコン基板１０１にＮ型埋込層１
０３が埋め込まれ、この埋込層の上にＮ型エピタキシャ
ル層１０４が形成されている。このエピタキシャル層の
表面にはＰ型真性ベース領域１０９及びベース引出領域
１１８が形成され、真性ベース領域内にＮ型エミッタ領
域１２０が形成されている。このエミッタ領域に接触す
るようにエミッタ電極１２１が形成され、ベース引出領
域１１８からフィールド絶縁膜１０６を介して分離され
た領域にコレクタ引出領域１１９が形成されている。そ
して、エミッタ電極を取り囲むようにベール引出領域上
にコバルトシリサイド膜１２１が形成されており、エミ
ッタ電極１１３の片側にのみベース引出コンタクトホー
ル１２４が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明はバイポーラトランジ
スタとＣＭＯＳトランジスタとが混在したＢｉＣＭＯＳ
トランジスタに適用するのに有効な半導体装置及びその
製造方法に関し、特にバイポーラトランジスタ部分を改
良した半導体装置及びその製造方法に関する。
スタとＣＭＯＳトランジスタとが混在したＢｉＣＭＯＳ
トランジスタに適用するのに有効な半導体装置及びその
製造方法に関し、特にバイポーラトランジスタ部分を改
良した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近時、ＰＨＳ、携帯電話及びネットワー
ク用の通信端末等の急速な普及にともなって、アナログ
回路とデジタル回路が同一チップ内に搭載されているア
ナログ／デジタル混在ＬＳＩ（集積回路）の高性能化及
び低コスト化が要求されている。
ク用の通信端末等の急速な普及にともなって、アナログ
回路とデジタル回路が同一チップ内に搭載されているア
ナログ／デジタル混在ＬＳＩ（集積回路）の高性能化及
び低コスト化が要求されている。
【０００３】一般的に、アナログ／デジタル混在ＬＳＩ
においては、高速動作に対応したデジタル回路として、
低消費電力化が容易であるＣＭＯＳトランジスタが使用
されている。また、一方で、高周波動作に対応したアナ
ログ回路には、高性能なバイポーラトランジスタが使用
され、数百ＭＨｚ乃至数十ＧＨｚの高い周波数まで回路
動作が行われている。このため、アナログ回路をより高
周波の領域で使用するためには、バイポーラトランジス
タの高周波数特性を向上させる必要がある。
においては、高速動作に対応したデジタル回路として、
低消費電力化が容易であるＣＭＯＳトランジスタが使用
されている。また、一方で、高周波動作に対応したアナ
ログ回路には、高性能なバイポーラトランジスタが使用
され、数百ＭＨｚ乃至数十ＧＨｚの高い周波数まで回路
動作が行われている。このため、アナログ回路をより高
周波の領域で使用するためには、バイポーラトランジス
タの高周波数特性を向上させる必要がある。
【０００４】このバイポーラトランジスタのＡＣ特性の
指標を示すものに、ｆＴ（遮断周波数）及びｆｍａｘ
（最大発振周波数）があり、特に、バイポーラトランジ
スタの駆動能力を図る指標になる最大発振周波数ｆｍａ
ｘがバイポーラトランジスタの主要な特性を図る因子と
なっている。このｆｍａｘは、下記数式１にて近似され
る。
指標を示すものに、ｆＴ（遮断周波数）及びｆｍａｘ
（最大発振周波数）があり、特に、バイポーラトランジ
スタの駆動能力を図る指標になる最大発振周波数ｆｍａ
ｘがバイポーラトランジスタの主要な特性を図る因子と
なっている。このｆｍａｘは、下記数式１にて近似され
る。
【０００５】
【数１】 ｆｍａｘ≒√（ｆＴ／（８π・Ｒｂ・Ｃｃｂ）） 但し、Ｒｂはベース抵抗、Ｃｃｂはコレクタ−ベース間
容量である。
容量である。
【０００６】この数式１から明らかなように、ｆｍａｘ
を示す式にはｆＴが含まれていることから、ｆｍａｘ
は、バイポーラトランジスタの高周波特性のトータル性
能を示しており、この値が大きければ大きいほど高周波
性能が優れているということがいえる。
を示す式にはｆＴが含まれていることから、ｆｍａｘ
は、バイポーラトランジスタの高周波特性のトータル性
能を示しており、この値が大きければ大きいほど高周波
性能が優れているということがいえる。
【０００７】ところで、この数式１から、ｆｍａｘを高
くするためには、遮断周波数ｆＴの向上、ベース抵抗Ｒ
ｂの低減及びコレクタ−ベース間容量Ｃｃｂの低減が有
効であることがわかる。
くするためには、遮断周波数ｆＴの向上、ベース抵抗Ｒ
ｂの低減及びコレクタ−ベース間容量Ｃｃｂの低減が有
効であることがわかる。
【０００８】次に、ベース抵抗Ｒｂを低減し、ｆｍａｘ
を向上する従来の方法について説明する。ベース抵抗を
低減する従来技術は、１９９７ＩＥＤＭ（Internationa
l Electron Device Meeting）Technical Digestの８０
７乃至８１０頁に記載されている。
を向上する従来の方法について説明する。ベース抵抗を
低減する従来技術は、１９９７ＩＥＤＭ（Internationa
l Electron Device Meeting）Technical Digestの８０
７乃至８１０頁に記載されている。
【０００９】図２１は従来のバイポーラトランジスタの
各層の配置を示す平面図、図２２は図２１のＦ−Ｆ線に
よる断面図、図２３は図２１のＧ−Ｇ線による断面図で
ある。これらの図２１乃至２３に示すように、従来のバ
イポーラトランジスタにおいては、Ｐ型半導体基板５０
１上に、高濃度Ｎ型埋込領域５０３が形成されており、
更に、この埋込領域５０３を覆うようにして、Ｎ型エピ
タキシャル領域５０４が形成されている。そして、Ｎ型
エピタキシャル領域５０４においてエミッタ領域である
高濃度Ｎ型拡散層領域５２０の直下の領域に、エピタキ
シャル領域５０４と埋込領域５０３との中間の不純物濃
度を有するＮ型領域であるペデスタルコレクタ５１２が
形成されいる。このようにして、前述の高濃度Ｎ型埋込
領域５０３、Ｎ型エピタキシャル領域５０４及びペデス
タルコレクタ５１２から、バイポーラトランジスタのコ
レクタ領域が形成されている。
各層の配置を示す平面図、図２２は図２１のＦ−Ｆ線に
よる断面図、図２３は図２１のＧ−Ｇ線による断面図で
ある。これらの図２１乃至２３に示すように、従来のバ
イポーラトランジスタにおいては、Ｐ型半導体基板５０
１上に、高濃度Ｎ型埋込領域５０３が形成されており、
更に、この埋込領域５０３を覆うようにして、Ｎ型エピ
タキシャル領域５０４が形成されている。そして、Ｎ型
エピタキシャル領域５０４においてエミッタ領域である
高濃度Ｎ型拡散層領域５２０の直下の領域に、エピタキ
シャル領域５０４と埋込領域５０３との中間の不純物濃
度を有するＮ型領域であるペデスタルコレクタ５１２が
形成されいる。このようにして、前述の高濃度Ｎ型埋込
領域５０３、Ｎ型エピタキシャル領域５０４及びペデス
タルコレクタ５１２から、バイポーラトランジスタのコ
レクタ領域が形成されている。
【００１０】また、Ｎ型エピタキシャル領域５０４の表
面には素子分離酸化膜５０６が形成されており、この素
子分離酸化膜５０６が、真性ベース領域５０９及び高濃
度Ｐ型拡散層領域５１８と、高濃度Ｎ型拡散層領域５１
９からなるコレクタ引出領域の周囲を囲んで形成されて
おり、この真性ベース領域５０９及び高濃度Ｐ型拡散層
領域５１８と、高濃度Ｎ型拡散層領域５１９とは、素子
分離酸化膜５０６により相互に電気的に分離されてい
る。真性ベース領域５０９内には、高濃度Ｎ型拡散層領
域５２０が形成されており、この高濃度Ｎ型拡散層領域
５２０によりエミッタ領域が形成されている。このエミ
ッタ領域に接続するようにして、ポリシリコンからなる
エミッタ引出電極５１３が形成され、更にこのエミッタ
電極５１３の表面にチタンシリサイド膜５２１が形成さ
れている。また、高濃度Ｐ型拡散層領域５１８の表面に
もチタンシリサイド膜５２１が形成され、ベース引出領
域（グラフトベース領域）を形成している。更に、高濃
度Ｎ型拡散層領域５１９からなるコレクタ引出領域の表
面もチタンシリサイド膜５２１で覆われている。そし
て、全面に層間絶縁膜５２２が形成されており、この層
間絶縁膜５２２には、ベース引出領域にベース部コンタ
クトホール５２４が形成され、コレクタ引出領域にコレ
クタ引き出しのためのコンタクトホール５２５が形成さ
れている。また、エミッタ電極の直上の層間絶縁膜５２
２には、エミッタコンタクトホール５２６が形成されて
いる。
面には素子分離酸化膜５０６が形成されており、この素
子分離酸化膜５０６が、真性ベース領域５０９及び高濃
度Ｐ型拡散層領域５１８と、高濃度Ｎ型拡散層領域５１
９からなるコレクタ引出領域の周囲を囲んで形成されて
おり、この真性ベース領域５０９及び高濃度Ｐ型拡散層
領域５１８と、高濃度Ｎ型拡散層領域５１９とは、素子
分離酸化膜５０６により相互に電気的に分離されてい
る。真性ベース領域５０９内には、高濃度Ｎ型拡散層領
域５２０が形成されており、この高濃度Ｎ型拡散層領域
５２０によりエミッタ領域が形成されている。このエミ
ッタ領域に接続するようにして、ポリシリコンからなる
エミッタ引出電極５１３が形成され、更にこのエミッタ
電極５１３の表面にチタンシリサイド膜５２１が形成さ
れている。また、高濃度Ｐ型拡散層領域５１８の表面に
もチタンシリサイド膜５２１が形成され、ベース引出領
域（グラフトベース領域）を形成している。更に、高濃
度Ｎ型拡散層領域５１９からなるコレクタ引出領域の表
面もチタンシリサイド膜５２１で覆われている。そし
て、全面に層間絶縁膜５２２が形成されており、この層
間絶縁膜５２２には、ベース引出領域にベース部コンタ
クトホール５２４が形成され、コレクタ引出領域にコレ
クタ引き出しのためのコンタクトホール５２５が形成さ
れている。また、エミッタ電極の直上の層間絶縁膜５２
２には、エミッタコンタクトホール５２６が形成されて
いる。
【００１１】次に、上述の従来のバイポーラトランジス
タの平面配置態様について説明する。従来のバイポーラ
トランジスタにおいては、表面がチタンシリサイド膜５
２１で覆われた高濃度Ｐ型拡散層領域５１８が表面がチ
タンシリサイド膜５２１で覆われた第２の導電膜からな
るエミッタ引出電極５１３によって図２１において左右
に分割され、第２の導電膜からなるエミッタ引出電極５
１３に対し、左右の隣接した位置にベース部コンタクト
ホール５２４が開口し、ベース電極引き出しのための金
属配線（図示せず）を引き出すような配置態様となって
いる。
タの平面配置態様について説明する。従来のバイポーラ
トランジスタにおいては、表面がチタンシリサイド膜５
２１で覆われた高濃度Ｐ型拡散層領域５１８が表面がチ
タンシリサイド膜５２１で覆われた第２の導電膜からな
るエミッタ引出電極５１３によって図２１において左右
に分割され、第２の導電膜からなるエミッタ引出電極５
１３に対し、左右の隣接した位置にベース部コンタクト
ホール５２４が開口し、ベース電極引き出しのための金
属配線（図示せず）を引き出すような配置態様となって
いる。
【００１２】この方法によれば、高濃度Ｐ型拡散層領域
５１８の表面が約５Ω／□程度のシート抵抗からなるチ
タンシリサイド膜で覆われ、かつ、ベース電極引き出し
のための金属配線（図示せず）が第２の導電膜からなる
エミッタ引出電極５１３の両端で引き出すような平面レ
イアウトとなっているので、高濃度Ｐ型拡散層領域５１
８の表面がチタンシリサイド膜で覆われていない場合に
比べてベース抵抗を低減することができる。このため、
コレクタ−エミッタ間（ＣＥ間）の電圧が２．５Ｖのと
きに、最大発信周波数ｆｍａｘを５４ＧＨｚまで高める
ことができるとされている（前述の公知文献）。
５１８の表面が約５Ω／□程度のシート抵抗からなるチ
タンシリサイド膜で覆われ、かつ、ベース電極引き出し
のための金属配線（図示せず）が第２の導電膜からなる
エミッタ引出電極５１３の両端で引き出すような平面レ
イアウトとなっているので、高濃度Ｐ型拡散層領域５１
８の表面がチタンシリサイド膜で覆われていない場合に
比べてベース抵抗を低減することができる。このため、
コレクタ−エミッタ間（ＣＥ間）の電圧が２．５Ｖのと
きに、最大発信周波数ｆｍａｘを５４ＧＨｚまで高める
ことができるとされている（前述の公知文献）。
【００１３】次に、図２４乃至３０を参照して上述の従
来のバイポーラトランジスタの製造方法の一例について
説明する。
来のバイポーラトランジスタの製造方法の一例について
説明する。
【００１４】先ず、図２４に示すように、Ｐ型半導体基
板５０１上に、高濃度Ｎ型埋込領域５０３を形成し、更
に、この高濃度Ｎ型埋込領域５０３を覆うようにして、
Ｐ型半導体基板５０１上に１μｍの膜厚のＮ型エピタキ
シャル領域５０４を形成する。
板５０１上に、高濃度Ｎ型埋込領域５０３を形成し、更
に、この高濃度Ｎ型埋込領域５０３を覆うようにして、
Ｐ型半導体基板５０１上に１μｍの膜厚のＮ型エピタキ
シャル領域５０４を形成する。
【００１５】次に、図２５に示すように、ＬＯＣＯＳ
（Local Oxidation of Silicon）法により素子分離酸化
膜５０６をエピタキシャル領域５０４の表面に形成し、
更に、エピタキシャル領域５０４上に厚さが１２ｎｍの
第１の酸化膜５０５を形成する。
（Local Oxidation of Silicon）法により素子分離酸化
膜５０６をエピタキシャル領域５０４の表面に形成し、
更に、エピタキシャル領域５０４上に厚さが１２ｎｍの
第１の酸化膜５０５を形成する。
【００１６】次に、図２６に示すように、例えばリンの
イオン注入によって、素子分離酸化膜５０６間のコレク
タ引出領域となる部分のエピタキシャル領域５０４に高
濃度Ｎ型拡散層領域５１９を形成し、更に７ｋｅＶでボ
ロンをイオン注入することによってエピタキシャル領域
５０４に真性ベース領域５０９を形成する。
イオン注入によって、素子分離酸化膜５０６間のコレク
タ引出領域となる部分のエピタキシャル領域５０４に高
濃度Ｎ型拡散層領域５１９を形成し、更に７ｋｅＶでボ
ロンをイオン注入することによってエピタキシャル領域
５０４に真性ベース領域５０９を形成する。
【００１７】次に、図２７に示すように、第１の酸化膜
５０５にエミッタ領域を形成するための窓を開口し、リ
ンを５５０ｋｅＶでエピタキシャル領域５０４に注入す
ることによってペデスタルコレクタ５１２を形成する。
その後、全面に２５０ｎｍのヒ素を含有したポリシリコ
ンからなる第２の導電膜を成長した後、これをパターニ
ングすることにより、第１の酸化膜５０５の前記開口部
上に第２の導電膜からなるエミッタ引出電極５１３を形
成する。
５０５にエミッタ領域を形成するための窓を開口し、リ
ンを５５０ｋｅＶでエピタキシャル領域５０４に注入す
ることによってペデスタルコレクタ５１２を形成する。
その後、全面に２５０ｎｍのヒ素を含有したポリシリコ
ンからなる第２の導電膜を成長した後、これをパターニ
ングすることにより、第１の酸化膜５０５の前記開口部
上に第２の導電膜からなるエミッタ引出電極５１３を形
成する。
【００１８】次に、図２８に示すように、エミッタ引出
電極５１３の側面に、厚さが１５０ｎｍの酸化膜からな
るサイドウォール５１７を形成し、１０ｋｅＶでボロン
をイオン注入することにより、エミッタ引出電極５１３
及びサイドウォール５１７をマスクとして自己整合的に
高濃度Ｐ型拡散層領域５１８をエピタキシャル領域５０
４の表面に形成する。その後、例えば、１０２５℃に２
０秒間急速加熱してＲＴＡ（Rapid Thermal Annealin
g）処理を行い、ヒ素が含まれた第２の導電膜であるエ
ミッタ引出電極５１３からヒ素を真性ベース領域５０９
に拡散させ、この真性ベース領域５０９内に、高濃度Ｎ
型拡散層領域５２０を形成する。
電極５１３の側面に、厚さが１５０ｎｍの酸化膜からな
るサイドウォール５１７を形成し、１０ｋｅＶでボロン
をイオン注入することにより、エミッタ引出電極５１３
及びサイドウォール５１７をマスクとして自己整合的に
高濃度Ｐ型拡散層領域５１８をエピタキシャル領域５０
４の表面に形成する。その後、例えば、１０２５℃に２
０秒間急速加熱してＲＴＡ（Rapid Thermal Annealin
g）処理を行い、ヒ素が含まれた第２の導電膜であるエ
ミッタ引出電極５１３からヒ素を真性ベース領域５０９
に拡散させ、この真性ベース領域５０９内に、高濃度Ｎ
型拡散層領域５２０を形成する。
【００１９】次に、図２９に示すように、公知のサリサ
イド技術を用いて、エミッタ引出電極５１３、高濃度Ｐ
型拡散層領域５１８、高濃度Ｎ型拡散層領域５１９の表
面に自己整合的にチタンシリサイド膜５２１を形成す
る。
イド技術を用いて、エミッタ引出電極５１３、高濃度Ｐ
型拡散層領域５１８、高濃度Ｎ型拡散層領域５１９の表
面に自己整合的にチタンシリサイド膜５２１を形成す
る。
【００２０】次に、図３０に示すように、全面に層間絶
縁膜５２２を形成し、この層間絶縁膜５２２におけるエ
ミッタ引出電極５１３、高濃度Ｐ型拡散層領域５１８、
高濃度Ｎ型拡散層領域５１９に整合する位置に、夫々コ
ンタクトホール５２６、５２４、５２５を開口した後、
Ｗと、例えばＴｉ／ＴｉＮから構成されたバリアメタル
とからなるコンタクトプラグ５２７を前記コンタクトホ
ール内に埋込み、層間絶縁膜５２２上に金属配線５２８
をパターン形成する。
縁膜５２２を形成し、この層間絶縁膜５２２におけるエ
ミッタ引出電極５１３、高濃度Ｐ型拡散層領域５１８、
高濃度Ｎ型拡散層領域５１９に整合する位置に、夫々コ
ンタクトホール５２６、５２４、５２５を開口した後、
Ｗと、例えばＴｉ／ＴｉＮから構成されたバリアメタル
とからなるコンタクトプラグ５２７を前記コンタクトホ
ール内に埋込み、層間絶縁膜５２２上に金属配線５２８
をパターン形成する。
【００２１】
【発明が解決しようとする課題】しかしながら、上述の
従来のバイポーラトランジスタにおいては、エミッタ電
極５１３の両側に高濃度Ｐ型拡散層領域５１８とチタン
シリサイド膜５２１とからなるベース引出領域が形成さ
れ、各ベース引出領域にベース電位引き出し用のベース
部コンタクトホール５２４が設けられているので、ベー
ス引出領域及びベース電位を引き出すための金属配線５
２８がエミッタ電極５１３の両側に存在しているため、
コレクタ−ベース間容量Ｃｃｂを小さくすることができ
ない。一方、コレクタ−ベース間容量Ｃｃｂを小さくし
ようとしてベース引出領域（高濃度Ｐ型拡散層領域５１
８）及びベース部コンタクトホール５２４をエミッタ電
極５１３の片側にのみ設けようとすると、ベース抵抗Ｒ
ｂが増大する。このように、容量Ｃｃｂ又はＲｂが増大
すると、数式１から明らかなように、最大発振周波数ｆ
ｍａｘが低くなり、バイポーラトランジスタとしての特
性が劣化する。従って、従来のバイポーラトランジスタ
は、十分に高い最大発振周波数ｆｍａｘを得ていないと
いう問題点がある。
従来のバイポーラトランジスタにおいては、エミッタ電
極５１３の両側に高濃度Ｐ型拡散層領域５１８とチタン
シリサイド膜５２１とからなるベース引出領域が形成さ
れ、各ベース引出領域にベース電位引き出し用のベース
部コンタクトホール５２４が設けられているので、ベー
ス引出領域及びベース電位を引き出すための金属配線５
２８がエミッタ電極５１３の両側に存在しているため、
コレクタ−ベース間容量Ｃｃｂを小さくすることができ
ない。一方、コレクタ−ベース間容量Ｃｃｂを小さくし
ようとしてベース引出領域（高濃度Ｐ型拡散層領域５１
８）及びベース部コンタクトホール５２４をエミッタ電
極５１３の片側にのみ設けようとすると、ベース抵抗Ｒ
ｂが増大する。このように、容量Ｃｃｂ又はＲｂが増大
すると、数式１から明らかなように、最大発振周波数ｆ
ｍａｘが低くなり、バイポーラトランジスタとしての特
性が劣化する。従って、従来のバイポーラトランジスタ
は、十分に高い最大発振周波数ｆｍａｘを得ていないと
いう問題点がある。
【００２２】本発明はかかる問題点に鑑みてなされたも
のであって、ベース抵抗Ｒｂ及びコレクタ−ベース間容
量Ｃｃｂを低減でき、最大発振周波数ｆｍａｘを十分に
大きくしてトランジスタ特性を向上させることができる
半導体装置及びその製造方法を提供することを目的とす
る。
のであって、ベース抵抗Ｒｂ及びコレクタ−ベース間容
量Ｃｃｂを低減でき、最大発振周波数ｆｍａｘを十分に
大きくしてトランジスタ特性を向上させることができる
半導体装置及びその製造方法を提供することを目的とす
る。
【００２３】
【課題を解決するための手段】本発明に係る第１の半導
体装置は、第１導電型半導体基板と、この半導体基板の
表面に形成された第２導電型領域と、この第２導電型領
域の表面に形成された第１導電型真性ベース領域及びこ
の真性ベース領域を取り囲むベース引出領域と、この真
性ベース領域内に形成された第２導電型エミッタ領域
と、このエミッタ領域に接触するエミッタ電極と、前記
第２導電型領域に形成された第２導電型コレクタ引出領
域と、前記第１導電型真性ベース領域及びベース引出領
域と前記第２導電型コレクタ引出領域とを電気的に分離
する素子分離領域と、前記ベース引出領域上に平面視で
前記エミッタ電極を取り囲むように形成されたコバルト
シリサイド膜と、を有することを特徴とする。
体装置は、第１導電型半導体基板と、この半導体基板の
表面に形成された第２導電型領域と、この第２導電型領
域の表面に形成された第１導電型真性ベース領域及びこ
の真性ベース領域を取り囲むベース引出領域と、この真
性ベース領域内に形成された第２導電型エミッタ領域
と、このエミッタ領域に接触するエミッタ電極と、前記
第２導電型領域に形成された第２導電型コレクタ引出領
域と、前記第１導電型真性ベース領域及びベース引出領
域と前記第２導電型コレクタ引出領域とを電気的に分離
する素子分離領域と、前記ベース引出領域上に平面視で
前記エミッタ電極を取り囲むように形成されたコバルト
シリサイド膜と、を有することを特徴とする。
【００２４】本発明に係る第２の半導体装置は、第１導
電型半導体基板と、この半導体基板に埋め込まれた第２
導電型埋込層と、この埋込層の上に形成された第２導電
型エピタキシャル層と、このエピタキシャル層の表面に
形成された第１導電型真性ベース領域及びこの真性ベー
ス領域を取り囲むベース引出領域と、前記真性ベース領
域内に形成された第２導電型エミッタ領域と、このエミ
ッタ領域に接触するエミッタ電極と、前記埋込層の上に
形成された第２導電型コレクタ引出領域と、前記真性ベ
ース領域及びベース引出領域と前記コレクタ引出領域と
を電気的に分離する素子分離領域と、前記ベース引出領
域上に平面視で前記エミッタ電極を取り囲むように形成
されたコバルトシリサイド膜と、を有することを特徴と
する。
電型半導体基板と、この半導体基板に埋め込まれた第２
導電型埋込層と、この埋込層の上に形成された第２導電
型エピタキシャル層と、このエピタキシャル層の表面に
形成された第１導電型真性ベース領域及びこの真性ベー
ス領域を取り囲むベース引出領域と、前記真性ベース領
域内に形成された第２導電型エミッタ領域と、このエミ
ッタ領域に接触するエミッタ電極と、前記埋込層の上に
形成された第２導電型コレクタ引出領域と、前記真性ベ
ース領域及びベース引出領域と前記コレクタ引出領域と
を電気的に分離する素子分離領域と、前記ベース引出領
域上に平面視で前記エミッタ電極を取り囲むように形成
されたコバルトシリサイド膜と、を有することを特徴と
する。
【００２５】本発明に係る第３の半導体装置は、第１導
電型半導体基板と、この半導体基板の表面に形成された
第２導電型の第１及び第２のウエル領域と、前記第１及
び第２のウエル領域間の前記半導体基板の表面に形成さ
れた第１導電型の第３のウエル領域と、前記第１ウエル
領域に形成された第２導電型ＭＯＳトランジスタと、前
記第３ウエル領域に形成された第１導電型ＭＯＳトラン
ジスタと、前記第２ウエル領域に形成されたバイポーラ
トランジスタとを有し、このバイポーラトランジスタ
は、前記第２のウエル領域の表面に形成された第１導電
型真性ベース領域及びこの真性ベース領域を取り囲むベ
ース引出領域と、この真性ベース領域内に形成された第
２導電型エミッタ領域と、このエミッタ領域に接触する
エミッタ電極と、前記第２導電型領域に形成された第２
導電型コレクタ引出領域と、前記第１導電型真性ベース
領域及びベース引出領域と前記第２導電型コレクタ引出
領域とを電気的に分離する素子分離領域と、前記ベース
引出領域上に平面視で前記エミッタ電極を取り囲むよう
に形成されたコバルトシリサイド膜と、を有することを
特徴とする。
電型半導体基板と、この半導体基板の表面に形成された
第２導電型の第１及び第２のウエル領域と、前記第１及
び第２のウエル領域間の前記半導体基板の表面に形成さ
れた第１導電型の第３のウエル領域と、前記第１ウエル
領域に形成された第２導電型ＭＯＳトランジスタと、前
記第３ウエル領域に形成された第１導電型ＭＯＳトラン
ジスタと、前記第２ウエル領域に形成されたバイポーラ
トランジスタとを有し、このバイポーラトランジスタ
は、前記第２のウエル領域の表面に形成された第１導電
型真性ベース領域及びこの真性ベース領域を取り囲むベ
ース引出領域と、この真性ベース領域内に形成された第
２導電型エミッタ領域と、このエミッタ領域に接触する
エミッタ電極と、前記第２導電型領域に形成された第２
導電型コレクタ引出領域と、前記第１導電型真性ベース
領域及びベース引出領域と前記第２導電型コレクタ引出
領域とを電気的に分離する素子分離領域と、前記ベース
引出領域上に平面視で前記エミッタ電極を取り囲むよう
に形成されたコバルトシリサイド膜と、を有することを
特徴とする。
【００２６】これらの半導体装置において、前記ベース
引出領域に接続されるベースコンタクトは、１個の前記
エミッタ電極に対して１個配置されていることが好まし
い。
引出領域に接続されるベースコンタクトは、１個の前記
エミッタ電極に対して１個配置されていることが好まし
い。
【００２７】本発明に係る第４の半導体装置は、第１導
電型半導体基板と、この半導体基板の表面に形成された
第２導電型領域と、この第２導電型領域の表面に形成さ
れた１対の第１導電型真性ベース領域と、平面視でこれ
らの真性ベース領域を取り囲むように形成された第１導
電型のベース引出領域と、前記各真性ベース領域内に形
成された第２導電型エミッタ領域と、前記エミッタ領域
に接触する１対のエミッタ電極と、前記第２導電型領域
に形成されたコレクタ引出領域と、前記ベース引出領域
と前記コレクタ引出領域とを電気的に分離する素子分離
領域と、前記ベース引出領域上に平面視で前記各エミッ
タ電極を取り囲むように形成されたコバルトシリサイド
膜と、を有することを特徴とする。
電型半導体基板と、この半導体基板の表面に形成された
第２導電型領域と、この第２導電型領域の表面に形成さ
れた１対の第１導電型真性ベース領域と、平面視でこれ
らの真性ベース領域を取り囲むように形成された第１導
電型のベース引出領域と、前記各真性ベース領域内に形
成された第２導電型エミッタ領域と、前記エミッタ領域
に接触する１対のエミッタ電極と、前記第２導電型領域
に形成されたコレクタ引出領域と、前記ベース引出領域
と前記コレクタ引出領域とを電気的に分離する素子分離
領域と、前記ベース引出領域上に平面視で前記各エミッ
タ電極を取り囲むように形成されたコバルトシリサイド
膜と、を有することを特徴とする。
【００２８】この半導体装置において、前記エミッタ電
極の両外側の前記ベース引出領域に配置され前記ベース
引出領域に接続される１対のベースコンタクトを有する
か、又は前記１対のエミッタ電極の間の前記ベース引出
領域に配置され前記ベース引出領域に接続される１個の
ベースコンタクトを有することができる。
極の両外側の前記ベース引出領域に配置され前記ベース
引出領域に接続される１対のベースコンタクトを有する
か、又は前記１対のエミッタ電極の間の前記ベース引出
領域に配置され前記ベース引出領域に接続される１個の
ベースコンタクトを有することができる。
【００２９】本発明に係る半導体装置の製造方法は、第
１導電型シリコン基板の表面にベース形成予定領域とコ
レクタ形成予定領域とを区画する素子分離領域とこれら
の予定領域を含む第２導電型領域を形成する工程と、前
記ベース形成予定領域の前記第２導電型領域の表面に第
１導電型真性ベース領域を形成する工程と、全面に絶縁
膜を形成しこの絶縁膜のエミッタ形成予定領域を開口す
る工程と、前記絶縁膜の開口部を埋めるようにして前記
絶縁膜上に第２導電型不純物を含むポリシリコン膜から
なるエミッタ電極を形成する工程と、前記真性ベース領
域内に前記エミッタ電極と接触するエミッタ電極を形成
し前記エミッタ電極に被覆されていない前記真性ベース
領域にこの真性ベース領域を取り囲むベース引出領域を
形成し前記コレクタ形成予定領域にコレクタ引出領域を
形成する工程と、全面にコバルト膜を形成した後基板の
シリコンと反応させてコバルトシリサイド膜を形成する
工程と、未反応のコバルト膜を除去する工程と、全面に
層間絶縁膜を形成した後、前記エミッタ電極、ベース引
出領域における前記コバルトシリサイド膜、コレクタ引
出領域における前記コバルトシリサイド膜に整合する位
置にコンタクトホールを開口する工程と、前記コンタク
トホールに導電性物質を埋め込んでコンタクトを形成す
る工程と、を有することを特徴とする。
１導電型シリコン基板の表面にベース形成予定領域とコ
レクタ形成予定領域とを区画する素子分離領域とこれら
の予定領域を含む第２導電型領域を形成する工程と、前
記ベース形成予定領域の前記第２導電型領域の表面に第
１導電型真性ベース領域を形成する工程と、全面に絶縁
膜を形成しこの絶縁膜のエミッタ形成予定領域を開口す
る工程と、前記絶縁膜の開口部を埋めるようにして前記
絶縁膜上に第２導電型不純物を含むポリシリコン膜から
なるエミッタ電極を形成する工程と、前記真性ベース領
域内に前記エミッタ電極と接触するエミッタ電極を形成
し前記エミッタ電極に被覆されていない前記真性ベース
領域にこの真性ベース領域を取り囲むベース引出領域を
形成し前記コレクタ形成予定領域にコレクタ引出領域を
形成する工程と、全面にコバルト膜を形成した後基板の
シリコンと反応させてコバルトシリサイド膜を形成する
工程と、未反応のコバルト膜を除去する工程と、全面に
層間絶縁膜を形成した後、前記エミッタ電極、ベース引
出領域における前記コバルトシリサイド膜、コレクタ引
出領域における前記コバルトシリサイド膜に整合する位
置にコンタクトホールを開口する工程と、前記コンタク
トホールに導電性物質を埋め込んでコンタクトを形成す
る工程と、を有することを特徴とする。
【００３０】本発明においては、エミッタ電極の周囲を
取り囲むように、ベース引出領域上にコバルトシリサイ
ド膜を形成し、このコバルトシリサイド膜に接触するコ
ンタクトをエミッタ電極の一方の側にのみ設けている。
従来のチタンシリサイド膜は細線効果があってその幅を
小さくすると、層抵抗が増大する。また、従来、ベース
抵抗を極力低下させるために、ベース電位引き出し用の
配線をエミッタ電極の両側に配置していた。このため、
従来のバイポーラトランジスタでは、高濃度Ｐ型拡散層
領域５１８上のチタンシリサイド膜５２１の幅を細くで
きず、これがエミッタ電極５１３とフィールド絶縁膜５
０６との間の距離を小さくできず、コレクタ−ベース間
容量Ｃｃｂを低減できない要因になっていた。
取り囲むように、ベース引出領域上にコバルトシリサイ
ド膜を形成し、このコバルトシリサイド膜に接触するコ
ンタクトをエミッタ電極の一方の側にのみ設けている。
従来のチタンシリサイド膜は細線効果があってその幅を
小さくすると、層抵抗が増大する。また、従来、ベース
抵抗を極力低下させるために、ベース電位引き出し用の
配線をエミッタ電極の両側に配置していた。このため、
従来のバイポーラトランジスタでは、高濃度Ｐ型拡散層
領域５１８上のチタンシリサイド膜５２１の幅を細くで
きず、これがエミッタ電極５１３とフィールド絶縁膜５
０６との間の距離を小さくできず、コレクタ−ベース間
容量Ｃｃｂを低減できない要因になっていた。
【００３１】これに対し、本発明においては、チタンシ
リサイド膜の代わりに、コバルトシリサイド膜を使用
し、しかもこのコバルトシリサイド膜をエミッタ電極を
取り囲みように輪状に形成した。このコバルトシリサイ
ド膜は、真性ベース領域からベース引出領域を経由して
コバルトシリサイド膜に電流が流れるときの抵抗、即ち
縦方向に電流を流したときの抵抗が、チタンシリサイド
膜よりも低い。このため、本発明のように、エミッタ電
極の片側にのみコンタクトを設けた場合でも、ベース抵
抗Ｒｂを十分に小さくすることができる。そして、エミ
ッタ電極の片側にのみコンタクト及びそれに接続する配
線を形成するから、エミッタ電極とフィールド絶縁膜と
の間の距離、即ちベース領域の幅を小さくすることがで
き、コレクタ−ベース間容量Ｃｃｂを小さくすることが
できる。従って、本発明により、最大発振周波数ｆｍａ
ｘを低減することができ、トランジスタ特性が向上す
る。
リサイド膜の代わりに、コバルトシリサイド膜を使用
し、しかもこのコバルトシリサイド膜をエミッタ電極を
取り囲みように輪状に形成した。このコバルトシリサイ
ド膜は、真性ベース領域からベース引出領域を経由して
コバルトシリサイド膜に電流が流れるときの抵抗、即ち
縦方向に電流を流したときの抵抗が、チタンシリサイド
膜よりも低い。このため、本発明のように、エミッタ電
極の片側にのみコンタクトを設けた場合でも、ベース抵
抗Ｒｂを十分に小さくすることができる。そして、エミ
ッタ電極の片側にのみコンタクト及びそれに接続する配
線を形成するから、エミッタ電極とフィールド絶縁膜と
の間の距離、即ちベース領域の幅を小さくすることがで
き、コレクタ−ベース間容量Ｃｃｂを小さくすることが
できる。従って、本発明により、最大発振周波数ｆｍａ
ｘを低減することができ、トランジスタ特性が向上す
る。
【００３２】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は本発明の
第１実施例に係るバイポーラトランジスタの各層の配置
を示す平面図、図２は図１のＡ−Ａ線による断面図、図
３は図１のＢ−Ｂ線による断面図である。本実施例のバ
イポーラトランジスタにおいては、Ｐ型半導体基板１０
１上に、高濃度Ｎ型埋込領域１０３が形成されており、
この高濃度Ｎ型埋込領域を覆うようにして基板１０１上
にＮ型エピタキシャル領域１０４が形成されている。そ
して、Ｎ型エピタキシャル領域１０４内のエミッタ領域
である高濃度Ｎ型拡散層領域１２０の直下にＮ型エピタ
キシャル領域１０４と高濃度Ｎ型埋込領域１０３との中
間の不純物濃度を有するＮ型領域であるペデスタルコレ
クタ１１２が形成されている。これらの高濃度Ｎ型埋込
領域１０３、Ｎ型エピタキシャル領域１０４、ペデスタ
ルコレクタ１１２がバイポーラトランジスタのコレクタ
領域を形成している。また、基板表面には、真性ベース
領域１０９を取り囲むようにして高濃度Ｐ型拡散層領域
１１８が形成されており、この高濃度Ｐ型拡散層領域が
ベース引出領域を構成している。更に、Ｎ型エピタキシ
ャル領域１０４の表面には素子分離酸化膜１０６が形成
されており、この素子分離酸化膜１０６が、真性ベース
領域１０９及び高濃度Ｐ型拡散層領域１１８（ベース引
出領域）と、高濃度Ｎ型拡散層領域１１９（コレクタ引
出領域）の周囲を囲んで形成されている。そして、真性
ベース領域１０９及び高濃度Ｐ型拡散層領域１１８と、
高濃度Ｎ型拡散層領域１１９からなるコレクタ引出領域
とは、素子分離酸化膜１０６により相互に電気的に分離
されている。
付の図面を参照して具体的に説明する。図１は本発明の
第１実施例に係るバイポーラトランジスタの各層の配置
を示す平面図、図２は図１のＡ−Ａ線による断面図、図
３は図１のＢ−Ｂ線による断面図である。本実施例のバ
イポーラトランジスタにおいては、Ｐ型半導体基板１０
１上に、高濃度Ｎ型埋込領域１０３が形成されており、
この高濃度Ｎ型埋込領域を覆うようにして基板１０１上
にＮ型エピタキシャル領域１０４が形成されている。そ
して、Ｎ型エピタキシャル領域１０４内のエミッタ領域
である高濃度Ｎ型拡散層領域１２０の直下にＮ型エピタ
キシャル領域１０４と高濃度Ｎ型埋込領域１０３との中
間の不純物濃度を有するＮ型領域であるペデスタルコレ
クタ１１２が形成されている。これらの高濃度Ｎ型埋込
領域１０３、Ｎ型エピタキシャル領域１０４、ペデスタ
ルコレクタ１１２がバイポーラトランジスタのコレクタ
領域を形成している。また、基板表面には、真性ベース
領域１０９を取り囲むようにして高濃度Ｐ型拡散層領域
１１８が形成されており、この高濃度Ｐ型拡散層領域が
ベース引出領域を構成している。更に、Ｎ型エピタキシ
ャル領域１０４の表面には素子分離酸化膜１０６が形成
されており、この素子分離酸化膜１０６が、真性ベース
領域１０９及び高濃度Ｐ型拡散層領域１１８（ベース引
出領域）と、高濃度Ｎ型拡散層領域１１９（コレクタ引
出領域）の周囲を囲んで形成されている。そして、真性
ベース領域１０９及び高濃度Ｐ型拡散層領域１１８と、
高濃度Ｎ型拡散層領域１１９からなるコレクタ引出領域
とは、素子分離酸化膜１０６により相互に電気的に分離
されている。
【００３３】また、真性ベース領域１０９内に高濃度Ｎ
型拡散層領域１２０が形成されており、この高濃度Ｎ型
拡散層領域１２０によりエミッタ領域が形成されてい
る。この高濃度Ｎ型拡散層領域１２０に接続するように
して、第２の導電膜からなるエミッタ引出電極１１３が
形成されている。このエミッタ引出電極１１３の表面
に、コバルトシリサイド膜１２１が形成されており、側
面にサイドウオール１１７が形成されている。更に、サ
イドウオール１１７に自己整合的に高濃度Ｐ型拡散層領
域１１８が形成されており、この高濃度Ｐ型拡散層領域
１１８の表面にもコバルトシリサイド膜１２１が形成さ
れていて、この高濃度Ｐ型拡散層領域１１８及びコバル
トシリサイド膜１２１によりベース引出領域が形成され
ている。更にまた、高濃度Ｎ型拡散層領域１１９からな
るコレクタ引出領域の表面もコバルトシリサイド膜１２
１で覆われている。
型拡散層領域１２０が形成されており、この高濃度Ｎ型
拡散層領域１２０によりエミッタ領域が形成されてい
る。この高濃度Ｎ型拡散層領域１２０に接続するように
して、第２の導電膜からなるエミッタ引出電極１１３が
形成されている。このエミッタ引出電極１１３の表面
に、コバルトシリサイド膜１２１が形成されており、側
面にサイドウオール１１７が形成されている。更に、サ
イドウオール１１７に自己整合的に高濃度Ｐ型拡散層領
域１１８が形成されており、この高濃度Ｐ型拡散層領域
１１８の表面にもコバルトシリサイド膜１２１が形成さ
れていて、この高濃度Ｐ型拡散層領域１１８及びコバル
トシリサイド膜１２１によりベース引出領域が形成され
ている。更にまた、高濃度Ｎ型拡散層領域１１９からな
るコレクタ引出領域の表面もコバルトシリサイド膜１２
１で覆われている。
【００３４】そして、全面に層間絶縁膜１２３が形成さ
れており、この層間絶縁膜１２３には、エミッタ引出電
極１１３に対し、コレクタ引出電極と反対側となる高濃
度Ｐ型拡散層領域１１８上にベース部コンタクトホール
１２４が開口し、ベース電極引き出しのための金属配線
（図示せず）を引き出すことができるようになってい
る。また、高濃度Ｎ型拡散層領域１１９からなるコレク
タ引出領域の上方の層間絶縁膜１２３にも、コレクタ引
き出しのためのコンタクトホール１２５が開口してお
り、更に表面がコバルトシリサイド膜１２１で覆われた
エミッタ引出電極１１３上にも、エミッタ引出のための
コンタクトホール１２６が開口している。
れており、この層間絶縁膜１２３には、エミッタ引出電
極１１３に対し、コレクタ引出電極と反対側となる高濃
度Ｐ型拡散層領域１１８上にベース部コンタクトホール
１２４が開口し、ベース電極引き出しのための金属配線
（図示せず）を引き出すことができるようになってい
る。また、高濃度Ｎ型拡散層領域１１９からなるコレク
タ引出領域の上方の層間絶縁膜１２３にも、コレクタ引
き出しのためのコンタクトホール１２５が開口してお
り、更に表面がコバルトシリサイド膜１２１で覆われた
エミッタ引出電極１１３上にも、エミッタ引出のための
コンタクトホール１２６が開口している。
【００３５】次に、上述の如く構成された本実施例のバ
イポーラトランジスタの動作について説明する。本実施
例のバイポーラトランジスタにおいては、図１に示すよ
うに、第２の導電膜からなるエミッタ引出電極１１３の
周囲に、表面がコバルトシリサイド膜１２１で覆われた
高濃度Ｐ型拡散層領域１１８（ベース引出領域）が、エ
ミッタ引出電極１１３を取り囲むようにしてリング状に
形成されている。
イポーラトランジスタの動作について説明する。本実施
例のバイポーラトランジスタにおいては、図１に示すよ
うに、第２の導電膜からなるエミッタ引出電極１１３の
周囲に、表面がコバルトシリサイド膜１２１で覆われた
高濃度Ｐ型拡散層領域１１８（ベース引出領域）が、エ
ミッタ引出電極１１３を取り囲むようにしてリング状に
形成されている。
【００３６】これにより、本実施例においては、ベース
電極引き出しのためのコンタクトホール１２４及び金属
配線（図示せず）を、エミッタ引出電極１１３の片側の
みに配置し、ベース部コンタクトをエミッタ電極の片側
のみから引き出すことができる。これにより、本実施例
によれば、バイポーラトランジスタを小型化することが
できる。
電極引き出しのためのコンタクトホール１２４及び金属
配線（図示せず）を、エミッタ引出電極１１３の片側の
みに配置し、ベース部コンタクトをエミッタ電極の片側
のみから引き出すことができる。これにより、本実施例
によれば、バイポーラトランジスタを小型化することが
できる。
【００３７】そして、本実施例においては、従来のチタ
ンシリサイド膜の代わりに、コバルトシリサイド膜を使
用し、このコバルトシリサイド膜１２１は、真性ベース
領域１０９からベース引出領域１１８を経由してコバル
トシリサイド膜１２１に電流が流れるときの抵抗、即ち
縦方向に電流を流したときの抵抗が、チタンシリサイド
膜よりも低い。このため、本実施例のように、エミッタ
電極１１３の片側にのみベースコンタクト（コンタクト
ホール１２４）を設けた場合でも、ベース抵抗Ｒｂを十
分に小さくすることができる。そして、エミッタ電極の
片側にのみコンタクト及びそれに接続する配線を形成す
るから、エミッタ電極とフィールド絶縁膜との間の距
離、即ちベース領域の幅を小さくすることができ、コレ
クタ−ベース間容量Ｃｃｂを小さくすることができる。
従って、本発明により、最大発振周波数ｆｍａｘを向上
することができ、トランジスタ特性が向上する。
ンシリサイド膜の代わりに、コバルトシリサイド膜を使
用し、このコバルトシリサイド膜１２１は、真性ベース
領域１０９からベース引出領域１１８を経由してコバル
トシリサイド膜１２１に電流が流れるときの抵抗、即ち
縦方向に電流を流したときの抵抗が、チタンシリサイド
膜よりも低い。このため、本実施例のように、エミッタ
電極１１３の片側にのみベースコンタクト（コンタクト
ホール１２４）を設けた場合でも、ベース抵抗Ｒｂを十
分に小さくすることができる。そして、エミッタ電極の
片側にのみコンタクト及びそれに接続する配線を形成す
るから、エミッタ電極とフィールド絶縁膜との間の距
離、即ちベース領域の幅を小さくすることができ、コレ
クタ−ベース間容量Ｃｃｂを小さくすることができる。
従って、本発明により、最大発振周波数ｆｍａｘを向上
することができ、トランジスタ特性が向上する。
【００３８】上記実施例は本発明をバイポーラトランジ
スタに適用したものであるが、バイポーラトランジスタ
とＣＭＯＳトランジスタとが同一チップ内に構成された
ＢｉＣＭＯＳに本発明を適用するとその効果が更に顕著
となる。
スタに適用したものであるが、バイポーラトランジスタ
とＣＭＯＳトランジスタとが同一チップ内に構成された
ＢｉＣＭＯＳに本発明を適用するとその効果が更に顕著
となる。
【００３９】図４乃至図１０はこのＢｉＣＭＯＳに本発
明を適用した本発明の第２実施例を示す断面図である。
図４乃至図１０はこのＢｉＣＭＯＳの製造方法を工程順
に示す断面図である。先ず、図１０を参照して、本第２
の実施例のＢｉＣＭＯＳの断面構造について説明する。
明を適用した本発明の第２実施例を示す断面図である。
図４乃至図１０はこのＢｉＣＭＯＳの製造方法を工程順
に示す断面図である。先ず、図１０を参照して、本第２
の実施例のＢｉＣＭＯＳの断面構造について説明する。
【００４０】Ｐ型半導体基板２０１上に、ＣＭＯＳを構
成するためのＰ型ウエル領域２０４と第１のＮ型ウエル
領域２０３と、バイポーラトランジスタを構成するため
の第２のＮ型ウエル領域２０８が形成されており、Ｐ型
ウエル領域２０４内には、上面がコバルトシリサイド膜
２２１で覆われたゲート電極２０７と、その側壁にサイ
ドウォール２１７が形成され、サイドウォール２１７の
下にＮ型拡散層領域２１０とサイドウォール２１７に自
己整合的に高濃度Ｎ型拡散層領域２１９が形成され、そ
の表面にコバルトシリサイド膜２２１が形成されてい
る、Ｎ型拡散層領域２１０と高濃度Ｎ型拡散層領域２１
９がＮＭＯＳのＬＤＤソース／ドレイン領域を構成して
いる。
成するためのＰ型ウエル領域２０４と第１のＮ型ウエル
領域２０３と、バイポーラトランジスタを構成するため
の第２のＮ型ウエル領域２０８が形成されており、Ｐ型
ウエル領域２０４内には、上面がコバルトシリサイド膜
２２１で覆われたゲート電極２０７と、その側壁にサイ
ドウォール２１７が形成され、サイドウォール２１７の
下にＮ型拡散層領域２１０とサイドウォール２１７に自
己整合的に高濃度Ｎ型拡散層領域２１９が形成され、そ
の表面にコバルトシリサイド膜２２１が形成されてい
る、Ｎ型拡散層領域２１０と高濃度Ｎ型拡散層領域２１
９がＮＭＯＳのＬＤＤソース／ドレイン領域を構成して
いる。
【００４１】また、第１のＮ型ウエル領域２０３内に
は、上面がコバルトシリサイド膜２２１で覆われたゲー
ト電極２０７と、その側壁にサイドウォール２１７が形
成され、サイドウォール２１７の下にＰ型拡散層領域２
１１とサイドウォール２１７に自己整合的に高濃度Ｐ型
拡散層領域２１８が形成され、その表面にコバルトシリ
サイド膜２２１が形成されていて、Ｐ型拡散層領域２１
１と高濃度Ｐ型拡散層領域２１８がＰＭＯＳのＬＤＤソ
ース／ドレイン領域を構成している。
は、上面がコバルトシリサイド膜２２１で覆われたゲー
ト電極２０７と、その側壁にサイドウォール２１７が形
成され、サイドウォール２１７の下にＰ型拡散層領域２
１１とサイドウォール２１７に自己整合的に高濃度Ｐ型
拡散層領域２１８が形成され、その表面にコバルトシリ
サイド膜２２１が形成されていて、Ｐ型拡散層領域２１
１と高濃度Ｐ型拡散層領域２１８がＰＭＯＳのＬＤＤソ
ース／ドレイン領域を構成している。
【００４２】更に、バイポーラトランジスタのコレクタ
領域を形成する第２のＮ型ウエル領域２０８内には、素
子分離酸化膜２０２がありコレクタ引き出しの部分とエ
ミッタ／ベース形成領域を素子分離していて、コレクタ
引き出しの部分にはトレンチコレクタ２１５が形成さ
れ、その側壁には第２のＬＤＤ酸化膜２１６からなるサ
イドウォールが形成され、トレンチコレクタ２１５の底
部には第２のＬＤＤ酸化膜２１６からなるサイドウォー
ルに対し自己整合的に高濃度Ｎ型拡散層領域２１９が形
成され、その表面にコバルトシリサイド膜２２１が形成
されている。また、エミッタ／ベース形成領域には、第
２の導電膜２１３からなるエミッタ引出電極が、第１の
ＬＤＤ酸化膜２１２に開けられたコンタクトを介し、高
濃度Ｎ型拡散層領域２２０に接続し、第２の導電膜２１
３からなるエミッタ引出電極の上部には第１の酸化膜２
１４が形成されており、また、第２の導電膜２１３から
なるエミッタ引出電極の側壁には、第２のＬＤＤ酸化膜
２１６からなるサイドウォールが形成され、第２のＬＤ
Ｄ酸化膜２１６からなるサイドウォールに対し自己整合
的に高濃度Ｐ型拡散層領域２１８が形成され、その表面
にコバルトシリサイド膜２２１が形成されている。
領域を形成する第２のＮ型ウエル領域２０８内には、素
子分離酸化膜２０２がありコレクタ引き出しの部分とエ
ミッタ／ベース形成領域を素子分離していて、コレクタ
引き出しの部分にはトレンチコレクタ２１５が形成さ
れ、その側壁には第２のＬＤＤ酸化膜２１６からなるサ
イドウォールが形成され、トレンチコレクタ２１５の底
部には第２のＬＤＤ酸化膜２１６からなるサイドウォー
ルに対し自己整合的に高濃度Ｎ型拡散層領域２１９が形
成され、その表面にコバルトシリサイド膜２２１が形成
されている。また、エミッタ／ベース形成領域には、第
２の導電膜２１３からなるエミッタ引出電極が、第１の
ＬＤＤ酸化膜２１２に開けられたコンタクトを介し、高
濃度Ｎ型拡散層領域２２０に接続し、第２の導電膜２１
３からなるエミッタ引出電極の上部には第１の酸化膜２
１４が形成されており、また、第２の導電膜２１３から
なるエミッタ引出電極の側壁には、第２のＬＤＤ酸化膜
２１６からなるサイドウォールが形成され、第２のＬＤ
Ｄ酸化膜２１６からなるサイドウォールに対し自己整合
的に高濃度Ｐ型拡散層領域２１８が形成され、その表面
にコバルトシリサイド膜２２１が形成されている。
【００４３】次に、図４乃至図１０を参照して、この本
発明の第２実施例に係るＢｉＣＭＯＳの製造方法につい
て説明する。
発明の第２実施例に係るＢｉＣＭＯＳの製造方法につい
て説明する。
【００４４】先ず、図４に示すように、Ｐ型半導体基板
２０１上に、素子分離酸化膜２０２とＰ型ウエル領域２
０４と第１のＮ型ウエル領域２０３を形成する。
２０１上に、素子分離酸化膜２０２とＰ型ウエル領域２
０４と第１のＮ型ウエル領域２０３を形成する。
【００４５】次に、図５に示すように、Ｐ型半導体基板
２０１上に、厚さが例えば２〜４ｎｍのゲート酸化膜２
０５と、厚さが例えば１０〜２５ｎｍのアモルファスシ
リコン、多結晶シリコン、又は、リン、ヒ素、若しくは
ボロンを含んだアモルファスシリコン等からなる第１の
導電膜２０６を形成する。
２０１上に、厚さが例えば２〜４ｎｍのゲート酸化膜２
０５と、厚さが例えば１０〜２５ｎｍのアモルファスシ
リコン、多結晶シリコン、又は、リン、ヒ素、若しくは
ボロンを含んだアモルファスシリコン等からなる第１の
導電膜２０６を形成する。
【００４６】次に、図６に示すように、第１の導電膜２
０６をパターニングしてゲート電極２０７を形成し、ゲ
ート電極に対し自己整合的にＮ型拡散層領域２１０及び
Ｐ型拡散層領域２１１を形成し、４００〜１０００ｋｅ
Ｖのリンの注入により第２のＮ型ウエル領域２０８を形
成し、更に、最大４ｋｅＶのボロン又は最大１５ｋｅＶ
のＢＦ2の注入により真性ベース領域２０９を形成す
る。
０６をパターニングしてゲート電極２０７を形成し、ゲ
ート電極に対し自己整合的にＮ型拡散層領域２１０及び
Ｐ型拡散層領域２１１を形成し、４００〜１０００ｋｅ
Ｖのリンの注入により第２のＮ型ウエル領域２０８を形
成し、更に、最大４ｋｅＶのボロン又は最大１５ｋｅＶ
のＢＦ2の注入により真性ベース領域２０９を形成す
る。
【００４７】次に、図７に示すように、厚さが例えば２
０〜８０ｎｍの第１のＬＤＤ酸化膜２１２を成長し、エ
ミッタ開口のための窓を開口し、厚さが例えば１５０〜
３００ｎｍのアモルファスシリコン、多結晶シリコン、
又はリン若しくはヒ素を含んだアモルファスシリコン等
からなる第２の導電膜２１３と、厚さが例えば１００〜
２００ｎｍの第１の酸化膜２１４を成長し、フォトリソ
グラフィ技術によってエミッタ引出電極を形成し、この
エミッタ引出電極のパターニングの際のオーバーエッチ
ングによって深さが例えば４００〜７００ｎｍのトレン
チコレクタ２１５を形成する。
０〜８０ｎｍの第１のＬＤＤ酸化膜２１２を成長し、エ
ミッタ開口のための窓を開口し、厚さが例えば１５０〜
３００ｎｍのアモルファスシリコン、多結晶シリコン、
又はリン若しくはヒ素を含んだアモルファスシリコン等
からなる第２の導電膜２１３と、厚さが例えば１００〜
２００ｎｍの第１の酸化膜２１４を成長し、フォトリソ
グラフィ技術によってエミッタ引出電極を形成し、この
エミッタ引出電極のパターニングの際のオーバーエッチ
ングによって深さが例えば４００〜７００ｎｍのトレン
チコレクタ２１５を形成する。
【００４８】次に、図８に示すように、厚さが例えば４
０〜１００ｎｍの第２のＬＤＤ酸化膜２１６を成長し、
このＬＤＤ酸化膜２１６を異方性エッチングすることに
より、ゲート電極２０７の側壁に、第１のＬＤＤ酸化膜
２１２と第２のＬＤＤ酸化膜２１６からなるサイドウォ
ール２１７を形成し、第２の導電膜２１３とトレンチコ
レクタ２１５の側壁に、第２のＬＤＤ酸化膜２１６から
なるサイドウォールを形成する。そして、これらのサイ
ドウォールに対して自己整合的にイオン注入することに
より、高濃度Ｐ型拡散層領域２１８と高濃度Ｎ型拡散層
領域２１９を形成し、ＲＴＡによって第２の導電膜２１
３中に含まれた不純物を拡散することにより高濃度Ｎ型
拡散層領域２２０を形成する。
０〜１００ｎｍの第２のＬＤＤ酸化膜２１６を成長し、
このＬＤＤ酸化膜２１６を異方性エッチングすることに
より、ゲート電極２０７の側壁に、第１のＬＤＤ酸化膜
２１２と第２のＬＤＤ酸化膜２１６からなるサイドウォ
ール２１７を形成し、第２の導電膜２１３とトレンチコ
レクタ２１５の側壁に、第２のＬＤＤ酸化膜２１６から
なるサイドウォールを形成する。そして、これらのサイ
ドウォールに対して自己整合的にイオン注入することに
より、高濃度Ｐ型拡散層領域２１８と高濃度Ｎ型拡散層
領域２１９を形成し、ＲＴＡによって第２の導電膜２１
３中に含まれた不純物を拡散することにより高濃度Ｎ型
拡散層領域２２０を形成する。
【００４９】次に、図９に示すように、コバルトをスパ
ッタして全面にコバルト膜を形成した後、半導体基板表
面のシリコン層とコバルトを反応させコバルトシリサイ
ド膜をコバルトシリサイド膜２２１を形成する。その
後、未反応のコバルト膜をエッチングにより除去する。
ッタして全面にコバルト膜を形成した後、半導体基板表
面のシリコン層とコバルトを反応させコバルトシリサイ
ド膜をコバルトシリサイド膜２２１を形成する。その
後、未反応のコバルト膜をエッチングにより除去する。
【００５０】次に、図１０に示すように、層間絶縁膜２
２２を形成し、所定位置にコンタクトを開口した後、Ｗ
と、例えばＴｉ／ＴｉＮで構成されたバリアメタルから
なるコンタクトプラグ２２３をコンタクト内に埋込み、
更にこのコンタクトプラグ２２３に接続する金属配線２
２４を層間絶縁膜２２２上に形成する。
２２を形成し、所定位置にコンタクトを開口した後、Ｗ
と、例えばＴｉ／ＴｉＮで構成されたバリアメタルから
なるコンタクトプラグ２２３をコンタクト内に埋込み、
更にこのコンタクトプラグ２２３に接続する金属配線２
２４を層間絶縁膜２２２上に形成する。
【００５１】次に、上述の本発明の効果について説明す
る。図１１は横軸に印加電圧をとり、縦軸に所謂縦方向
に電流を流したときの接触抵抗をとって、高濃度Ｐ型拡
散層領域の表面に形成したシリサイド膜の接触抵抗を示
すグラフ図である。この図は、シリサイド膜として、チ
タンシリサイド膜及びコバルトシリサイド膜を形成した
場合の接触抵抗の印加電圧に対する依存性を示す。な
お、縦方向の電流とは、高濃度Ｐ型拡散層領域からシリ
サイド膜をその厚さ方向に電流が流れ、シリサイド膜に
接触するコンタクトプラグに流れた電流のことである。
また、接触抵抗とは、シリサイド膜と高濃度Ｐ型拡散層
領域との間の接触抵抗である。
る。図１１は横軸に印加電圧をとり、縦軸に所謂縦方向
に電流を流したときの接触抵抗をとって、高濃度Ｐ型拡
散層領域の表面に形成したシリサイド膜の接触抵抗を示
すグラフ図である。この図は、シリサイド膜として、チ
タンシリサイド膜及びコバルトシリサイド膜を形成した
場合の接触抵抗の印加電圧に対する依存性を示す。な
お、縦方向の電流とは、高濃度Ｐ型拡散層領域からシリ
サイド膜をその厚さ方向に電流が流れ、シリサイド膜に
接触するコンタクトプラグに流れた電流のことである。
また、接触抵抗とは、シリサイド膜と高濃度Ｐ型拡散層
領域との間の接触抵抗である。
【００５２】また、図１２は横軸にエミッタ長をとり、
縦軸にベース抵抗をとって、高濃度Ｐ型拡散層領域の表
面にチタンシリサイド膜又はコバルトシリサイド膜を形
成した場合のベース抵抗のエミッタ長依存性を示すグラ
フ図である。なお、このグラフ図は、図１乃至３に示し
たように、第２の導電膜からなるエミッタ電極１１３に
対しベース部コンタクト１２５をその片側でとった平面
レイアウトを有するバイポーラトランジスタにおけるベ
ース抵抗のエミッタ長依存性である。
縦軸にベース抵抗をとって、高濃度Ｐ型拡散層領域の表
面にチタンシリサイド膜又はコバルトシリサイド膜を形
成した場合のベース抵抗のエミッタ長依存性を示すグラ
フ図である。なお、このグラフ図は、図１乃至３に示し
たように、第２の導電膜からなるエミッタ電極１１３に
対しベース部コンタクト１２５をその片側でとった平面
レイアウトを有するバイポーラトランジスタにおけるベ
ース抵抗のエミッタ長依存性である。
【００５３】図１１に示すように、従来技術のチタンシ
リサイド膜に対し、コバルトシリサイド膜を用いた場合
は、高濃度Ｐ型拡散層上の接触抵抗が約１桁小さいので
チタンシリサイド膜を用いた場合に比してベース抵抗を
低減することができ、図１２に示すように、従来技術の
チタンシリサイド膜に対し、コバルトシリサイド膜の場
合はベース抵抗を約半分にすることができる。
リサイド膜に対し、コバルトシリサイド膜を用いた場合
は、高濃度Ｐ型拡散層上の接触抵抗が約１桁小さいので
チタンシリサイド膜を用いた場合に比してベース抵抗を
低減することができ、図１２に示すように、従来技術の
チタンシリサイド膜に対し、コバルトシリサイド膜の場
合はベース抵抗を約半分にすることができる。
【００５４】図１３は、横軸にＰ＋型拡散層の幅をと
り、縦軸にそのシート抵抗をとって、拡散層幅とシート
抵抗との関係に及ぼすコバルトシリサイド膜及びチタン
シリサイド膜の影響を示すグラフ図である。即ち、この
図は高濃度Ｐ型拡散層領域の表面にチタンシリサイド膜
又はコバルトシリサイド膜を形成した場合のシート抵抗
の拡散層幅に対する依存性を示すものである。
り、縦軸にそのシート抵抗をとって、拡散層幅とシート
抵抗との関係に及ぼすコバルトシリサイド膜及びチタン
シリサイド膜の影響を示すグラフ図である。即ち、この
図は高濃度Ｐ型拡散層領域の表面にチタンシリサイド膜
又はコバルトシリサイド膜を形成した場合のシート抵抗
の拡散層幅に対する依存性を示すものである。
【００５５】この図１３に示すように、従来技術のチタ
ンシリサイド膜に対し、本発明のコバルトシリサイド膜
を使用した場合には、拡散層幅が広い（０．３μｍ以
上）ときには、シート抵抗が約６Ω／□程度と、チタン
シリサイド膜の約５Ω／□よりも若干シート抵抗が高い
ものの、コバルトシリサイド膜の場合は、拡散層幅が
０．３μｍより狭い範囲においても、シート抵抗が上昇
しない。即ち、拡散層幅が０．３μｍより狭い範囲にお
いては、チタンシリサイド膜のシート抵抗が急上昇して
いるのに対し、コバルトシリサイド膜を使用した場合
は、シート抵抗が殆ど上昇せず、低い値を保持する。こ
のため、チタンシリサイド膜を用いた場合に比して、コ
バルトシリサイド膜を使用した本発明は、シート抵抗を
上昇させることなく、拡散層の幅を狭くすることができ
る。更に、図１乃至３に示したポリシリコンエミッタ電
極１１３に対しベース部コンタクト１２５を片側でとっ
た平面レイアウトを使用することによりコレクタ−ベー
ス間容量Ｃｃｂを低減することができる。
ンシリサイド膜に対し、本発明のコバルトシリサイド膜
を使用した場合には、拡散層幅が広い（０．３μｍ以
上）ときには、シート抵抗が約６Ω／□程度と、チタン
シリサイド膜の約５Ω／□よりも若干シート抵抗が高い
ものの、コバルトシリサイド膜の場合は、拡散層幅が
０．３μｍより狭い範囲においても、シート抵抗が上昇
しない。即ち、拡散層幅が０．３μｍより狭い範囲にお
いては、チタンシリサイド膜のシート抵抗が急上昇して
いるのに対し、コバルトシリサイド膜を使用した場合
は、シート抵抗が殆ど上昇せず、低い値を保持する。こ
のため、チタンシリサイド膜を用いた場合に比して、コ
バルトシリサイド膜を使用した本発明は、シート抵抗を
上昇させることなく、拡散層の幅を狭くすることができ
る。更に、図１乃至３に示したポリシリコンエミッタ電
極１１３に対しベース部コンタクト１２５を片側でとっ
た平面レイアウトを使用することによりコレクタ−ベー
ス間容量Ｃｃｂを低減することができる。
【００５６】一方、図１４（ａ）は、高濃度Ｐ型拡散層
領域の表面にチタンシリサイド膜又はコバルトシリサイ
ド膜を形成した場合において、図１乃至３に示すポリシ
リコンエミッタ電極１１３に対しベース部コンタクト１
２５を片側でとった平面レイアウト（以下、シングルベ
ース構造という）でのバイポーラトランジスタのｆｍａ
ｘのエミッタ長依存性を示す。一方、図１４（ｂ）は、
高濃度Ｐ型拡散層領域の表面にチタンシリサイド膜又は
コバルトシリサイド膜を形成した場合において、従来の
図２１乃至２３に示したバイポーラトランジスタの第２
の導電膜からなるエミッタ電極５１３に対しベース部コ
ンタクト５２５を両側でとった平面レイアウト（以下、
ダブルベース構造という）でのバイポーラトランジスタ
のｆｍａｘのエミッタ長依存性を示す。
領域の表面にチタンシリサイド膜又はコバルトシリサイ
ド膜を形成した場合において、図１乃至３に示すポリシ
リコンエミッタ電極１１３に対しベース部コンタクト１
２５を片側でとった平面レイアウト（以下、シングルベ
ース構造という）でのバイポーラトランジスタのｆｍａ
ｘのエミッタ長依存性を示す。一方、図１４（ｂ）は、
高濃度Ｐ型拡散層領域の表面にチタンシリサイド膜又は
コバルトシリサイド膜を形成した場合において、従来の
図２１乃至２３に示したバイポーラトランジスタの第２
の導電膜からなるエミッタ電極５１３に対しベース部コ
ンタクト５２５を両側でとった平面レイアウト（以下、
ダブルベース構造という）でのバイポーラトランジスタ
のｆｍａｘのエミッタ長依存性を示す。
【００５７】以上のように、本発明の図１乃至３に示し
た平面図とコバルトシリサイド膜を併せて用いることに
より、コレクタ−ベース間容量Ｃｃｂとベース抵抗Ｒｂ
を同時に低減することができ、発明者が本発明の平面図
を用いて実験を行ったところ、図１４（ａ）に示したよ
うに、図１乃至３に示した平面図を用いた場合、チタン
シリサイド膜を用いたときは、コレクタ−エミッタＣＥ
間の電圧が３．３Ｖのときにｆｍａｘが４６ＧＨｚであ
ったが、コバルトシリサイド膜を用いた場合は、コレク
タ−エミッタＣＥ間の電圧が３．３Ｖのときにｆｍａｘ
が６７ＧＨｚと約１．４５倍に高めることができた。ま
た、図１４（ｂ）に示したように、図２１乃至２３に示
した従来構造における平面配置を使用した場合でも、ベ
ース抵抗を低減できるので、この場合でチタンシリサイ
ド膜を用いたときは、コレクタ−エミッタＣＥ間の電圧
が３．３Ｖのときにｆｍａｘが５４ＧＨｚであったが、
コバルトシリサイド膜を用いたときは、コレクタ−エミ
ッタＣＥ間の電圧が３．３Ｖのときにｆｍａｘが８０Ｇ
Ｈｚと約１．４８倍に高めることができた。
た平面図とコバルトシリサイド膜を併せて用いることに
より、コレクタ−ベース間容量Ｃｃｂとベース抵抗Ｒｂ
を同時に低減することができ、発明者が本発明の平面図
を用いて実験を行ったところ、図１４（ａ）に示したよ
うに、図１乃至３に示した平面図を用いた場合、チタン
シリサイド膜を用いたときは、コレクタ−エミッタＣＥ
間の電圧が３．３Ｖのときにｆｍａｘが４６ＧＨｚであ
ったが、コバルトシリサイド膜を用いた場合は、コレク
タ−エミッタＣＥ間の電圧が３．３Ｖのときにｆｍａｘ
が６７ＧＨｚと約１．４５倍に高めることができた。ま
た、図１４（ｂ）に示したように、図２１乃至２３に示
した従来構造における平面配置を使用した場合でも、ベ
ース抵抗を低減できるので、この場合でチタンシリサイ
ド膜を用いたときは、コレクタ−エミッタＣＥ間の電圧
が３．３Ｖのときにｆｍａｘが５４ＧＨｚであったが、
コバルトシリサイド膜を用いたときは、コレクタ−エミ
ッタＣＥ間の電圧が３．３Ｖのときにｆｍａｘが８０Ｇ
Ｈｚと約１．４８倍に高めることができた。
【００５８】次に、本発明の第３の実施例について図１
５及びそのＣ−Ｃ線断面図である図１６を参照して説明
する。バイポーラトランジスタをアナログ回路で用いた
場合において、一般にアナログ回路に用いられているバ
イポーラトランジスタでは、アナログ特性に影響を及ぼ
す因子、例えば、ベース抵抗、高周波ノイズ（Ｎｆ）等
の特性を改善するために、バイポーラトランジスタの基
本的なブロックにおいて、エミッタ、ベース、コレクタ
用の金属引き出し配線が複数個存在する場合が多い。
５及びそのＣ−Ｃ線断面図である図１６を参照して説明
する。バイポーラトランジスタをアナログ回路で用いた
場合において、一般にアナログ回路に用いられているバ
イポーラトランジスタでは、アナログ特性に影響を及ぼ
す因子、例えば、ベース抵抗、高周波ノイズ（Ｎｆ）等
の特性を改善するために、バイポーラトランジスタの基
本的なブロックにおいて、エミッタ、ベース、コレクタ
用の金属引き出し配線が複数個存在する場合が多い。
【００５９】これを従来技術で実現した場合には、図１
９及びそのＥ−Ｅ線断面図に示すように、配線及びコン
タクトが夫々７個必要である。図１９及び図２０におい
て、従来の平面レイアウトは、左側から、コレクタ−ベ
ース−エミッタ−ベース−エミッタ−ベース−コレクタ
の各コンタクトを有するものである。なお、図２０にお
いて、符号５３４はコレクタ、ベース、エミッタの各配
線、５３３は配線５３４に接続されたコンタクトプラグ
であり、このコンタクトプラグ５３４は層間絶縁膜（図
示せず）に埋め込まれている。
９及びそのＥ−Ｅ線断面図に示すように、配線及びコン
タクトが夫々７個必要である。図１９及び図２０におい
て、従来の平面レイアウトは、左側から、コレクタ−ベ
ース−エミッタ−ベース−エミッタ−ベース−コレクタ
の各コンタクトを有するものである。なお、図２０にお
いて、符号５３４はコレクタ、ベース、エミッタの各配
線、５３３は配線５３４に接続されたコンタクトプラグ
であり、このコンタクトプラグ５３４は層間絶縁膜（図
示せず）に埋め込まれている。
【００６０】これに対し、図１５に示す本発明の第３実
施例のバイポーラトランジスタにおいては、コバルトシ
リサイド膜の使用によりベース抵抗Ｒｂを低減できるの
で、１対のエミッタ電極１１３に対し、１対のベースコ
ンタクトを設けるだけで足り、コレクタ−ベース−エミ
ッタ−エミッタ−ベース−コレクタの６個のコンタクト
からなる平面レイアウトとすることができる。このコレ
クタ−ベース−エミッタ−エミッタ−ベース−コレクタ
の平面レイアウトにより、従来技術に比してベース引出
用の金属配線を１本分減らせるので、コレクタ−ベース
間容量Ｃｃｂが低減できる。これにより、最大発振周波
数ｆｍａｘを更に一層向上することができる。なお、図
１６において、符号１３４はコレクタ、ベース、エミッ
タの各配線、１３３は配線１３４に接続されたコンタク
トプラグであり、このコンタクトプラグ１３４は層間絶
縁膜（図示せず）に埋め込まれている。
施例のバイポーラトランジスタにおいては、コバルトシ
リサイド膜の使用によりベース抵抗Ｒｂを低減できるの
で、１対のエミッタ電極１１３に対し、１対のベースコ
ンタクトを設けるだけで足り、コレクタ−ベース−エミ
ッタ−エミッタ−ベース−コレクタの６個のコンタクト
からなる平面レイアウトとすることができる。このコレ
クタ−ベース−エミッタ−エミッタ−ベース−コレクタ
の平面レイアウトにより、従来技術に比してベース引出
用の金属配線を１本分減らせるので、コレクタ−ベース
間容量Ｃｃｂが低減できる。これにより、最大発振周波
数ｆｍａｘを更に一層向上することができる。なお、図
１６において、符号１３４はコレクタ、ベース、エミッ
タの各配線、１３３は配線１３４に接続されたコンタク
トプラグであり、このコンタクトプラグ１３４は層間絶
縁膜（図示せず）に埋め込まれている。
【００６１】図１７は本発明の第４の実施例に係るバイ
ポーラトランジスタの各層の配置を示す平面図、図１８
は図１７のＤ−Ｄ線による断面図である。この図１７及
び１８に示す実施例では、コレクタ−エミッタ−ベース
−エミッタ−コレクタの５個のコンタクトからなる平面
レイアウトを使用しているので、図１５及び１６に示し
た第３の実施例に対し、更にベース引出用の金属配線を
１本分減らすことができるので、コレクタ−ベース間容
量Ｃｃｂを更に一層低減できる。このため、ベース抵抗
Ｒｂとコレクタ−ベース間容量Ｃｃｂとの積を低減でき
るので、最大発振周波数ｆｍａｘを更に一層向上するこ
とができる。
ポーラトランジスタの各層の配置を示す平面図、図１８
は図１７のＤ−Ｄ線による断面図である。この図１７及
び１８に示す実施例では、コレクタ−エミッタ−ベース
−エミッタ−コレクタの５個のコンタクトからなる平面
レイアウトを使用しているので、図１５及び１６に示し
た第３の実施例に対し、更にベース引出用の金属配線を
１本分減らすことができるので、コレクタ−ベース間容
量Ｃｃｂを更に一層低減できる。このため、ベース抵抗
Ｒｂとコレクタ−ベース間容量Ｃｃｂとの積を低減でき
るので、最大発振周波数ｆｍａｘを更に一層向上するこ
とができる。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
平面視でエミッタ電極を取り囲むようにベース引き出し
用のコバルトシリサイド膜を形成しているので、ベース
抵抗Ｒｂを低減できると共に、コレクタ−ベース間容量
Ｃｃｂを低減することができ、従って、最大発振周波数
ｆｍａｘを向上することができる。これにより、トラン
ジスタ特性を著しく向上させることができる。
平面視でエミッタ電極を取り囲むようにベース引き出し
用のコバルトシリサイド膜を形成しているので、ベース
抵抗Ｒｂを低減できると共に、コレクタ−ベース間容量
Ｃｃｂを低減することができ、従って、最大発振周波数
ｆｍａｘを向上することができる。これにより、トラン
ジスタ特性を著しく向上させることができる。
【図１】本発明の第１実施例に係るバイポーラトランジ
スタを示す平面配置図である。
スタを示す平面配置図である。
【図２】図１のＡ−Ａ線による断面図である。
【図３】図１のＢ−Ｂ線による断面図である。
【図４】本発明の第２実施例に係るＢｉＣＭＯＳトラン
ジスタの製造工程を示す断面図である。
ジスタの製造工程を示す断面図である。
【図５】図４の次の工程を示す断面図である。
【図６】図５の次の工程を示す断面図である。
【図７】図６の次の工程を示す断面図である。
【図８】図７の次の工程を示す断面図である。
【図９】図８の次の工程を示す断面図である。
【図１０】本第２実施例に係るＢｉＣＭＯＳトランジス
タを示す断面図である。
タを示す断面図である。
【図１１】印加電圧と接触抵抗との関係をコバルトシリ
サイド膜とチタンシリサイド膜とで比較して示すグラフ
図である。
サイド膜とチタンシリサイド膜とで比較して示すグラフ
図である。
【図１２】エミッタ長とベース抵抗との関係をコバルト
シリサイド膜とチタンシリサイド膜とで比較して示すグ
ラフ図である。
シリサイド膜とチタンシリサイド膜とで比較して示すグ
ラフ図である。
【図１３】拡散層幅とシート抵抗との関係をコバルトシ
リサイド膜とチタンシリサイド膜とで比較して示すグラ
フ図である。
リサイド膜とチタンシリサイド膜とで比較して示すグラ
フ図である。
【図１４】（ａ）シングルベース構造において、エミッ
タ長とｆｍａｘとＣＥ間電圧との関係を、コバルトシリ
サイド膜とチタンシリサイド膜とで比較して示すグラフ
図、（ｂ）はダブルベース構造において、同様に、エミ
ッタ長とｆｍａｘとＣＥ間電圧との関係を、コバルトシ
リサイド膜とチタンシリサイド膜とで比較して示すグラ
フ図である。
タ長とｆｍａｘとＣＥ間電圧との関係を、コバルトシリ
サイド膜とチタンシリサイド膜とで比較して示すグラフ
図、（ｂ）はダブルベース構造において、同様に、エミ
ッタ長とｆｍａｘとＣＥ間電圧との関係を、コバルトシ
リサイド膜とチタンシリサイド膜とで比較して示すグラ
フ図である。
【図１５】本発明の第３実施例に係るバイポーラトラン
ジスタを示す平面配置図である。
ジスタを示す平面配置図である。
【図１６】図１５のＣ−Ｃ線による断面図である。
【図１７】本発明の第４実施例に係るバイポーラトラン
ジスタを示す平面配置図である。
ジスタを示す平面配置図である。
【図１８】図１７のＤ−Ｄ線による断面図である。
【図１９】従来のバイポーラトランジスタを示す平面配
置図である。
置図である。
【図２０】図１９のＥ−Ｅ線による断面図である。
【図２１】従来のバイポーラトランジスタを示す平面配
置図である。
置図である。
【図２２】図２１のＦ−Ｆ線による断面図である。
【図２３】図２２のＧ−Ｇ線による断面図である。
【図２４】その製造工程を示す断面図である。
【図２５】図２４の次の工程を示す断面図である。
【図２６】図２５の次の工程を示す断面図である。
【図２７】図２６の次の工程を示す断面図である。
【図２８】図２７の次の工程を示す断面図である。
【図２９】図２８の次の工程を示す断面図である。
【図３０】図２９の次の工程を示す断面図である。
１０１、２０１：Ｐ型シリコン基板 １０３：高濃度Ｎ型埋込領域 １０４：Ｎ型エピタキシャル領域 １０６：素子分離酸化膜 １０９：真性ベース領域 １１３：エミッタ引出電極 １１７、２１７：サイドウオール １１８：高濃度Ｐ型拡散層領域（ベース引出領域） １１９：高濃度Ｎ型拡散層領域（コレクタ引出領域） １２０：高濃度Ｎ型拡散層領域（エミッタ領域） １２１、２２１：コバルトシリサイド膜 １２４：ベース部コンタクトホール １２３：層間絶縁膜 １２５：コレクタコンタクトホール １２６：エミッタコンタクトホール ２０３：第１のＮ型ウエル領域 ２０４：Ｐ型ウエル領域 ２０５：ゲート酸化膜 ２０８：第２のＮ型ウエル領域 ２１８：高濃度Ｐ型拡散層領域 ２１９：高濃度Ｎ型拡散層領域 ２１５：トレンチコレクタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 Ｆターム(参考） 4M104 BB01 BB04 BB14 BB18 BB20 BB30 DD04 DD06 DD37 DD63 DD84 FF13 FF18 FF22 FF27 GG14 GG15 HH15 5F003 AP05 BA11 BA25 BA97 BB05 BB08 BC01 BC08 BE07 BE08 BF01 BF03 BG01 BG03 BG10 BH01 BH07 BH08 BH16 BH18 BH94 BH99 BJ15 BP23 BP31 BP41 BS06 BS08 5F048 AA10 AC05 BA01 BB06 BB07 BC06 BE03 BF06 BF16 BG12 CA01 CA02 CA04 CA12 CA13 CA14 DA25 DA30 5F082 AA06 AA08 AA25 BA04 BA16 BA22 BA28 BA39 BA48 BC01 BC09 DA02 DA06 DA09 EA09 EA10 EA15 GA02 GA03
Claims (18)
- 【請求項１】 第１導電型半導体基板と、この半導体基
板の表面に形成された第２導電型領域と、この第２導電
型領域の表面に形成された第１導電型真性ベース領域及
びこの真性ベース領域を取り囲むベース引出領域と、こ
の真性ベース領域内に形成された第２導電型エミッタ領
域と、このエミッタ領域に接触するエミッタ電極と、前
記第２導電型領域に形成された第２導電型コレクタ引出
領域と、前記第１導電型真性ベース領域及びベース引出
領域と前記第２導電型コレクタ引出領域とを電気的に分
離する素子分離領域と、前記ベース引出領域上に平面視
で前記エミッタ電極を取り囲むように形成されたコバル
トシリサイド膜と、を有することを特徴とする半導体装
置。 - 【請求項２】 第１導電型半導体基板と、この半導体基
板に埋め込まれた第２導電型埋込層と、この埋込層の上
に形成された第２導電型エピタキシャル層と、このエピ
タキシャル層の表面に形成された第１導電型真性ベース
領域及びこの真性ベース領域を取り囲むベース引出領域
と、前記真性ベース領域内に形成された第２導電型エミ
ッタ領域と、このエミッタ領域に接触するエミッタ電極
と、前記埋込層の上に形成された第２導電型コレクタ引
出領域と、前記真性ベース領域及びベース引出領域と前
記コレクタ引出領域とを電気的に分離する素子分離領域
と、前記ベース引出領域上に平面視で前記エミッタ電極
を取り囲むように形成されたコバルトシリサイド膜と、
を有することを特徴とする半導体装置。 - 【請求項３】 前記ベース引出領域に接続されるベース
コンタクトは、１個の前記エミッタ電極に対して少なく
とも１個配置されていることを特徴とする請求項１又は
２に記載の半導体装置。 - 【請求項４】 前記エミッタ電極及び前記コレクタ引出
領域の上に形成されたコバルトシリサイド膜を有するこ
とを特徴とする請求項１乃至３のいずれか１項に記載の
半導体装置。 - 【請求項５】 前記ベース引出領域は平面視で前記エミ
ッタ電極を取り囲むように形成されていることを特徴と
する請求項１乃至４のいずれか１項に記載の半導体装
置。 - 【請求項６】 全面に形成された層間絶縁膜と、この層
間絶縁膜における前記エミッタ電極、前記ベース引出領
域及び前記コレクタ引出領域の各一部上に形成されたコ
ンタクトホールと、これらのコンタクトホールを埋める
金属プラグと、前記層間絶縁膜上に形成され前記プラグ
に接続される配線層と、を有することを特徴とする請求
項１乃至５のいずれか１項に記載の半導体装置。 - 【請求項７】 前記エミッタ電極はポリシリコンからな
り、前記プラグはタングステンからなることを特徴とす
る請求項１乃至６のいずれか１項に記載の半導体装置。 - 【請求項８】 前記エピタキシャル層内に、前記埋込層
と前記エピタキシャル層との中間の不純物濃度を有する
第２導電型ペデスタルコレクタを有することを特徴とす
る請求項２乃至７のいずれか１項に記載の半導体装置。 - 【請求項９】 第１導電型半導体基板と、この半導体基
板の表面に形成された第２導電型の第１及び第２のウエ
ル領域と、前記第１及び第２のウエル領域間の前記半導
体基板の表面に形成された第１導電型の第３のウエル領
域と、前記第１ウエル領域に形成された第２導電型ＭＯ
Ｓトランジスタと、前記第３ウエル領域に形成された第
１導電型ＭＯＳトランジスタと、前記第２ウエル領域に
形成されたバイポーラトランジスタとを有し、このバイ
ポーラトランジスタは、前記第２のウエル領域の表面に
形成された第１導電型真性ベース領域及びこの真性ベー
ス領域を取り囲むベース引出領域と、この真性ベース領
域内に形成された第２導電型エミッタ領域と、このエミ
ッタ領域に接触するエミッタ電極と、前記第２導電型領
域に形成された第２導電型コレクタ引出領域と、前記第
１導電型真性ベース領域及びベース引出領域と前記第２
導電型コレクタ引出領域とを電気的に分離する素子分離
領域と、前記ベース引出領域上に平面視で前記エミッタ
電極を取り囲むように形成されたコバルトシリサイド膜
と、を有することを特徴とする半導体装置。 - 【請求項１０】 前記ベース引出領域に接続されるベー
スコンタクトは、１個の前記エミッタ電極に対して少な
くとも１個配置されていることを特徴とする請求項９に
記載の半導体装置。 - 【請求項１１】 前記コレクタ引出領域は前記第２のウ
エル領域に形成されたトレンチの底部に形成された拡散
層領域であることを特徴とする請求項８乃至１０のいず
れか１項に記載の半導体装置。 - 【請求項１２】 第１導電型半導体基板と、この半導体
基板の表面に形成された第２導電型領域と、この第２導
電型領域の表面に形成された１対の第１導電型真性ベー
ス領域と、平面視でこれらの真性ベース領域を取り囲む
ように形成された第１導電型のベース引出領域と、前記
各真性ベース領域内に形成された第２導電型エミッタ領
域と、前記エミッタ領域に接触する１対のエミッタ電極
と、前記第２導電型領域に形成されたコレクタ引出領域
と、前記ベース引出領域と前記コレクタ引出領域とを電
気的に分離する素子分離領域と、前記ベース引出領域上
に平面視で前記各エミッタ電極を取り囲むように形成さ
れたコバルトシリサイド膜と、を有することを特徴とす
る半導体装置。 - 【請求項１３】 前記エミッタ電極の両外側の前記ベー
ス引出領域に配置され前記ベース引出領域に接続される
１対のベースコンタクトを有することを特徴とする請求
項１２に記載の半導体装置。 - 【請求項１４】 前記１対のエミッタ電極の間の前記ベ
ース引出領域に配置され前記ベース引出領域に接続され
る１個のベースコンタクトを有することを特徴とする請
求項１２に記載の半導体装置。 - 【請求項１５】 前記コレクタ引出領域は前記第２導電
型領域に形成されたトレンチの底部に形成された拡散層
領域であることを特徴とする請求項１２乃至１４のいず
れか１項に記載の半導体装置。 - 【請求項１６】 第１導電型シリコン基板の表面にベー
ス形成予定領域とコレクタ形成予定領域とを区画する素
子分離領域とこれらの予定領域を含む第２導電型領域を
形成する工程と、前記ベース形成予定領域の前記第２導
電型領域の表面に第１導電型真性ベース領域を形成する
工程と、全面に絶縁膜を形成しこの絶縁膜のエミッタ形
成予定領域を開口する工程と、前記絶縁膜の開口部を埋
めるようにして前記絶縁膜上に第２導電型不純物を含む
ポリシリコン膜からなるエミッタ電極を形成する工程
と、前記真性ベース領域内に前記エミッタ電極と接触す
るエミッタ電極を形成し前記エミッタ電極に被覆されて
いない前記真性ベース領域にこの真性ベース領域を取り
囲むベース引出領域を形成し前記コレクタ形成予定領域
にコレクタ引出領域を形成する工程と、全面にコバルト
膜を形成した後基板のシリコンと反応させてコバルトシ
リサイド膜を形成する工程と、未反応のコバルト膜を除
去する工程と、全面に層間絶縁膜を形成した後、前記エ
ミッタ電極、ベース引出領域における前記コバルトシリ
サイド膜、コレクタ引出領域における前記コバルトシリ
サイド膜に整合する位置にコンタクトホールを開口する
工程と、前記コンタクトホールに導電性物質を埋め込ん
でコンタクトを形成する工程と、を有することを特徴と
する半導体装置の製造方法。 - 【請求項１７】 前記エミッタ電極、前記ベース引出領
域及び前記コレクタ引出領域の形成工程は、前記エミッ
タ電極の側壁に側壁絶縁膜を形成する工程と、前記エミ
ッタ電極及び前記側壁絶縁膜をマスクとして前記ベース
形成予定領域に第１導電型不純物をイオン注入して第１
導電型ベース引出領域を形成する工程と、前記コレクタ
形成予定領域に第２導電型コレクタ引出領域を形成する
工程と、熱処理により前記エミッタから前記真性ベース
領域内に第２導電型不純物を拡散させて第２導電型エミ
ッタ領域を形成する工程と、を有することを特徴とする
請求項１６に記載の半導体装置の製造方法。 - 【請求項１８】 前記ベース引出領域に接続されるベー
スコンタクトは、１個の前記エミッタ電極に対して１個
配置されていることを特徴とする請求項１６又は１７に
記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11052273A JP2000252294A (ja) | 1999-03-01 | 1999-03-01 | 半導体装置及びその製造方法 |
| EP00104172A EP1033758A3 (en) | 1999-03-01 | 2000-02-29 | Bipolar transistor and process for fabricating the same |
| KR1020000009980A KR100350595B1 (ko) | 1999-03-01 | 2000-02-29 | 반도체 장치 및 그 제조 방법 |
| US09/516,991 US6476452B2 (en) | 1999-03-01 | 2000-03-01 | Bipolar/BiCMOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11052273A JP2000252294A (ja) | 1999-03-01 | 1999-03-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252294A true JP2000252294A (ja) | 2000-09-14 |
Family
ID=12910186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11052273A Pending JP2000252294A (ja) | 1999-03-01 | 1999-03-01 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6476452B2 (ja) |
| EP (1) | EP1033758A3 (ja) |
| JP (1) | JP2000252294A (ja) |
| KR (1) | KR100350595B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338929A (ja) * | 2000-05-26 | 2001-12-07 | Sony Corp | 半導体装置およびその製造方法 |
| US7064417B2 (en) | 2001-08-28 | 2006-06-20 | Sony Corporation | Semiconductor device including a bipolar transistor |
| JP2007525831A (ja) * | 2003-12-31 | 2007-09-06 | フリースケール セミコンダクター インコーポレイテッド | 半導体部品の製造方法及びその方法により製造される半導体部品 |
| JP2010114292A (ja) * | 2008-11-07 | 2010-05-20 | Seiko Npc Corp | 縦型バイポーラトランジスタ及びその製造方法 |
| JP2011108971A (ja) * | 2009-11-20 | 2011-06-02 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3621359B2 (ja) * | 2001-05-25 | 2005-02-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6703685B2 (en) * | 2001-12-10 | 2004-03-09 | Intel Corporation | Super self-aligned collector device for mono-and hetero bipolar junction transistors |
| US7093579B2 (en) * | 2004-02-26 | 2006-08-22 | International Engine Intellectual Property Company, Llc | Method and apparatus for adjusting fuel injection timing |
| KR100672681B1 (ko) * | 2005-12-28 | 2007-01-24 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터의 제조방법 |
| US7585740B2 (en) * | 2006-03-14 | 2009-09-08 | International Business Machines Corporation | Fully silicided extrinsic base transistor |
| US8049282B2 (en) * | 2006-09-21 | 2011-11-01 | Agere Systems Inc. | Bipolar device having buried contacts |
| CN102097464B (zh) * | 2009-12-15 | 2012-10-03 | 上海华虹Nec电子有限公司 | 高压双极晶体管 |
| CN102104062B (zh) * | 2009-12-21 | 2012-08-01 | 上海华虹Nec电子有限公司 | 双极晶体管 |
| US9892958B2 (en) * | 2014-12-02 | 2018-02-13 | Globalfoundries Inc. | Contact module for optimizing emitter and contact resistance |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112655A (ja) | 1982-12-18 | 1984-06-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0669044B2 (ja) | 1985-04-26 | 1994-08-31 | 富士通株式会社 | 半導体装置の製造方法 |
| US5059546A (en) * | 1987-05-01 | 1991-10-22 | Texas Instruments Incorporated | BICMOS process for forming shallow NPN emitters and mosfet source/drains |
| JPS63284854A (ja) | 1987-05-18 | 1988-11-22 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JP2623635B2 (ja) | 1988-02-16 | 1997-06-25 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
| US5064773A (en) * | 1988-12-27 | 1991-11-12 | Raytheon Company | Method of forming bipolar transistor having closely spaced device regions |
| JPH03165039A (ja) | 1989-11-24 | 1991-07-17 | Nec Corp | 縦型バイポーラトランジスタ |
| JP3211374B2 (ja) | 1991-05-21 | 2001-09-25 | ソニー株式会社 | 半導体装置及び半導体装置の製造方法 |
| DE4211050C2 (de) | 1992-04-02 | 1995-10-19 | Siemens Ag | Verfahren zur Herstellung eines Bipolartransistors in einem Substrat |
| JP2886420B2 (ja) * | 1992-10-23 | 1999-04-26 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH07153950A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 半導体装置の製造方法 |
| US5455189A (en) * | 1994-02-28 | 1995-10-03 | National Semiconductor Corporation | Method of forming BICMOS structures |
| US5451532A (en) * | 1994-03-15 | 1995-09-19 | National Semiconductor Corp. | Process for making self-aligned polysilicon base contact in a bipolar junction transistor |
| JP3472623B2 (ja) | 1994-07-08 | 2003-12-02 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| EP0709894B1 (en) * | 1994-10-28 | 2001-08-08 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | High-frequency bipolar transistor structure, and related manufacturing process |
| US5541121A (en) * | 1995-01-30 | 1996-07-30 | Texas Instruments Incorporated | Reduced resistance base contact method for single polysilicon bipolar transistors using extrinsic base diffusion from a diffusion source dielectric layer |
| JPH0955471A (ja) * | 1995-08-10 | 1997-02-25 | Denso Corp | サージ保護回路 |
| JPH1032274A (ja) * | 1996-04-12 | 1998-02-03 | Texas Instr Inc <Ti> | Ｃｍｏｓプロセスによるバイポーラートランジスタ作製方法 |
| JP2959491B2 (ja) | 1996-10-21 | 1999-10-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3919885B2 (ja) * | 1997-06-18 | 2007-05-30 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP3003632B2 (ja) * | 1997-06-27 | 2000-01-31 | 日本電気株式会社 | 半導体集積回路およびその製造方法 |
| JP3070554B2 (ja) * | 1997-11-28 | 2000-07-31 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1999
- 1999-03-01 JP JP11052273A patent/JP2000252294A/ja active Pending
-
2000
- 2000-02-29 KR KR1020000009980A patent/KR100350595B1/ko not_active IP Right Cessation
- 2000-02-29 EP EP00104172A patent/EP1033758A3/en not_active Withdrawn
- 2000-03-01 US US09/516,991 patent/US6476452B2/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338929A (ja) * | 2000-05-26 | 2001-12-07 | Sony Corp | 半導体装置およびその製造方法 |
| US7064417B2 (en) | 2001-08-28 | 2006-06-20 | Sony Corporation | Semiconductor device including a bipolar transistor |
| US7271046B2 (en) | 2001-08-28 | 2007-09-18 | Sony Corporation | Method of making a semiconductor device in which a bipolar transistor and a metal silicide layer are formed on a substrate |
| JP2007525831A (ja) * | 2003-12-31 | 2007-09-06 | フリースケール セミコンダクター インコーポレイテッド | 半導体部品の製造方法及びその方法により製造される半導体部品 |
| JP2010114292A (ja) * | 2008-11-07 | 2010-05-20 | Seiko Npc Corp | 縦型バイポーラトランジスタ及びその製造方法 |
| JP2011108971A (ja) * | 2009-11-20 | 2011-06-02 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020130370A1 (en) | 2002-09-19 |
| US6476452B2 (en) | 2002-11-05 |
| EP1033758A3 (en) | 2002-03-13 |
| KR20000062664A (ko) | 2000-10-25 |
| KR100350595B1 (ko) | 2002-08-28 |
| EP1033758A2 (en) | 2000-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4608133B2 (ja) | 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法 | |
| JP2000252294A (ja) | 半導体装置及びその製造方法 | |
| JP2970637B2 (ja) | 誘電体分離バイポーラ・トランジスタ | |
| JP2003303830A (ja) | 半導体装置及びその製造方法 | |
| JP2002533924A (ja) | 半導体部材とその製造方法 | |
| KR100271266B1 (ko) | 화학적기계연마를사용하여cmos와bicmos공정에서자기정렬외부콘택트를형성하는방법 | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| US6265276B1 (en) | Structure and fabrication of bipolar transistor | |
| JPH09102503A (ja) | 半導体装置およびその製造方法 | |
| JP2988461B2 (ja) | Ｂｉｃｍｏｓ集積回路製造技術でキャパシタを製造する方法 | |
| JP3621359B2 (ja) | 半導体装置及びその製造方法 | |
| US10825922B2 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| JP3638313B2 (ja) | 併合された装置を支援するＢｉＣＭＯＳ処理工程 | |
| US7871881B2 (en) | Method for fabrication of a capacitor, and a monolithically integrated circuit comprising such a capacitor | |
| JPH10335344A (ja) | 自己整合型ダブルポリシリコンバイポーラトランジスタ及びその製造方法 | |
| JP4956853B2 (ja) | 半導体装置およびその製造方法 | |
| JP2011044494A (ja) | 半導体装置およびその製造方法 | |
| JP3247106B2 (ja) | 集積回路の製法と集積回路構造 | |
| JPH11238817A (ja) | 半導体装置およびその製造方法 | |
| JP3022343B2 (ja) | 半導体装置及びその製造方法 | |
| JP3139235B2 (ja) | 半導体装置の製造方法 | |
| KR20000057826A (ko) | 반도체 장치 및 그 제조방법 | |
| JPH09115920A (ja) | 半導体装置およびその製造方法 | |
| JPH11111874A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2001267328A (ja) | 半導体装置及びその製造方法 |