JPH11111874A

JPH11111874A - 半導体集積回路装置及びその製造方法

Info

Publication number: JPH11111874A
Application number: JP26544497A
Authority: JP
Inventors: Akira Fukami; 彰深見
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-09-30
Filing date: 1997-09-30
Publication date: 1999-04-23

Abstract

(57)【要約】（修正有）【課題】バイポーラトランジスタとＭＯＳトランジス
タを複合した集積回路装置に関し、埋込層やエピタキシ
ャル層を使用せずにバイポーラトランジスタのコレクタ
抵抗の増加を抑制し、さらに、ＳＯＩ基板にも適用可能
な構成を提供することである。【解決手段】ｐベース１３とコレクタに電極を取りつ
けるためのｎ⁺領域２５の間は、従来は酸化膜によって
分離されていたが、これを廃止し、ゲート電極１１及び
１２と同じ材料の分離電極１０を設ける。その両側には
絶縁物の側壁１８及び２３ｂが形成されている。まず分
離電極１０と絶縁物の側壁２３ｂとがｐベース１３とコ
レクタに電極を取りつけるためのｎ⁺領域２５を隔てる
役割を果たし、次に絶縁物の側壁１８はｎ⁺エミッタ２
８とｐベース１３とを分離して形成する役割を果たして
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に係り、特に、バイポーラトランジスタ（又はそれに準
ずる構造）を含む半導体集積回路装置、さらに詳細には
バイポーラトランジスタとＣＭＯＳ（Complementaly Me
tal Oxide Semiconductor：相補型金属酸化膜半導体）
トランジスタを複合した集積回路装置に好適な上記バイ
ポーラトランジスタのコレクタと電極との電気的な接続
構造に関する。

【０００２】

【従来の技術】バイポーラトランジスタを含む半導体集
積回路装置、特に、バイポーラトランジスタとＭＯＳト
ランジスタを複合した集積回路装置では、製造工程を複
雑にすることなくバイポーラ及びＭＯＳトランジスタを
同一チップ上に形成することが求められている。

【０００３】図１４はバイポーラトランジスタとＣＭＯ
Ｓトランジスタを複合した集積回路装置の従来例の断面
図である。ｎチャネルＭＯＳトランジスタ５６とｐチャ
ネルＭＯＳトランジスタ５７及びｎｐｎバイポーラトラ
ンジスタ５５から成っている。

【０００４】ｎチャネルＭＯＳトランジスタ５６は、ｐ
型シリコンより成るｐ型ウエル４、ゲート電極５０、ソ
ース・ドレインのｎ⁺型拡散層２６ａ及び２６ｂを具備
している。同様に、ｐチャネルＭＯＳトランジスタ５７
は、ｎ型ウエル５、ゲート電極５１、ソース・ドレイン
のｐ⁺型拡散層２７ａ及び２７ｂを具備している。

【０００５】ｎｐｎバイポーラトランジスタ５５は、ｎ
型コレクタ３、ｐ型ベース１３、ｎ⁺型エミッタ２８、
コレクタの低抵抗化のためのｎ⁺型埋込層５２とコレク
タに電極を取りつけるためのｎ⁺領域５３（コレクタ引
出領域とも呼ばれる）、ｐ⁺外部ベース（ベース引出領
域とも呼ばれる）２４及びエミッタ電極４９を具備して
いる。エミッタ電極４９として多結晶シリコンを図示す
るが、これに代えて多結晶シリコンと金属の珪化物（以
下、シリサイドと呼ぶ）とを積層した構造（以下、ポリ
サイドと呼ぶ）なども使われる。ｎ⁺型エミッタ２８は
エミッタ電極４９からの不純物Ａｓ（砒素）の拡散で形
成される。ｐ⁺型外部ベース２４はｐチャネルＭＯＳト
ランジスタ５７のｐ⁺型拡散層２７ａ及び２７ｂと同時
に形成される。コレクタに電極を取りつけるためのｎ⁺
型領域５３と、ｎ型コレクタ３、ｐ型ベース１３並び
にｎ⁺型エミッタ２８をｎｐｎの縦型構造に配した部分
とは、酸化膜からなる分離領域２ｅによって隔てられて
いる。この種の構造は、例えば特開平３−４８４５９号
公報に示されている。

【０００６】

【発明が解決しようとする課題】上に述べた従来の構造
では、ｎ⁺型埋込層５２を形成するには、p型基板１の表
面の所定の位置にＳｂ（アンチモン）等のＳｉ（シリコ
ン）をｎ型化する不純物を高濃度に拡散し、さらにＳｉ
をｎ型化する不純物を拡散していない領域にはｎ⁺型埋
込層間の電気的分離を保つためにＢ（ボロン）のような
Ｓｉをｐ型化する不純物を拡散してｐ型埋込層５４を形
成する必要がある。その後、Ｓｉのエピタキシャル層を
成長させる。このような埋込層やエピタキシャル成長層
の形成は、バイポーラトランジスタ固有のものでバイポ
ーラトランジスタを形成しない通常のＣＭＯＳに比較し
て製造工程が増加しコストが高くなる。

【０００７】この問題に対する一つの回答は、埋込層の
形成を省略することである。埋込層の省略により、上記
埋込層上へのＳｉ層のエピタキシャル成長も必要なくな
る。しかしながら、コレクタの低抵抗化のための埋込層
５２を省略するため、コレクタ抵抗（ｎ型コレクタ領域
と電極３０ｃとの間の電気抵抗）が高くなりトランジス
タの性能が低下する。

【０００８】一方、上記プロセスの簡略化に伴う素子の
スペック・ダウンとは別に、第２の問題として次の点が
挙げられる。近年ＣＭＯＳ集積回路装置は微細化が進
み、ＣＭＯＳのゲート長が0.1〜0.2μｍの世代ではＭＯ
Ｓの性能の向上のために、従来のバルクＳｉからＳＯＩ
（Silicon On Insulator：絶縁基板又は絶縁層の上に薄
いＳｉ膜を形成したもの）基板を採用する可能性が高
い。ところが、薄いＳｉの膜の中には埋込層を作り込む
ことは不可能である。また仮に当該埋込層５３，５４の
形成を省き、ＳＯＩ基板に図１４のような従来の構造を
形成すれば（即ち、ｎ型コレクタ領域３とｎ⁺型領域５
３を絶縁基板又は絶縁層上に直接形成すれば）、酸化膜
の分離領域２ｅの下部はＳＯＩ基板の絶縁層に接してし
まい、ｎ型コレクタ領域３に電極３０ｃを取りつけるこ
とができなくなる。

【０００９】本発明が解決しようとする課題は、埋込層
やエピタキシャル層を使用しないでコレクタ抵抗の増加
を比較的抑制でき、しかもＳＯＩ基板にも形成可能なバ
イポーラトランジスタを含む集積回路装置の構造及びそ
の製造方法を提供することである。

【００１０】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明では次の手段を採る。

【００１１】（１）埋込層の形成を省略してもコレクタ
抵抗の上昇をできる限り抑えるために、ｐ型ベース領域
とコレクタ領域との接合位置を当該コレクタ領域と電極
とを接続するためのｎ⁺型領域に近づける。

【００１２】従来の縦型バイポーラトランジスタでは、
図１４のようにｐベース１３のコレクタ３との接合位置
はｎ＋エミッタ２８の下方にある。従ってコレクタに電
極を取りつけるためのｎ＋領域５３とは、酸化膜からな
る分離領域２ｅの長さ５８にｎ＋エミッタ２８と酸化膜
分離領域２ｅとの接触を回避するための余裕（マージ
ン）５９が加算された分だけ離れている。上記手段は、
この余裕５９を縮めることで上記接合位置と上記ｎ⁺型
領域との距離の縮小を図る。

【００１３】（２）ＳＯＩ基板にも形成可能とするため
には、酸化膜の分離領域２ｅに代わる分離領域を用いる
方法、つまりＳＯＩ基板を構成する絶縁領域に接せず且
つ当該絶縁領域分離との間に導電性を有するＳｉ層が残
るような分離領域を形成する分離方法を採用する。仮に
分離幅が０であれば、ｐ型ベース１３はコレクタに電極
を接続するｎ⁺型領域５３に直接接し、所望のバイポー
ラトランジスタ特性を損ねてしまうので、双方の間に上
記ｎ⁺型領域５３より低濃度のｎ型コレクタ層が残るよ
うな分離方法を採る。

【００１４】上記（１）（２）に示した手段をより具体
的に説明すると、酸化膜の分離領域２ｅの変わりにゲー
ト電極５０及び５１と同様の構造物（以下、分離電極と
呼ぶ）を形成し、この分離電極の両側に自己整合的にｐ
型ベースとコレクタに電極を取りつけるためのｎ⁺領域
を形成する。上記ゲート電極と同じ構造物の特徴を纏め
ると以下のとおりである。

【００１５】形成位置：縦型バイポーラ・トランジスタ
を構成する積層構造の側方に、当該積層構造とそのコレ
クタ領域に電気的に接続されるコレクタ電極とを離間す
るように形成される。換言すれば、コレクタ領域を構成
する半導体層主面上の真性ベース領域（上記ｐ型ベー
ス）形成部（コレクタ−ベース接合形成部とも呼ぶ）と
コレクタ電極形成部の間に形成される。

【００１６】要請される構成：上記半導体層主面の少な
くとも上記真性ベース領域形成部に沿った部分におい
て、半導体主面と構造物の間に絶縁膜を設けることが必
要である。当該構造物を上記ゲート電極と同じプロセス
で作製する場合、この絶縁膜は当該ゲート電極のゲート
絶縁膜とともに形成するとよい。また、当該構造物の上
記真性ベース領域形成部に面した側面には絶縁膜が形成
される。これは、真性ベース領域を当該構造物をマスク
にセルフ・アラインで（自己整合的に）形成する上で必
然となる。以上の条件を満たせば、上記構造物の形状は
特に限定されるものではないが、上記ゲート電極のプロ
セスに合わせ、上記構造物と上記ゲート電極を同じよう
な形状に作製するとプロセス場の煩雑さもなくなり、且
つ上記真性ベース領域形成部とコレクタ電極形成部とを
分離する本発明の目的も十分達成できる。なお、コレク
タ電極形成部となる上記半導体層主面には電極層とのオ
ーミック・コンタクトをとるために不純物を更に導入し
た領域が形成されるが、この領域を当該構造物の側方に
形成する場合、この不純物導入領域に面した構造物側面
に絶縁膜を設けることが必要である。また、当該構造物
を形成する段階で、上記半導体層主面に形成された絶縁
膜の真性ベース領域形成部から離間された部分を除去
し、ここでゲート電極と同じ導電層を当該半導体層主面
に直接形成する、換言すれば当該構造物そのものでコレ
クタ電極を形成してもよい。

【００１７】以上、本発明を構成する要件の構造並びに
レイアウトの特徴から導き出される本発明の半導体集積
回路装置は、次の特徴を有する。即ち、バイポーラトラ
ンジスタとＭＯＳ型電界効果トランジスタを含む半導体
集積回路装置において、上記バイポーラトランジスタは
コレクタ領域内に形成されたベース領域と、当該ベース
領域内に形成されたエミッタ領域を有し、このコレクタ
領域の少なくとも一端とベース領域の少なくとも一端と
は、上記ＭＯＳトランジスタのゲート電極と同じ構成物
によって分離されており、前記ベース領域の少なくとも
一端とコレクタに電極を取りつけるためのコレクタと同
一導電型の高濃度領域とは、前記構成物の側面に形成
された絶縁膜によって隔てられている。ベース領域とコ
レクタ電極とを隔てる上記ゲート電極と同じ材料の構成
物には、所定の電位を付与するように構成し、これ自体
をコレクタ電極として用いてもよい。即ち、本発明によ
るベース領域とコレクタ電極形成部との分離は、ベース
領域側方に形成される上記構造物そのものというより、
その下部に存在する絶縁膜で本質的に達成されるもので
ある。以上の半導体集積回路装置は、半導体メモリ、マ
イクロプロセッサ等に利用できる。

【００１８】また、上述の半導体集積回路装置の構成を
実現するに適したプロセスとして、本発明は次の製造方
法を提供する。その１は、バイポーラトランジスタ及び
ＭＯＳ型電界効果トランジスタの形成に供せられる半導
体層の主面に第１の絶縁膜を形成し、第１の絶縁膜のバ
イポーラトランジスタを形成する予定領域にＭＯＳトラ
ンジスタのゲート電極と同じ材料からなる（望ましく
は、同じ積層構造を有する）構成物を設ける工程と、当
該構成物を覆うように第２の絶縁膜を堆積する工程と、
当該構成物の一端に第２の絶縁物からなる側壁を設ける
（前記絶縁膜を成形する）と同時に前記第２の絶縁膜中
に開孔部を設ける工程と、この開孔部を被うようにして
エミッタ電極を設ける工程を含むことを特徴とする半導
体集積回路装置の製造方法である。その２は、バイポー
ラトランジスタ及びＭＯＳ型電界効果トランジスタの形
成に供せられる半導体層の主面に第１の絶縁膜を形成
し、上記第１の絶縁膜のバイポーラトランジスタを形成
する予定領域に第１の開孔部を設ける工程と、第１の
開孔部を覆うようにＭＯＳトランジスタのゲート電極と
略同じ材料（望ましくは略同じ積層構造）の構成物を設
ける工程と、第２の絶縁膜を堆積する工程と、前記構成
物の一端に第２の絶縁物の側壁を設けると同時に前記第
１及び第２の絶縁膜中に第２の開孔部を設ける工程と、
第２の開孔部を覆うようにエミッタ電極を設ける工程を
含むことを特徴とする半導体集積回路装置の製造方法で
ある。

【００１９】以上の本発明による半導体集積回路装置及
びその製造方法の具体的な概要は、その望ましき実施形
態を以って後述する。

【００２０】

【発明の実施の形態】以下、本発明による半導体集積回
路装置の望ましき実施形態を示す実施例並びに関連図面
を参照して、より詳細に説明する。

【００２１】図１は本発明の第１の実施例を説明する図
であり、本発明を適用したｎｐｎバイポーラトランジス
タとＣＭＯＳトランジスタを複合した集積回路装置の断
面図である。

【００２２】図１（ａ）において、本集積回路装置はｐ
型Ｓｉ基板１上に形成されたｎチャネルＭＯＳトランジ
スタ３２とｐチャネルＭＯＳトランジスタ３３及びｎｐ
ｎバイポーラトランジスタ３１から成っている。

【００２３】ｎチャネルＭＯＳトランジスタ３２は、ｐ
ウエル４、ゲート電極１１及びｎ＋型のソース・ドレイ
ン拡散層２６ａ及び２６ｂを具備している。同様に、ｐ
チャネルＭＯＳトランジスタ３３は、ｎウエル５、ゲー
ト電極１２及びｐ⁺型のソース・ドレイン拡散層２７ａ
及び２７ｂを具備している。

【００２４】ｎｐｎバイポーラトランジスタ３１は、ｎ
コレクタ３、ｐベース１３、ｎ⁺エミッタ２８とエミッ
タ電極２１、コレクタに電極を取りつけるためのｎ⁺領
域２５、及びｐ⁺外部ベース２４を具備している。エミ
ッタ電極２１は多結晶Ｓｉやポリサイドなどが使われ
（図では多結晶Ｓｉ）、ｎ⁺エミッタ２８はエミッタ電
極２１からの不純物Ａｓの拡散で形成されている。１０
が分離電極であり、その材料構成はゲート電極１１及
び１２と同じである。図１（ｂ）はｎｐｎバイポーラト
ランジスタ３１の主要部分を取り出した図である。分離
電極１０の両側には絶縁物の側壁１８及び２３ｂが形成
されている。分離電極１０と絶縁物の側壁２３ｂとがｐ
ベース１３とコレクタに電極を取りつけるためのｎ⁺領
域２５を隔てる役割を果たしている。また絶縁物の側壁
１８はｎ⁺エミッタ２８とｐベース１３とを分離して形
成する役割を果たしている。

【００２５】ここで本実施例では従来例よりも、ｐベー
スのコレクタとの接合位置とコレクタに電極を取りつけ
るためのｎ⁺領域との間の距離が短くなることを検証す
る。

【００２６】本実施例では上に述べたように、分離電極
１０と絶縁物の側壁２３ｂとを合わせたもの（この長さ
を６０とする）がｐベース１３とコレクタに電極を取り
つけるためのｎ⁺領域２５を分離し、絶縁物の側壁１８
（この長さを６１とする）がｎ⁺エミッタ２８とｐベー
ス１３とを分離している。ｎ⁺エミッタ２８の直下がｐ
ベース１３のコレクタ３との接合位置に当たるので、
ｐベースのコレクタとの接合位置とコレクタに電極を取
りつけるためのｎ⁺領域との間の距離は長さ６０と６１
の和になる。この分離距離を定量化してみる。今、ゲー
ト電極１１及び１２の加工レベルが0.25μｍであるとす
ると、分離電極１０も0.25μｍに加工することができる
が、ここでは少し余裕をもたせて0.30μｍとする。絶縁
物の側壁２３ｂは別途説明するが0.10μｍ程度である。
つまり長さ６０は0.40μｍになる。また絶縁物の側壁１
８はこれも後で説明する製造プロセスに従うと、２３ｂ
よりも短いので0.05μｍ程度にすることが可能であり、
長さ６１は0.05μｍになる。従って長さ６０と６１の和
は0.45μｍとなる。

【００２７】一方、従来例（図１４参照）では、ｐベー
ス１３のコレクタ３との接合位置とコレクタに電極を取
りつけるためのｎ⁺領域５３とは、酸化膜の分離領域２
ｅの長さ５８に加えてｎ⁺エミッタ２８と酸化膜の分離
領域２ｅとが接触しないための余裕５９が加算された距
離分だけ離れている。一般に、ある加工技術でＭＯＳト
ランジスタを形成するとき、ゲート電極が最も微細に加
工され、他の寸法はそれ以上であることが多い。酸化膜
の分離領域２ｅは通常ＬＯＣＯＳ（Local Oxidation of
Silicon）によって形成されるため、そのプロセスによ
る制約から、ゲート電極が0.25μｍの加工長であるなら
酸化膜の分離領域２ｅの長さ５８はせいぜい0.40μｍで
ある。一方、余裕５９はホトリソグラフィの合わせ精度
や加工精度を考慮しなければならないので製造装置に依
存してしまうが、仮に合わせ精度と加工精度が±0.10μ
ｍと少なく見積もっても余裕５９の長さは0.30μｍ程度
になる。従って、長さ５８と５９の和で0.70μｍとな
る。

【００２８】結局、本実施例では従来例に比較し、ｐベ
ースのコレクタとの接合位置とコレクタに電極を取りつ
けるためのｎ⁺領域との間の距離が少なめに見積もって
も３５％縮小できた。この効果は後に説明するように、
ｐベース１３に対するｎ⁺エミッタ２８の形成が、ホト
リソグラフィの合わせ精度に依存しない自己整合的な形
成であることに依っている。距離を３５％縮小できるこ
とから、この距離に依存する分の抵抗も３５％低減する
ことができる。

【００２９】なお分離電極１０を設けたことによって副
次的な効果が発生する。通常分離電極１０の電位は０Ｖ
に固定して使用するが、分離電極１０に電圧を印加し、
コレクタ３の分離電極１０の直下に電子または正孔を集
荷することができる。これによりコレクタ３の分離電極
１０の直下のキャリア濃度を制御することができる。

【００３０】図２は図１（ａ）の断面図中のｎｐｎバイ
ポーラトランジスタ３１の平面レイアウト図である。図
１におけるエミッタ電極２１は平面パターンにおいても
２１で示され、他の同じ番号も同様であるとする。１７
はエミッタ孔で、エミッタ電極２１の不純物Ａｓはここ
を通して拡散してｎ⁺エミッタ２８を形成する。３４ａ
及び３４ｃは金属電極３０ａ及び３０ｃを接続するため
のコンタクト孔である。エミッタ電極２１上にも同様の
コンタクト孔があるが、図では省略した。

【００３１】図３及び図４は、図１の半導体集積回路装
置を作製するための製造工程を説明する一連の断面図で
ある。以下、図に従い説明する。

【００３２】（１）出発材料としてｐ型Ｓｉ基板１を用
意する。次に、素子分離絶縁層２ａ、２ｂ、２ｃ及び２
ｄを通常のＬＯＣＯＳアイソレーション法などにより形
成する＜図３（ａ）参照＞。

【００３３】（２）ＭＯＳトランジスタのｐウエル４と
ｎウエル５を形成する。これは、不純物のイオン打ち込
みによるが、ｐウエルの場合にはＢを、ｎウエルの場合
にはＰ（リン）を用いる。ウエルの不純物濃度は１０¹⁶
〜１０¹⁷ｃｍ^-3の桁である。さらに、ｎコレクタ３も
同様に形成する。その後ＭＯＳトランジスタ用にゲート
酸化膜６ａ、６ｂ及び６ｃを例えば７ｎｍ形成する＜図
３（ｂ）参照＞。

【００３４】（３）ゲート電極用にＣＶＤ（Chemical V
apor Deposition）によって多結晶Ｓｉを膜付けする。
この多結晶Ｓｉは高濃度にドーピングされている必要が
あるが、本実施例ではＰ（リン）をドーピングした。な
お膜厚は100ｎｍとした。次いでゲート電極の低抵抗化
のためタングステンシリサイドを100ｎｍ、スパッタリ
ングで堆積する。次に、絶縁物ここではＣＶＤによるシ
リコン酸化膜（以下、ＳｉＯ₂膜と記す）を堆積する。
その後、ホトリソグラフィを用いて分離電極１０とゲー
ト電極１１及び１２を同時に加工する。ここで、７ａ、
７ｂ及び７ｃが多結晶Ｓｉ、８ａ、８ｂ及び８ｃがタン
グステンシリサイド、そして９ａ、９ｂ及び９ｃがＳｉ
Ｏ₂膜である。またタングステンシリサイドの代わりに
チタンシリサイド等を用いてもよい＜図３（ｃ）参照
＞。

【００３５】（４）ｐベース１３を形成するために分離
電極１０の片側の領域にＢをイオン打ち込みする。この
ときｐベース１３の一端（断面図では一端だが、図２の
平面図を見ると３方であることがわかる）は素子分離絶
縁層２ａにより、他端は分離電極１０によって規定され
る。また、ＭＯＳトランジスタのＬＤＤ（Lightly Dope
d Drain）を形成するため、ｎチャネルＭＯＳトランジ
スタ３２側にはｎ^-層１４ａ及び１４ｂを、ｐチャネル
ＭＯＳトランジスタ３３側にはｐ^-層１５ａ及び１５ｂ
をそれぞれＰ（またはＡｓ）とＢをイオン打ち込みす
る。次いで、不純物の活性化のためにアニールを施す。
なお、ｐベース１１のＢ濃度はＳｉ表面で１０¹⁹ｃｍ
^-3程度であり、イオン打ち込みをｐ−層１５ａ及び１５
ｂの形成のためのイオン打ち込みと兼用してもよい＜
図３（ｄ）参照＞。

【００３６】（５）絶縁膜を堆積する。ここではＳｉＯ
₂膜１６である。膜厚は５０ｎｍとした。その後、ホト
リソグラフィによりエミッタ孔１７を窓開けする。この
ときＳｉＯ₂膜１６の加工に異方性のプラズマエッチン
グを用いることにより分離電極１０のエミッタ孔１７側
には絶縁物（ＳｉＯ₂）の側壁１８が形成される。Ｓｉ
Ｏ₂膜１６の当初の膜厚が50ｎｍであるので、ＳｉＯ₂
の側壁１８の水平方向の長さは最大0.05μｍである＜図
３（ｅ）参照＞。

【００３７】（６）ＣＶＤによって多結晶Ｓｉ１９を1
00ｎｍ膜付けする。多結晶Ｓｉ１９は堆積時にはドーピ
ングされていないが、後に多結晶Ｓｉ１９からＡｓを拡
散してｎ⁺エミッタを形成するので、膜付け後Ａｓのイ
オン打ち込みを行う＜図４（ａ）参照＞。

【００３８】（７）多結晶Ｓｉ１９の上にＳｉＯ₂膜２
０を100ｎｍ形成した後ホトリソグラフィによりエミッ
タ電極２１を加工する。なお、先のＳｉＯ₂膜９ａとＳ
ｉＯ₂の側壁１８によりエミッタ電極２１は分離電極１
０から電気的に絶縁されている＜図４（ｂ）参照＞。

【００３９】（８）絶縁膜を50ｎｍ堆積する。ここでは
ＳｉＯ₂膜２２である＜図４（ｃ）参照＞。

【００４０】（９）全面を異方性のプラズマエッチング
によりＳｉＯ₂膜１６とＳｉＯ₂膜２０の重ね膜の厚さ分
だけエッチングする。このとき分離電極１０の周囲とゲ
ート電極１１及び１２の周囲にはＳｉＯ₂の側壁２３
ｂ、２３ｃ及び２３ｄが形成される。エミッタ電極２１
の周囲にはＳｉＯ₂の側壁２３ａができる。重ね膜の膜
厚は100ｎｍであるからＳｉＯ₂の側壁２３ｂ、２３ｃ及
び２３ｄの水平方向の長さは最大0.1μｍである。次
に、コレクタに電極を取りつけるためのｎ⁺領域２５と
ｎチャネルＭＯＳトランジスタ３２のｎ⁺型のソース・
ドレイン拡散層２６ａ及び２６ｂを形成するため、Ａｓ
をイオン打ち込みする。次いで、ｐ⁺外部ベース２４と
ｐチャネルＭＯＳトランジスタ３３のｐ⁺型のソース・
ドレイン拡散層２７ａ及び２７ｂを形成するため、Ｂ
をイオン打ち込みする。これらのイオン打ち込みは後で
熱処理が掛かったときにピークの不純物濃度が１０²⁰ｃ
ｍ^-3を越える条件で行う。イオン打ち込み後、導入した
不純物の活性化のためアニールを施す。イオン打ち込み
した不純物が活性化されると同時に、多結晶Ｓｉ１９中
のＡｓがエミッタ孔１７を通してＳｉ中に拡散し、ｎ⁺
エミッタ２８が形成される。Ａｓの拡散はＳｉＯ₂の側
壁１８の端部から横方向にわずかに入るものの、このＳ
ｉＯ₂の側壁１８によって規定されている。従って、ｎ
⁺エミッタ２８はｐベース１３に対してはホトリソグラ
フィの合わせ精度に依存せず自己整合的に形成されてい
る＜図４（ｄ）参照＞。

【００４１】（１０）最後に層間絶縁膜２９を堆積し、
コンタクト孔を開孔し、金属電極３０ａ〜３０ｇを形成
する＜図４（ｅ）参照＞。

【００４２】以上の製造工程により、図１（ａ）で示し
た構造の半導体集積回路装置が完成する。

【００４３】図５は本発明の第２の実施例を説明する図
であり、本発明を適用したｎｐｎバイポーラトランジス
タとＣＭＯＳトランジスタを複合した集積回路装置の断
面図である。

【００４４】図５において、本集積回路装置はＳＯＩ基
板上に形成されており、絶縁層３５上のＳｉ中のｎチャ
ネルＭＯＳトランジスタ３７とｐチャネルＭＯＳトラン
ジスタ３８及びｎｐｎバイポーラトランジスタ３６から
構成されている。Ｓｉの表面から上は図１（ａ）とまっ
たく同じである。分離電極１０を利用してｐベース１３
とコレクタに電極を取りつけるためのｎ⁺領域２５を分
離する方法であるため、分離電極１０の下側にはＳｉ層
がありコレクタ３が存在している。仮に分離電極を使用
しないで通常のＬＯＣＯＳ酸化による分離を採用すれば
素子分離絶縁層２ａ、２ｂ、２ｃ及び２ｄのように下層
の絶縁層３５につながってコレクタ３がなくなってしま
うことになる。

【００４５】従って、分離電極１０を用いることによ
り、ＳＯＩ基板上にｎｐｎバイポーラトランジスタと
ＣＭＯＳトランジスタを複合した集積回路装置を形成す
ることができる。なお、分離電極１０に所定の電圧を印
加できるという副次的効果は第１の実施例と同じであ
る。

【００４６】図６は本発明の第３の実施例を説明する図
であり、本発明を適用したｎｐｎバイポーラトランジス
タとＣＭＯＳトランジスタを複合した集積回路装置の断
面図である。

【００４７】図６（ａ）において、本集積回路装置はｐ
型Ｓｉ基板１上に形成されたｎチャネルＭＯＳトランジ
スタ３２とｐチャネルＭＯＳトランジスタ３３及びｎｐ
ｎバイポーラトランジスタ４４から成っている。第１の
実施例（図１（ａ））との違いはｎｐｎバイポーラトラ
ンジスタ４４のみである。ｎｐｎバイポーラトランジ
スタ４４ではコレクタに電極を取りつけるための方法
が、図１（ａ）のようにｎ⁺領域２５に直接金属電極３
０ｃを取り付けるのでなく、ＭＯＳトランジスタのゲ
ート電極１１及び１２とほぼ同じ材料構成を持つコレク
タ電極４２を間に置く方式になっている。

【００４８】この方式の利点は次の通りである。ｐベー
ス１３とコレクタに電極を取りつけるためのｎ⁺領域４
３との間の距離は、コレクタ電極の中のゲート酸化膜の
水平方向の長さ６２（図６（ｂ）参照）より決定される
が、この寸法は微細加工の最小加工寸法ではなく、ホト
リソグラフィの合わせ精度によって決まるものである。
従って、微細加工の限界が0.25μｍであっても、合わせ
精度が0.1μｍならば、ｐベース１３とコレクタに電極
を取りつけるためのｎ⁺領域４３との間の距離は、図１
の場合よりも短くできる。

【００４９】図７は図６（ａ）の断面図中のｎｐｎバイ
ポーラトランジスタ４４の平面レイアウト図である。図
６におけるコレクタ電極４２は平面パターンにおいても
４２で示され、他の同じ番号も同様である。

【００５０】図８は、図６の半導体集積回路装置を作製
するための製造工程を説明する一連の断面図である。以
下、図に従い説明する。

【００５１】（１）図８（ａ）及び図８（ｂ）は第１の
実施例の図３（ａ）及び図３（ｂ）と同一であるので、
説明は省略する。

【００５２】（２）ゲート酸化膜６ａ、６ｂ及び６ｃ上
にＣＶＤによる多結晶Ｓｉ３９を膜付けする。膜厚は薄
い方がよく、ここでは20ｎｍとした。この多結晶Ｓｉは
ドーピングの有無は問わないが、本実施例ではＰ（リ
ン）をドーピングした。次いで、後に形成するコレクタ
電極４２とコレクタ３を接続するための開孔部４０を開
ける＜図８（ｃ）参照＞。

【００５３】（３）ＣＶＤによる多結晶Ｓｉを膜付け
する。膜厚は先の多結晶Ｓｉ３９と合わせて100ｎｍと
なるようにした。この多結晶ＳｉはＰ（リン）をドーピ
ングした。次いでゲート電極の低抵抗化のためタングス
テンシリサイドを100ｎｍ、スパッタリングで堆積し、
ＳｉＯ₂膜をＣＶＤで堆積する。その後、ホトリソグラ
フィを用いてコレクタ電極４２とゲート電極１１及び１
２を同時に加工する。なお、４１ａ、４１ｂ及び４１ｃ
が多結晶Ｓｉで２回のＣＶＤによる重ね膜（コレクタ電
極４２の開孔部４０上の部分は２回目の多結晶Ｓｉの
み）で、８ａ、８ｂ及び８ｃがタングステンシリサイ
ド、そして９ａ、９ｂ及び９ｃがＳｉＯ₂膜である。な
おタングステンシリサイドの代わりにチタンシリサイド
等を用いてもよい＜図８（ｄ）参照＞。

【００５４】（５）第１の実施例の図３（ｅ）と同様に
してエミッタ電極２１を形成する＜図８（ｅ）参照＞。

【００５５】（６）以下は第１の実施例と同じプロセス
である。

【００５６】以上の製造工程により、図６（ａ）で示し
た構造の半導体集積回路装置が完成する。

【００５７】図９は本発明の第４の実施例を説明する図
であり、本発明を適用したｎｐｎバイポーラトランジス
タとＣＭＯＳトランジスタを複合した集積回路装置の断
面図である。

【００５８】図９において、本集積回路装置はＳＯＩ基
板上に形成されており、絶縁層３５上のＳｉ中のｎチャ
ネルＭＯＳトランジスタ３７とｐチャネルＭＯＳトラン
ジスタ３８及びｎｐｎバイポーラトランジスタ４５から
構成されている。Ｓｉの表面から上は図６とまったく同
じである。すなわちコレクタ電極下部のゲート酸化膜に
よってｐベース１３とコレクタに電極を取りつけるため
のｎ⁺領域４３を分離する方法であるため、コレクタ電
極下部のゲート酸化膜下側にはＳｉ層がありコレクタ３
が存在している。

【００５９】従って、コレクタ電極４２とその下部のゲ
ート酸化膜の存在により、ＳＯＩ基板上にｎｐｎバイ
ポーラトランジスタとＣＭＯＳトランジスタを複合した
集積回路装置を形成することができる。

【００６０】図１０は本発明の第５の実施例を説明する
図であり、本発明を適用したｎｐｎバイポーラトランジ
スタとＣＭＯＳトランジスタを複合した集積回路装置の
断面図である。

【００６１】図１０において、本集積回路装置はｐ型Ｓ
ｉ基板１上に形成されたｎチャネルＭＯＳトランジスタ
３２とｐチャネルＭＯＳトランジスタ３３及びｎｐｎバ
イポーラトランジスタ４７から成っている。第１の実施
例（図１（ａ）参照）と類似しているが、違いはｎｐｎ
バイポーラトランジスタ４７である。ｎｐｎバイポー
ラトランジスタ４７ではエミッタ電極を廃止し、Ｓｉ上
に直接イオン打ち込みでｎ⁺エミッタ４６を形成した。
他は図１（ａ）と同じである。従って、ｐベースのコ
レクタとの接合位置とコレクタに電極を取りつけるため
のｎ⁺領域との間の距離が短くなる効果も同じである。

【００６２】図１１は図１０の断面図中のｎｐｎバイポ
ーラトランジスタ４７の平面レイアウト図である。この
方式の欠点はｎ＋エミッタが素子分離絶縁層（断面図で
は２ａ及び２ｂ相当）に接触しないように余裕をとる必
要があるのでその分だけ素子面積が大きくなること、
Ｓｉ上に直接イオン打ち込みしてｎ⁺エミッタ４６を形
成するので多結晶ＳｉからのＡｓを拡散する方式よりも
ｎ⁺エミッタ４６が深くなることである。一方、利点は
プロセスが簡単になることである。

【００６３】図１２は本発明の第６の実施例を説明する
図であり、本発明を適用したｎｐｎバイポーラトランジ
スタとＣＭＯＳトランジスタを複合した集積回路装置の
断面図である。

【００６４】図１２において、本集積回路装置はｐ型Ｓ
ｉ基板１上に形成されたｎチャネルＭＯＳトランジスタ
３２とｐチャネルＭＯＳトランジスタ３３及びｎｐｎバ
イポーラトランジスタ４８から成っている。第３の実施
例（図６（ａ））と類似しており、違いはｎｐｎバイポ
ーラトランジスタ４８である。ｎｐｎバイポーラトラ
ンジスタ４８ではエミッタ電極を廃止し、Ｓｉ上に直接
イオン打ち込みでｎ⁺エミッタ４６を形成した。他は図
６（ａ）と同じである。従って、ｐベースのコレクタ
との接合位置とコレクタに電極を取りつけるためのｎ⁺
領域との間の距離が短くなる効果も同じである。

【００６５】図１３は図１１の断面図中のｎｐｎバイポ
ーラトランジスタ４８の平面レイアウト図である。この
方式の長所及び短所は図１１で説明したことと同じであ
る。

【００６６】なお当然のことながら、図１０及び図１２
の構造はＳＯＩ基板に対しても適用することができる。

【００６７】また以上の実施例では、ｎｐｎバイポーラ
トランジスタにおいてその構造とそれに伴う効果につい
て述べてきたが、ｐｎｐバイポーラトランジスタに同
様な構造を適用しても同じ効果が得られる。

【００６８】以上述べた半導体集積回路は、マイクロプ
ロセッサに応用することができる。マイクロプロセッサ
を構成するユニット（演算器やキャッシュメモリなど）
は、それぞれ特有の回路構成を持つが、バイポーラトラ
ンジスタやバイポーラトランジスタとＭＯＳトランジス
タを複合化して構成することができ、本発明の実施例で
示した構造を使用することができる。また、これらの実
施例は、半導体メモリに対しても使用することができ
る。

【００６９】

【発明の効果】以上説明したように、本発明によれば次
のような効果を得ることができる。

【００７０】バイポーラトランジスタとＣＭＯＳトラン
ジスタを複合した集積回路装置を構成するとき、バイポ
ーラトランジスタには従来、埋込層やエピタキシャル成
長層が必要であり、このことが製造工程を複雑にしてい
たが、埋込層の形成を省略すると、コレクタ抵抗が高く
なりトランジスタの性能が低下するという問題があっ
た。

【００７１】そこで埋込層を省略しても、コレクタ抵抗
の増加を比較的抑制できる方法として、ＬＯＣＯＳに
よる酸化膜の分離を用いる代わりにＭＯＳトランジスタ
のゲート電極と同一材料で同一製造工程で形成される分
離電極を用いる。これにより第１の効果として、ｐベー
スのコレクタとの接合位置とコレクタに電極を取りつけ
るためのｎ⁺領域との間の距離が短縮でき、その分だけ
コレクタ抵抗の増加を抑制できる。なお、副次的な効果
として分離電極下部のコレクタのキャリア濃度を電気的
に制御することができる。また、分離電極をコレクタ取
り出しのコレクタ電極と兼用させることも可能である。

【００７２】また第２の効果として次の点が挙げられ
る。将来のＣＭＯＳ集積回路装置ではＳＯＩ基板を採用
する可能性が高が、バイポーラトランジスタとＣＭＯＳ
トランジスタを複合した集積回路装置において、従来の
バルクＳｉ基板を前提にした構造をそのまま採用すれ
ば、バイポーラトランジスタのコレクタに電極を取りつ
けることができなくなる。しかし、本発明のように分離
電極またはコレクタ電極を使用することによって、Ｓ
ＯＩ基板への適用が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明する図である。
（ａ）はその断面図、（ｂ）は（ａ）中の一部の詳細断
面図である。

【図２】図１（ａ）中の一部（バイポーラトランジスタ
部）の平面図である。

【図３】（ａ）〜（ｅ）は、第１の実施例の製造方法の
流れを説明する断面図である。

【図４】（ａ）〜（ｅ）は、図３に続く第１の実施例の
製造方法の流れを説明する断面図である。

【図５】本発明の第２の実施例を説明する断面図であ
る。

【図６】本発明の第３の実施例を説明する断面図であ
る。（ａ）はその断面図、（ｂ）は（ａ）中の一部の詳
細断面図である。

【図７】図６（ａ）中の一部の平面図である。

【図８】（ａ）〜（ｅ）第３の実施例の製造方法の流れ
を説明する断面図である。

【図９】本発明の第４の実施例を説明する断面図であ
る。

【図１０】本発明の第５の実施例を説明する断面図であ
る。

【図１１】図１０中の一部の平面図である。

【図１２】本発明の第６の実施例を説明する断面図であ
る。

【図１３】図１２中の一部の平面図である。

【図１４】従来例を説明する断面図である。

【符号の説明】

３…ｎコレクタ、１１…分離電極、１３…ｐベース、１
８,２３ａ,２３ｂ,２３ｃ…絶縁縁の側壁、２１,４９…
エミッタ電極、２５,４３…ｎ⁺領域、２８,４６…ｎ⁺エ
ミッタ、３１,３６,４４,４５,４７,４８,５４…ｎｐｎ
バイポーラトランジスタ、３２,３７,５５…ｎチャネル
ＭＯＳトランジスタ、３３,３８,５６…ｐチャネルＭＯ
Ｓトランジスタ、４２…コレクタ電極。

Claims

【特許請求の範囲】

【請求項１】バイポーラトランジスタを含む半導体集積
回路装置において、該バイポーラトランジスタのエミッ
タ領域の外側にベース領域があり、該エミッタ領域の少
なくとも一端と該ベース領域の少なくとも一端とは、Ｍ
ＯＳトランジスタのゲート電極と同じ材料の構成物の側
面に形成された絶縁物の側壁によって分離されており、
前記ベース領域の少なくとも一端とコレクタに電極を取
りつけるためのコレクタと同一導電型の高濃度領域と
は、少なくとも前記ゲート電極と同じ材料の構成物に
よって隔てられていることを特徴とする半導体集積回路
装置。
【請求項２】前記ゲート電極と同じ材料の構成物に所定
の電位を付与することを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。
【請求項３】バイポーラトランジスタを含む半導体集積
回路装置において、該バイポーラトランジスタのエミッ
タ領域の外側にベース領域があり、該エミッタ領域の少
なくとも一端と該ベース領域の少なくとも一端とは、Ｍ
ＯＳトランジスタのゲート電極と略同じ材料の構成物の
側面に形成された絶縁物の側壁によって分離されてお
り、前記ベース領域の少なくとも一端とコレクタに電極
を取りつけるためのコレクタと同一導電型の高濃度領域
とは、前記ゲート電極と略同じ材料の構成物の下部に存
在する絶縁膜によって隔てられていることを特徴とする
半導体集積回路装置。
【請求項４】請求項１ないし２のうち１記載の半導体集
積回路装置を使用して構成したことを特徴とする半導体
メモリ。
【請求項５】請求項１ないし２のうち１記載の半導体集
積回路装置を使用して構成したことを特徴とするマイク
ロプロセッサ。
【請求項６】バイポーラトランジスタを形成する予定領
域上に、ＭＯＳトランジスタのゲート電極と同じ材料の
構成物を設ける工程と、絶縁膜を堆積する工程と、該ゲ
ート電極と同じ材料の構成物の一端に絶縁物の側壁を設
けると同時に前記絶縁膜中に開孔部を設ける工程と、該
開孔部を被うエミッタ電極を設ける工程を含むことを特
徴とする半導体集積回路装置の製造方法。
【請求項７】バイポーラトランジスタを形成する予定領
域上の絶縁膜に開孔部を設ける工程と、該開孔部を被
ってＭＯＳトランジスタのゲート電極と略同じ材料の構
成物を設ける工程と、絶縁膜を堆積する工程と、前記ゲ
ート電極と略同じ材料の構成物の一端に絶縁物の側壁を
設けると同時に前記絶縁膜中に開孔部を設ける工程と、
該開孔部を被うエミッタ電極を設ける工程を含むことを
特徴とする半導体集積回路装置の製造方法。