JP2678081B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体基板と半導体集積回路装置に関し、
特にバイポーラトランジスタを含む集積回路装置のため
の半導体基板とバイポーラトランジスタを含む半導体集
積回路装置に関するものである。
特にバイポーラトランジスタを含む集積回路装置のため
の半導体基板とバイポーラトランジスタを含む半導体集
積回路装置に関するものである。
従来の技術 近年、半導体集積回路の高速化やアナログ・デジタル
共存化が望まれる中で、バイポーラトランジスタとCMOS
（相補型MOS）トランジスタを同一基板内に集積化したB
i−CMOS集積回路が注目されている。以下半導体基板と
バイポーラトランジスタを含む半導体集積回路装置の一
例としてBi−CMOS集積回路装置のための半導体基板とBi
−CMOS集積回路装置について従来の技術を説明する。
共存化が望まれる中で、バイポーラトランジスタとCMOS
（相補型MOS）トランジスタを同一基板内に集積化したB
i−CMOS集積回路が注目されている。以下半導体基板と
バイポーラトランジスタを含む半導体集積回路装置の一
例としてBi−CMOS集積回路装置のための半導体基板とBi
−CMOS集積回路装置について従来の技術を説明する。
第４図は従来例のBi−CMOS集積回路装置のための半導
体基板の断面構造図である。この構造は以下の工程を経
て実現される。まず、ｐ型単結晶シリコン基板１にｎ型
埋め込み領域2,3及びｐ型埋め込み領域4,5を選択的に形
成する。なお、ｎ型埋め込み領域２はバイポーラトラン
ジスタの埋め込みコレクタ領域である。次に、比抵抗が
１〜５Ω・cmのｎ型シリコンエピタキシャル層６を形成
する。バイポーラトランジスタの高周波特性を高めるた
めには第４図のｎ型シリコンエピタキシャル層６の厚さ
を薄く設定する必要がある。ｎ型埋め込み領域２の上方
向の拡散を抑制するためにはバイポーラトランジスタの
分離領域となるｐ型拡散層の拡散時間を短縮せねばなら
ず、予備分離層となるｐ型埋め込み領域４が必要とな
る。
体基板の断面構造図である。この構造は以下の工程を経
て実現される。まず、ｐ型単結晶シリコン基板１にｎ型
埋め込み領域2,3及びｐ型埋め込み領域4,5を選択的に形
成する。なお、ｎ型埋め込み領域２はバイポーラトラン
ジスタの埋め込みコレクタ領域である。次に、比抵抗が
１〜５Ω・cmのｎ型シリコンエピタキシャル層６を形成
する。バイポーラトランジスタの高周波特性を高めるた
めには第４図のｎ型シリコンエピタキシャル層６の厚さ
を薄く設定する必要がある。ｎ型埋め込み領域２の上方
向の拡散を抑制するためにはバイポーラトランジスタの
分離領域となるｐ型拡散層の拡散時間を短縮せねばなら
ず、予備分離層となるｐ型埋め込み領域４が必要とな
る。
また、従来のBi−CMOS集積回路装置は第５図に示すよ
うな構造をしている。以下、第５図に示した断面図を参
照して従来のBi−CMOS集積回路装置の構造とその製造方
法について説明する。
うな構造をしている。以下、第５図に示した断面図を参
照して従来のBi−CMOS集積回路装置の構造とその製造方
法について説明する。
この構造は、以下の工程を経て実現される。
まず、ｐ型単結晶シリコン基板１にｎ型埋め込み領域
2,3及びｐ型埋め込み領域4,5を選択的に形成した後比抵
抗が１〜５Ω・cmのｎ型シリコンエピタキシャル層６を
形成し、ｎ型埋め込み領域2,3の上にはこれらにつなが
るｎウェル領域7,8を、また、ｐ型埋め込み領域４の上
にはこれにつながるｐ型分離領域９を、またｐ型埋め込
み領域５の上にはｐウェル領域10を形成する。さらに選
択酸化法により、厚いシリコン酸化膜11を成長させて素
子を分離し、その後、薄いシリコン酸化膜12を形成し、
さらにこの上に多結晶シリコンなどの導電膜を選択的に
形成してゲート電極13とする。次にｎ型不純物の拡散に
よりnpnトランジスタのコレクタウォール層14を形成
し、さらにｐ型不純物を選択的にイオン注入してベース
領域15とする。さらにｎ型不純物を選択的にイオン注入
してｎチャネルMOSトランジスタの低濃度でｎ型のソー
ス領域16及びドレイン領域17とし、ゲート電極13の側壁
にサイドウォール用のシリコン酸化膜18を形成した後、
ｎ型不純物を選択的にイオン注入してｎチャネルMOSト
ランジスタの高濃度でｎ型のソース領域19及びドレイン
領域20とする。さらに、ｐ型不純物を選択的にイオン注
入してｐチャネルMOSトランジスタの高濃度でｐ型のソ
ース領域21及びドレイン領域22とする。次に、ｎ型の不
純物を含んだ多結晶シリコンをベース領域15の上に選択
的に形成してエミッタ電極23とするとともにエミッタ電
極23からのｎ型不純物の拡散によりエミッタ領域24を形
成する。
2,3及びｐ型埋め込み領域4,5を選択的に形成した後比抵
抗が１〜５Ω・cmのｎ型シリコンエピタキシャル層６を
形成し、ｎ型埋め込み領域2,3の上にはこれらにつなが
るｎウェル領域7,8を、また、ｐ型埋め込み領域４の上
にはこれにつながるｐ型分離領域９を、またｐ型埋め込
み領域５の上にはｐウェル領域10を形成する。さらに選
択酸化法により、厚いシリコン酸化膜11を成長させて素
子を分離し、その後、薄いシリコン酸化膜12を形成し、
さらにこの上に多結晶シリコンなどの導電膜を選択的に
形成してゲート電極13とする。次にｎ型不純物の拡散に
よりnpnトランジスタのコレクタウォール層14を形成
し、さらにｐ型不純物を選択的にイオン注入してベース
領域15とする。さらにｎ型不純物を選択的にイオン注入
してｎチャネルMOSトランジスタの低濃度でｎ型のソー
ス領域16及びドレイン領域17とし、ゲート電極13の側壁
にサイドウォール用のシリコン酸化膜18を形成した後、
ｎ型不純物を選択的にイオン注入してｎチャネルMOSト
ランジスタの高濃度でｎ型のソース領域19及びドレイン
領域20とする。さらに、ｐ型不純物を選択的にイオン注
入してｐチャネルMOSトランジスタの高濃度でｐ型のソ
ース領域21及びドレイン領域22とする。次に、ｎ型の不
純物を含んだ多結晶シリコンをベース領域15の上に選択
的に形成してエミッタ電極23とするとともにエミッタ電
極23からのｎ型不純物の拡散によりエミッタ領域24を形
成する。
第５図から明らかなように、この構造では薄いｎ型シ
リコンエピタキシャル層６を用いて高周波特性に優れた
npnトランジスタを実現するためにｐ型分離領域９の下
に予備分離層となるｐ型埋め込み領域４を設けた上下分
離構造としている。また、ｎチャネルMOSトランジスタ
のｐウェル領域10の下にはｐ型埋め込み領域５を形成し
ているために、ｎチャネルMOSトランジスタのチャネル
領域下のｐ型不純物のプロファイルは、通常のCMOS集積
回路のようにウェル下部に向かって徐々に減少する不純
物プロファイルとは異なり、ｎ型シリコンエピタキシャ
ル層６とｐ型単結晶シリコン基板１との界面近傍で不純
物濃度のピークを持っている。
リコンエピタキシャル層６を用いて高周波特性に優れた
npnトランジスタを実現するためにｐ型分離領域９の下
に予備分離層となるｐ型埋め込み領域４を設けた上下分
離構造としている。また、ｎチャネルMOSトランジスタ
のｐウェル領域10の下にはｐ型埋め込み領域５を形成し
ているために、ｎチャネルMOSトランジスタのチャネル
領域下のｐ型不純物のプロファイルは、通常のCMOS集積
回路のようにウェル下部に向かって徐々に減少する不純
物プロファイルとは異なり、ｎ型シリコンエピタキシャ
ル層６とｐ型単結晶シリコン基板１との界面近傍で不純
物濃度のピークを持っている。
発明が解決しようとする課題 この様な従来の半導体基板とバイポーラトランジスタ
を含む半導体集積回路装置では、ｐ型埋め込み領域４の
不純物濃度が高いとｎ型埋め込み領域２との接合容量が
大きくなるため、npnトランジスタのコレクタ基板間容
量が大きくなり、高周波特性を損なうという欠点を有し
ていた。
を含む半導体集積回路装置では、ｐ型埋め込み領域４の
不純物濃度が高いとｎ型埋め込み領域２との接合容量が
大きくなるため、npnトランジスタのコレクタ基板間容
量が大きくなり、高周波特性を損なうという欠点を有し
ていた。
さらに、ｐ型埋め込み領域５のｐ型不純物の上方向の
拡散によりｎチャネルMOSトランジスタのドレイン領域1
7近傍のｐ型不純物濃度が高くなるため、基板バイアス
効果の増大やドレイン近傍の電界が高くなって、ホット
エレクトロンの発生が問題となっていた。すなわちホッ
トエレクトロンがゲート酸化膜へ注入されｎチャネルMO
Sトランジスタのしきい値電圧VTの変動や相互コンダク
タンスgmの劣化など、トランジスタ特性が損なわれると
いう信頼性上の欠点を有していた。
拡散によりｎチャネルMOSトランジスタのドレイン領域1
7近傍のｐ型不純物濃度が高くなるため、基板バイアス
効果の増大やドレイン近傍の電界が高くなって、ホット
エレクトロンの発生が問題となっていた。すなわちホッ
トエレクトロンがゲート酸化膜へ注入されｎチャネルMO
Sトランジスタのしきい値電圧VTの変動や相互コンダク
タンスgmの劣化など、トランジスタ特性が損なわれると
いう信頼性上の欠点を有していた。
また、ｎチャネルMOSトランジスタのドレイン領域17
近傍のｐ型不純物濃度が高くなることによりドレイン基
板間容量が増加し、ｎチャネルMOSトランジスタの周波
数特性が低下するという欠点も有していた。
近傍のｐ型不純物濃度が高くなることによりドレイン基
板間容量が増加し、ｎチャネルMOSトランジスタの周波
数特性が低下するという欠点も有していた。
本発明はこのような上記従来の課題を解決するもの
で、薄いｎ型シリコンエピタキシャル層の使用を可能に
してｐ型埋め込み領域４を廃止することにより、本発明
の半導体基板では、npnトランジスタの高周波特性を向
上し、ｎチャネルMOSトランジスタのホットエレクトロ
ンによる特性劣化を抑制して周波数特性を向上した半導
体集積回路装置を提供することを目的とする。
で、薄いｎ型シリコンエピタキシャル層の使用を可能に
してｐ型埋め込み領域４を廃止することにより、本発明
の半導体基板では、npnトランジスタの高周波特性を向
上し、ｎチャネルMOSトランジスタのホットエレクトロ
ンによる特性劣化を抑制して周波数特性を向上した半導
体集積回路装置を提供することを目的とする。
また、npnトランジスタの高周波特性を向上すること
を目的とする。
を目的とする。
さらに、npnトランジスタの高周波特性を向上し、ｎ
チャネルMOSトランジスタのホットエレクトロンによる
特性劣化を抑制して周波数特性を向上した半導体集積回
路装置を提供することを目的とする。
チャネルMOSトランジスタのホットエレクトロンによる
特性劣化を抑制して周波数特性を向上した半導体集積回
路装置を提供することを目的とする。
課題を解決するための手段 この目的を達成するために本発明の半導体基板と半導
体集積回路装置は、不純物濃度が均一である一導電型の
半導体基体に逆導電型の埋め込み領域を備え、前記半導
体基体の一主面上に一導電型の第１の半導体層を備え、
前記第１の半導体層の一主面に逆導電型の第２の半導体
層を備えている。
体集積回路装置は、不純物濃度が均一である一導電型の
半導体基体に逆導電型の埋め込み領域を備え、前記半導
体基体の一主面上に一導電型の第１の半導体層を備え、
前記第１の半導体層の一主面に逆導電型の第２の半導体
層を備えている。
また、一導電型の半導体基体の一主面上に一導電型の
第１の半導体層を有し、前記第１の半導体層の一主面上
に逆導電型の第２の半導体層を有し、前記第２の半導体
層中に前記第１の半導体層につながる一導電型の第１の
領域を有し、前記第１の半導体層と前記第１の領域によ
り電気的に分離された逆導電型の第２の領域が前記第２
の半導体層中に設けられ、前記第２の領域中に設けられ
たバイポーラトランジスタの下部の前記半導体基板と第
１の半導体層の間に逆導電型の埋め込み領域を備えてい
る。
第１の半導体層を有し、前記第１の半導体層の一主面上
に逆導電型の第２の半導体層を有し、前記第２の半導体
層中に前記第１の半導体層につながる一導電型の第１の
領域を有し、前記第１の半導体層と前記第１の領域によ
り電気的に分離された逆導電型の第２の領域が前記第２
の半導体層中に設けられ、前記第２の領域中に設けられ
たバイポーラトランジスタの下部の前記半導体基板と第
１の半導体層の間に逆導電型の埋め込み領域を備えてい
る。
また、一導電型の半導体基体の一主面上に一導電型の
第１の半導体層を有し、前記第１の半導体層の一主面上
に逆導電型の第２の半導体層を有し、前記第２の半導体
層中に設けられた前記第１の半導体層につながる一導電
型の第１の領域に逆導電型のチャネルMOSトランジスタ
を備え、前記第２の半導体層中に設けられた逆導電型の
第２の領域に一導電型のチャネルMOSトランジスタを備
え、前記第２の半導体層中に設けられた逆導電型の第３
の領域にバイポーラトランジスタを備え、前記バイポー
ラトランジスタと一導電型のチャネルMOSトランジスタ
の下部の前記半導体基板と前記第１の半導体層との間に
逆導電型の埋め込み領域を備え、前記第１の半導体層と
前記第２の半導体層中に設けられた前記第１の半導体層
につながる一導電型の第４の領域によりバイポーラトラ
ンジスタが分離されている。
第１の半導体層を有し、前記第１の半導体層の一主面上
に逆導電型の第２の半導体層を有し、前記第２の半導体
層中に設けられた前記第１の半導体層につながる一導電
型の第１の領域に逆導電型のチャネルMOSトランジスタ
を備え、前記第２の半導体層中に設けられた逆導電型の
第２の領域に一導電型のチャネルMOSトランジスタを備
え、前記第２の半導体層中に設けられた逆導電型の第３
の領域にバイポーラトランジスタを備え、前記バイポー
ラトランジスタと一導電型のチャネルMOSトランジスタ
の下部の前記半導体基板と前記第１の半導体層との間に
逆導電型の埋め込み領域を備え、前記第１の半導体層と
前記第２の半導体層中に設けられた前記第１の半導体層
につながる一導電型の第４の領域によりバイポーラトラ
ンジスタが分離されている。
作用 この構成により、一導電型の第１の半導体層と一導電
型の第１の領域によりバイポーラトランジスタを分離す
るため、一導電型の第２の半導体層を薄くし、一導電型
の埋め込み領域を廃止することができる。
型の第１の領域によりバイポーラトランジスタを分離す
るため、一導電型の第２の半導体層を薄くし、一導電型
の埋め込み領域を廃止することができる。
実施例 第１図は本発明にかかる一実施例の半導体基板の断面
構造図である。ｎ型埋め込み領域11,12が形成されたｐ
型単結晶シリコン基板13の上にｐ型シリコンエピタキシ
ャル層14とｎ型シリコンエピタキシャル層15を有してい
る。
構造図である。ｎ型埋め込み領域11,12が形成されたｐ
型単結晶シリコン基板13の上にｐ型シリコンエピタキシ
ャル層14とｎ型シリコンエピタキシャル層15を有してい
る。
本半導体基板にnpnトランジスタを形成する場合、ｐ
型シリコンエピタキシャル層14が予備分離層の役目をす
るので従来例のｐ型埋め込み領域は形成する必要がな
く、従来例におけるｎ型埋め込み領域とｐ型埋め込み領
域の高不純物濃度の拡散層どうしの接合がなくなるの
で、npnトランジスタのコレクタ基板間容量が減少しnpn
トランジスタの高周波特性を向上できる。また、本半導
体基板にｎチャネルMOSトランジスタを形成する場合、
ｐ型シリコンエピタキシャル層14とそれにつながるｐウ
ェル領域の中に形成するため、従来例のｐ型埋め込み領
域の影響によるｎチャネルMOSトランジスタのドレイン
近傍のｐウェル領域のｐ型不純物濃度が高くなることが
ないので、ドレイン近傍の電界が単一ｐウェルと同程度
になり、ホットエレクトロンの発生を低減できる。この
結果、ｎチャネルMOSトランジスタのしきい値電圧VTの
変動や相互コンダクタンスgmの劣化など特性が損なわれ
ることがなく、信頼性に優れたｎチャネルMOSトランジ
スタを形成することができる。また、ｎチャネルMOSト
ランジスタのドレイン基板間容量を低減できるので周波
数特性を向上することができる。
型シリコンエピタキシャル層14が予備分離層の役目をす
るので従来例のｐ型埋め込み領域は形成する必要がな
く、従来例におけるｎ型埋め込み領域とｐ型埋め込み領
域の高不純物濃度の拡散層どうしの接合がなくなるの
で、npnトランジスタのコレクタ基板間容量が減少しnpn
トランジスタの高周波特性を向上できる。また、本半導
体基板にｎチャネルMOSトランジスタを形成する場合、
ｐ型シリコンエピタキシャル層14とそれにつながるｐウ
ェル領域の中に形成するため、従来例のｐ型埋め込み領
域の影響によるｎチャネルMOSトランジスタのドレイン
近傍のｐウェル領域のｐ型不純物濃度が高くなることが
ないので、ドレイン近傍の電界が単一ｐウェルと同程度
になり、ホットエレクトロンの発生を低減できる。この
結果、ｎチャネルMOSトランジスタのしきい値電圧VTの
変動や相互コンダクタンスgmの劣化など特性が損なわれ
ることがなく、信頼性に優れたｎチャネルMOSトランジ
スタを形成することができる。また、ｎチャネルMOSト
ランジスタのドレイン基板間容量を低減できるので周波
数特性を向上することができる。
なお、本半導体基板をBi−CMOS集積回路装置に適用し
た場合に効果があるのは言うまでもない。また、本発明
の半導体装置は多結晶シリコンや化合物半導体基板であ
ってもよい。
た場合に効果があるのは言うまでもない。また、本発明
の半導体装置は多結晶シリコンや化合物半導体基板であ
ってもよい。
第２図は本発明にかかる一実施例の半導体集積回路装
置の断面構造図であり、ｎ型埋め込み領域16が形成され
たｐ型単結晶シリコン基板17の上にｐ型シリコンエピタ
キシャル層21とｎ型シリコンエピタキシャル層19を有し
ている。なお、ｐ型分離領域20はｐ型シリコンエピタキ
シャル層21とつながっているが、ｐ型単結晶シリコン基
板17とつながる必要はない。18,22,23はそれぞれコレク
タウォール層，ベース領域，エミッタ領域である。
置の断面構造図であり、ｎ型埋め込み領域16が形成され
たｐ型単結晶シリコン基板17の上にｐ型シリコンエピタ
キシャル層21とｎ型シリコンエピタキシャル層19を有し
ている。なお、ｐ型分離領域20はｐ型シリコンエピタキ
シャル層21とつながっているが、ｐ型単結晶シリコン基
板17とつながる必要はない。18,22,23はそれぞれコレク
タウォール層，ベース領域，エミッタ領域である。
この構造においてはｐ型シリコンエピタキシャル層21
が予備分離層の役目をするので、従来例のｐ型埋め込み
領域３が不要となるため、ｐ型分離領域９の高温長時間
の拡散時間を省略でき、npnトランジスタの活性領域と
なるｎ型シリコンエピタキシャル層の厚さを薄く設定で
き、また、従来例におけるｎ型埋め込み領域２とｐ型埋
め込み領域３の高不純物濃度の拡散層どうしの接合がな
くなるので、npnトランジスタのコレクタ基板間容量が
減少しnpnトランジスタの高周波特性を向上できる。
が予備分離層の役目をするので、従来例のｐ型埋め込み
領域３が不要となるため、ｐ型分離領域９の高温長時間
の拡散時間を省略でき、npnトランジスタの活性領域と
なるｎ型シリコンエピタキシャル層の厚さを薄く設定で
き、また、従来例におけるｎ型埋め込み領域２とｐ型埋
め込み領域３の高不純物濃度の拡散層どうしの接合がな
くなるので、npnトランジスタのコレクタ基板間容量が
減少しnpnトランジスタの高周波特性を向上できる。
第３図は本発明にかかる一実施例の半導体集積回路装
置の断面構造図であり、ｎ型埋め込み領域30,31が形成
されたｐ型単結晶シリコン基板32の上にｐ型シリコンエ
ピタキシャル層33とｎ型シリコンエピタキシャル層34が
形成され、ｎ型埋め込み領域30,31の上にはｎ型ウェル
領域35,36が、ｎ型埋め込み領域30,31,35の領域外の上
にはｐ型分離領域37とｐウェル領域38が形成され、ｎウ
ェル領域35の中にｎ型埋め込み領域30につながるコレク
タウォール層39、ベース領域40及びエミッタ領域41が形
成され、ｎウェル領域36の中に高濃度でｐ型のソース領
域42とドレイン領域43が、この領域の間のｎウェル領域
36の表面に薄いシリコン酸化膜44とゲート電極45が積層
されて形成され、ｐウェル領域38の中に、低濃度でｎ型
のソース領域46とドレイン領域47と、高濃度でｎ型のソ
ース領域48とドレイン領域49が形成され、この領域の間
のｐウェル領域38の表面に薄いシリコン酸化膜44とゲー
ト電極45が形成されたものである。なお、50は素子分離
用の厚いシリコン酸化膜、51はLDD構造を得るためのサ
イドウォール用のシリコン酸化膜である。なお、ｐ型分
離領域37はｐ型シリコンエピタキシャル層33とつながっ
ているが、ｐ型単結晶シリコン基板32とつながる必要は
ない。
置の断面構造図であり、ｎ型埋め込み領域30,31が形成
されたｐ型単結晶シリコン基板32の上にｐ型シリコンエ
ピタキシャル層33とｎ型シリコンエピタキシャル層34が
形成され、ｎ型埋め込み領域30,31の上にはｎ型ウェル
領域35,36が、ｎ型埋め込み領域30,31,35の領域外の上
にはｐ型分離領域37とｐウェル領域38が形成され、ｎウ
ェル領域35の中にｎ型埋め込み領域30につながるコレク
タウォール層39、ベース領域40及びエミッタ領域41が形
成され、ｎウェル領域36の中に高濃度でｐ型のソース領
域42とドレイン領域43が、この領域の間のｎウェル領域
36の表面に薄いシリコン酸化膜44とゲート電極45が積層
されて形成され、ｐウェル領域38の中に、低濃度でｎ型
のソース領域46とドレイン領域47と、高濃度でｎ型のソ
ース領域48とドレイン領域49が形成され、この領域の間
のｐウェル領域38の表面に薄いシリコン酸化膜44とゲー
ト電極45が形成されたものである。なお、50は素子分離
用の厚いシリコン酸化膜、51はLDD構造を得るためのサ
イドウォール用のシリコン酸化膜である。なお、ｐ型分
離領域37はｐ型シリコンエピタキシャル層33とつながっ
ているが、ｐ型単結晶シリコン基板32とつながる必要は
ない。
本発明によれば、従来例におけるｎ型埋め込み領域と
ｐ型埋め込み領域の高不純物濃度の拡散層どうしの接合
がなくなるので、コレクタ基板間容量が減少しnpnトラ
ンジスタの高周波特性を向上できる。また、ｎチャネル
MOSトランジスタをｐウェル領域38とｐ型シリコンエピ
タキシャル層33の中に形成するため、従来例のｐ型埋め
込み領域の影響によるｎチャネルMOSトランジスタのド
レイン近傍のｐウェル領域のｐ型不純物濃度が高くなる
ことがないので、ドレイン近傍の電界が単一ｐウェルと
同程度になり、ホットエレクトロンの発生を低減でき
る。この結果、ｎチャネルMOSトランジスタのしきい値
電圧VTの変動や相互コンダクタンスgmの劣化など特性が
損なわれることがなく、信頼性に優れたｎチャネルMOS
トランジスタを形成することができる。また、ｎチャネ
ルMOSトランジスタのドレイン基板間容量を低減できる
ので、周波数特性を向上することができる。
ｐ型埋め込み領域の高不純物濃度の拡散層どうしの接合
がなくなるので、コレクタ基板間容量が減少しnpnトラ
ンジスタの高周波特性を向上できる。また、ｎチャネル
MOSトランジスタをｐウェル領域38とｐ型シリコンエピ
タキシャル層33の中に形成するため、従来例のｐ型埋め
込み領域の影響によるｎチャネルMOSトランジスタのド
レイン近傍のｐウェル領域のｐ型不純物濃度が高くなる
ことがないので、ドレイン近傍の電界が単一ｐウェルと
同程度になり、ホットエレクトロンの発生を低減でき
る。この結果、ｎチャネルMOSトランジスタのしきい値
電圧VTの変動や相互コンダクタンスgmの劣化など特性が
損なわれることがなく、信頼性に優れたｎチャネルMOS
トランジスタを形成することができる。また、ｎチャネ
ルMOSトランジスタのドレイン基板間容量を低減できる
ので、周波数特性を向上することができる。
発明の効果 本発明の半導体基板と半導体集積回路装置によれば、
ｐ型埋め込み領域の代わりに、ｐ型シリコンエピタキシ
ャル層を用いたことにより、高周波特性の優れたnpnト
ランジスタと信頼性および周波数特性に優れたｎチャネ
ルMOSトランジスタを実現できる。
ｐ型埋め込み領域の代わりに、ｐ型シリコンエピタキシ
ャル層を用いたことにより、高周波特性の優れたnpnト
ランジスタと信頼性および周波数特性に優れたｎチャネ
ルMOSトランジスタを実現できる。
第１図〜第３図は本発明による実施例を示す素子断面
図、第４図，第５図は従来の半導体基板と半導体集積回
路装置の構造を示す断面図である。 11……ｐ型単結晶シリコン基板、12,13……ｎ型埋め込
み領域、14……ｐ型シリコンエピタキシャル層、15……
ｎ型シリコンエピタキシャル層。
図、第４図，第５図は従来の半導体基板と半導体集積回
路装置の構造を示す断面図である。 11……ｐ型単結晶シリコン基板、12,13……ｎ型埋め込
み領域、14……ｐ型シリコンエピタキシャル層、15……
ｎ型シリコンエピタキシャル層。
Claims (2)
- 【請求項１】一導電型の半導体基体の一主面上に一導電
型の第１の半導体層を有し、前記第１の半導体層の一主
面上に逆導電型の第２の半導体層を有し、前記第２の半
導体層中に前記第１の半導体層につながる一導電型の第
１の領域を有し、前記第１の半導体層と前記第１の領域
により電気的に分離された逆導電型の第２の領域が前記
第２の半導体層中に設けられ、前記第２の領域中に設け
られたバイポーラトランジスタの下部の前記半導体基体
と前記第１の半導体層の間に逆導電型の埋め込み領域を
備えたことを特徴とする半導体集積回路装置。 - 【請求項２】一導電型の半導体基体の一主面上に一導電
型の第１の半導体層を有し、前記第１の半導体層の一主
面上に逆導電型の第２の半導体層を有し、前記第２の半
導体層中に設けられた前記第１の半導体層につながる一
導電型の第１の領域に第１のMOSトランジスタを備え、
前記第２の半導体層中に設けられた逆導電型の第２の領
域に第２のMOSトランジスタを備え、前記第２の半導体
層中に設けられた逆導電型の第３の領域にバイポーラト
ランジスタを備え、前記バイポーラトランジスタと第２
のMOSトランジスタの下部の前記半導体基体と前記第１
の半導体層との間に逆導電型の埋め込み領域を備え、前
記第１の半導体層と前記第２の半導体層中に設けられた
前記第１の半導体層につながる一導電型の第４の領域に
より前記バイポーラトランジスタが分離されていること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195307A JP2678081B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195307A JP2678081B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479363A JPH0479363A (ja) | 1992-03-12 |
| JP2678081B2 true JP2678081B2 (ja) | 1997-11-17 |
Family
ID=16338982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195307A Expired - Fee Related JP2678081B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2678081B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143454A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体デバイス |
-
1990
- 1990-07-23 JP JP2195307A patent/JP2678081B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479363A (ja) | 1992-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |