JP2845544B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2845544B2 JP2845544B2 JP2030885A JP3088590A JP2845544B2 JP 2845544 B2 JP2845544 B2 JP 2845544B2 JP 2030885 A JP2030885 A JP 2030885A JP 3088590 A JP3088590 A JP 3088590A JP 2845544 B2 JP2845544 B2 JP 2845544B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路、特に同一半導体基板上
に、バイポーラトランジスタとMOSトランジスタと抵抗
素子および容量素子を形成するBi−MOS半導体装置の製
造方法に関するものである。
に、バイポーラトランジスタとMOSトランジスタと抵抗
素子および容量素子を形成するBi−MOS半導体装置の製
造方法に関するものである。
従来の技術 近年、半導体集積回路の高速化やアナログ・デジタル
共存機能が望まれ、バイポーラトランジスタとMOSトラ
ンジスタを同一基板内に集積化したBi−MOS集積回路が
注目されており、また、高精度の抵抗素子，容量素子を
搭載することが望まれている。特に、寄生容量や電圧依
存性の小さい高精度の抵抗，容量素子はフィルタ内蔵の
ために重要となっている。
共存機能が望まれ、バイポーラトランジスタとMOSトラ
ンジスタを同一基板内に集積化したBi−MOS集積回路が
注目されており、また、高精度の抵抗素子，容量素子を
搭載することが望まれている。特に、寄生容量や電圧依
存性の小さい高精度の抵抗，容量素子はフィルタ内蔵の
ために重要となっている。
従来の抵抗素子，容量素子を搭載したBi−MOS半導体
装置の製造方法を第２図を参照して説明する。
装置の製造方法を第２図を参照して説明する。
まず、ｐ型単結晶シリコン基板１の上にｎ型埋め込み
領域２およびｐ型埋め込み領域３を選択的に形成した
後、比抵抗が１〜５Ωcmのｎ型シリコンエピタキシャル
層を形成し、ｎ型埋め込み領域２の上にｎウェル領域４
を、また、ｐ型埋め込み領域３の上に分離領域５とｐウ
ェル領域６を形成する。さらに選択的に厚いシリコン酸
化膜７を形成し、素子間を分離させる。次に、シリコン
酸化膜７上に多結晶シリコン膜を選択的に形成し、抵抗
素子領域にイオン注入して抵抗素子８とし、容量素子領
域の多結晶シリコン膜に選択的に高濃度の不純物をイオ
ン注入して低抵抗の容量素子の第１の電極９とする。次
に、抵抗素子８の保護膜および容量素子の誘電膜として
シリコン窒化膜10を選択的に形成する。その後、選択酸
化法によりnpnバイポーラトランジスタ形成領域のｎウ
ェル領域４の表面にベースエミッタ間分離のシリコン酸
化膜11を形成する。さらに、MOSトランジスタを形成す
るｎウェル領域４とｐウェル領域６の上に薄いシリコン
酸化膜を形成し、ゲート絶縁膜12とする。次にMOSトラ
ンジスタ領域上と、容量素子の第１の電極９上に熱拡散
により高濃度の燐をドープした多結晶シリコン膜を選択
的に形成してゲート電極13と容量素子の第２の電極14と
する。次に、ｎ型不純物の拡散によりnpnバイポーラト
ランジスタのコレクタウォール層15を形成し、さらにｐ
型の不純物を選択的にイオン注入してベース領域16を形
成する。次に、ｎ型の不純物を選択的にイオン注入して
ｎチャンネルMOSトランジスタの低濃度でｎ型のソース
領域17およびドレイン領域18を形成し、さらにゲート電
極13の側壁にサイドウォール用のシリコン酸化膜19を形
成した後、ｎ型の不純物を選択的にイオン注入してｎチ
ャンネルMOSトランジスタの高濃度でｎ型のソース領域2
0およびドレイン領域21を形成することによりLDD構造の
ｎチャンネルMOSトランジスタを形成する。
領域２およびｐ型埋め込み領域３を選択的に形成した
後、比抵抗が１〜５Ωcmのｎ型シリコンエピタキシャル
層を形成し、ｎ型埋め込み領域２の上にｎウェル領域４
を、また、ｐ型埋め込み領域３の上に分離領域５とｐウ
ェル領域６を形成する。さらに選択的に厚いシリコン酸
化膜７を形成し、素子間を分離させる。次に、シリコン
酸化膜７上に多結晶シリコン膜を選択的に形成し、抵抗
素子領域にイオン注入して抵抗素子８とし、容量素子領
域の多結晶シリコン膜に選択的に高濃度の不純物をイオ
ン注入して低抵抗の容量素子の第１の電極９とする。次
に、抵抗素子８の保護膜および容量素子の誘電膜として
シリコン窒化膜10を選択的に形成する。その後、選択酸
化法によりnpnバイポーラトランジスタ形成領域のｎウ
ェル領域４の表面にベースエミッタ間分離のシリコン酸
化膜11を形成する。さらに、MOSトランジスタを形成す
るｎウェル領域４とｐウェル領域６の上に薄いシリコン
酸化膜を形成し、ゲート絶縁膜12とする。次にMOSトラ
ンジスタ領域上と、容量素子の第１の電極９上に熱拡散
により高濃度の燐をドープした多結晶シリコン膜を選択
的に形成してゲート電極13と容量素子の第２の電極14と
する。次に、ｎ型不純物の拡散によりnpnバイポーラト
ランジスタのコレクタウォール層15を形成し、さらにｐ
型の不純物を選択的にイオン注入してベース領域16を形
成する。次に、ｎ型の不純物を選択的にイオン注入して
ｎチャンネルMOSトランジスタの低濃度でｎ型のソース
領域17およびドレイン領域18を形成し、さらにゲート電
極13の側壁にサイドウォール用のシリコン酸化膜19を形
成した後、ｎ型の不純物を選択的にイオン注入してｎチ
ャンネルMOSトランジスタの高濃度でｎ型のソース領域2
0およびドレイン領域21を形成することによりLDD構造の
ｎチャンネルMOSトランジスタを形成する。
さらに、ｐ型の不純物を選択的にイオン注入してｐチ
ャンネルMOSトランジスタの高濃度でｐ型のソース領域2
2及びドレイン領域23を形成する。次に、砒素をドープ
した多結晶シリコン膜を選択的に形成してエミッタ電極
24およびコレクタ電極25を形成する。そして、エミッタ
電極24およびコレクタ電極25からの砒素の拡散によりそ
れぞれエミッタ領域26とコレクタコンタクト領域27を形
成する。
ャンネルMOSトランジスタの高濃度でｐ型のソース領域2
2及びドレイン領域23を形成する。次に、砒素をドープ
した多結晶シリコン膜を選択的に形成してエミッタ電極
24およびコレクタ電極25を形成する。そして、エミッタ
電極24およびコレクタ電極25からの砒素の拡散によりそ
れぞれエミッタ領域26とコレクタコンタクト領域27を形
成する。
発明が解決しようとする課題 しかしながら前記従来の製造方法では、バイポーラト
ランジスタのベースエミッタ間分離膜がシリンコン酸化
膜11で形成されているためサイドウオール用のシリコン
酸化膜を形成する途中工程のシリコン酸化膜エッチング
により膜減りし、製造ばらつきにより極端に薄くなって
いた。このためベースエミッタ間に逆方向バイアスが加
わった場合、エミッタ電極24とベース領域16との間に強
電界が加わりホットエレクトロンのベースエミッタ間分
離膜であるシリコン酸化膜11への注入トラップが起こ
り、電流増幅率の変動などの信頼性上問題となる特性変
動が生じ、また寄生容量が大きく充分な高周波特性が得
られないという欠点を有していた。本発明はこのような
前記従来の課題を解決するもので、ベースエミッタ間分
離膜厚が途中工程のシリコン酸化膜エッチングなどによ
り減少するのを防ぐことにより、信頼性上問題となるよ
うなバイポーラトランジスタの特性変動を抑制し、寄生
容量の増加を低減することを可能にした半導体装置の製
造方法を提供することを目的とする。
ランジスタのベースエミッタ間分離膜がシリンコン酸化
膜11で形成されているためサイドウオール用のシリコン
酸化膜を形成する途中工程のシリコン酸化膜エッチング
により膜減りし、製造ばらつきにより極端に薄くなって
いた。このためベースエミッタ間に逆方向バイアスが加
わった場合、エミッタ電極24とベース領域16との間に強
電界が加わりホットエレクトロンのベースエミッタ間分
離膜であるシリコン酸化膜11への注入トラップが起こ
り、電流増幅率の変動などの信頼性上問題となる特性変
動が生じ、また寄生容量が大きく充分な高周波特性が得
られないという欠点を有していた。本発明はこのような
前記従来の課題を解決するもので、ベースエミッタ間分
離膜厚が途中工程のシリコン酸化膜エッチングなどによ
り減少するのを防ぐことにより、信頼性上問題となるよ
うなバイポーラトランジスタの特性変動を抑制し、寄生
容量の増加を低減することを可能にした半導体装置の製
造方法を提供することを目的とする。
課題を解決するための手段 これらの課題を解決するために本発明の半導体装置の
製造方法は、MOSトランジスタのゲート電極側壁にサイ
ドウオールをエッチング形成する前に成長形成したシリ
コン窒化膜を部分的にエッチングして、抵抗体上およ
び、または容量素子の第１の電極上およびバイポーラト
ランジスタを形成すべき領域上に残留させる工程を有す
る。
製造方法は、MOSトランジスタのゲート電極側壁にサイ
ドウオールをエッチング形成する前に成長形成したシリ
コン窒化膜を部分的にエッチングして、抵抗体上およ
び、または容量素子の第１の電極上およびバイポーラト
ランジスタを形成すべき領域上に残留させる工程を有す
る。
作用 本発明の半導体装置の製造方法によると、容量素子の
誘電膜を形成する工程において、同時にバイポーラトラ
ンジスタを形成すべき領域上に残したシリコン窒化膜が
シリコン酸化膜の耐エッチングマスクとなり、以降の工
程のシリコン酸化膜エッチングにより減少することがな
く、製造ばらつきの影響による膜厚変動を抑制できるた
め、ベースエミッタ間分離膜は初期の膜厚を維持でき
る。また、MOSトランジスタを形成する領域にはシリコ
ン窒化膜を残さないので、シリコン窒化膜に起因するMO
Sトランジスタ領域への影響はない。
誘電膜を形成する工程において、同時にバイポーラトラ
ンジスタを形成すべき領域上に残したシリコン窒化膜が
シリコン酸化膜の耐エッチングマスクとなり、以降の工
程のシリコン酸化膜エッチングにより減少することがな
く、製造ばらつきの影響による膜厚変動を抑制できるた
め、ベースエミッタ間分離膜は初期の膜厚を維持でき
る。また、MOSトランジスタを形成する領域にはシリコ
ン窒化膜を残さないので、シリコン窒化膜に起因するMO
Sトランジスタ領域への影響はない。
実施例 本発明にかかる半導体装置の製造方法を適用した一実
施例について第１図（ａ）〜（ｃ）に示した工程流れ図
を参照しながら説明する。
施例について第１図（ａ）〜（ｃ）に示した工程流れ図
を参照しながら説明する。
まず、第１図（ａ）のように、ｐ型単結晶シリコン等
の半導体基板101の上に、ｎ型埋め込み領域102およびｐ
型埋め込み領域103を選択的に形成した後、比抵抗が0.3
〜10Ωcmのｎ型またはｐ型のシリコンエピタキシャル層
を形成し、ｎ型埋め込み領域102の上にｎウェル領域104
を、またｐ型埋め込み領域103の上にはこれにつながる
分離領域105とｐウェル領域106を形成する。さらに選択
酸化法により成長させたシリコン酸化膜等の第１の絶縁
膜107を形成して素子間を分離させた後、ｎ型不純物の
拡散によりコレクタウォール層108を形成する。
の半導体基板101の上に、ｎ型埋め込み領域102およびｐ
型埋め込み領域103を選択的に形成した後、比抵抗が0.3
〜10Ωcmのｎ型またはｐ型のシリコンエピタキシャル層
を形成し、ｎ型埋め込み領域102の上にｎウェル領域104
を、またｐ型埋め込み領域103の上にはこれにつながる
分離領域105とｐウェル領域106を形成する。さらに選択
酸化法により成長させたシリコン酸化膜等の第１の絶縁
膜107を形成して素子間を分離させた後、ｎ型不純物の
拡散によりコレクタウォール層108を形成する。
さらに、半導体ウェハ表面に薄いシリコン酸化膜109
を形成した後、抵抗素子および容量下部電極として多結
晶シリコン膜等の第１の導電膜を選択的に形成し、さら
に多結晶シリコン膜のうち抵抗素子領域にたいして選択
的にｎ型またはｐ型の不純物をイオン注入して抵抗素子
110とする。その後多結晶シリコン膜のうち容量素子下
部電極領域に対して選択的にｎ型またはｐ型で高濃度の
不純物をイオン注入して低抵抗の容量素子の第１の電極
111とする。次に、半導体ウェハ表面にシリコン窒化膜
を成長させて、抵抗素子110上、容量素子の第１の電極1
11上および、ｎウェル領域104の中のnpnバイポーラトラ
ンジスタのベース形成領域にシリコン窒化膜112を残す
ようにシリコン窒化膜を選択的に除去する。その後、前
記シリコン窒化膜112をマスクとして、薄いシリコン酸
化膜109を除去してシリコン酸化膜109を形成する。
を形成した後、抵抗素子および容量下部電極として多結
晶シリコン膜等の第１の導電膜を選択的に形成し、さら
に多結晶シリコン膜のうち抵抗素子領域にたいして選択
的にｎ型またはｐ型の不純物をイオン注入して抵抗素子
110とする。その後多結晶シリコン膜のうち容量素子下
部電極領域に対して選択的にｎ型またはｐ型で高濃度の
不純物をイオン注入して低抵抗の容量素子の第１の電極
111とする。次に、半導体ウェハ表面にシリコン窒化膜
を成長させて、抵抗素子110上、容量素子の第１の電極1
11上および、ｎウェル領域104の中のnpnバイポーラトラ
ンジスタのベース形成領域にシリコン窒化膜112を残す
ようにシリコン窒化膜を選択的に除去する。その後、前
記シリコン窒化膜112をマスクとして、薄いシリコン酸
化膜109を除去してシリコン酸化膜109を形成する。
次に第１図（ｂ）のように、シリコン窒化膜112をマ
スクとして選択酸化法によってMOSトランジスタを形成
するｎウェル領域104とｐウェル領域106の上にゲート絶
縁膜となる薄いシリコン酸化膜等の第２の絶縁膜を形成
する。次に、MOSトランジスタ領域上と、容量素子の第
１の電極111上に熱拡散により高濃度の燐をドープした
多結晶シリコン膜等の第２の導電膜を選択的に形成して
ゲート電極114と容量素子の第２の電極115を形成する。
スクとして選択酸化法によってMOSトランジスタを形成
するｎウェル領域104とｐウェル領域106の上にゲート絶
縁膜となる薄いシリコン酸化膜等の第２の絶縁膜を形成
する。次に、MOSトランジスタ領域上と、容量素子の第
１の電極111上に熱拡散により高濃度の燐をドープした
多結晶シリコン膜等の第２の導電膜を選択的に形成して
ゲート電極114と容量素子の第２の電極115を形成する。
次に第１図（ｃ）のように、ｐ型の不純物を選択的に
イオン注入してベース領域116を形成する。次に、第２
の絶縁膜をゲート電極114直下のみに残してゲート絶縁
膜113を形成した後、ｎ型の不純物を選択的にイオン注
入してｎチャンネルMOSトランジスタの低濃度でｎ型の
ソース領域117およびドレイン領域118を形成し、さらに
ゲート電極114の側壁にサイドウォール用の絶縁膜とし
て酸化膜119を形成した後、ｎ型の不純物を選択的にイ
オン注入してｎチャンネルMOSトランジスタの高濃度で
ｎ型のソース領域120およびドレイン領域121を形成する
ことによりｎチャンネルMOSトランジスタのLDD構造を形
成する。さらに、ｐ型の不純物を選択的にイオン注入し
てｐチャンネルMOSトランジスタの高濃度でｐ型のソー
ス領域122およびドレイン領域123を形成する。次に、エ
ミッタ，コレクタを形成する領域のシリコン酸化膜109
とシリコン窒化膜112を開孔し、砒素等のｎ型不純物を
ドープした多結晶シリコン膜等を選択的に形成してエミ
ッタ電極124およびコレクタ電極125とする。その後、エ
ミッタ電極124およびコレクタ電極125からの砒素の拡散
によりそれぞれエミッタ領域126とコレクタコンタクト
領域127を形成する。
イオン注入してベース領域116を形成する。次に、第２
の絶縁膜をゲート電極114直下のみに残してゲート絶縁
膜113を形成した後、ｎ型の不純物を選択的にイオン注
入してｎチャンネルMOSトランジスタの低濃度でｎ型の
ソース領域117およびドレイン領域118を形成し、さらに
ゲート電極114の側壁にサイドウォール用の絶縁膜とし
て酸化膜119を形成した後、ｎ型の不純物を選択的にイ
オン注入してｎチャンネルMOSトランジスタの高濃度で
ｎ型のソース領域120およびドレイン領域121を形成する
ことによりｎチャンネルMOSトランジスタのLDD構造を形
成する。さらに、ｐ型の不純物を選択的にイオン注入し
てｐチャンネルMOSトランジスタの高濃度でｐ型のソー
ス領域122およびドレイン領域123を形成する。次に、エ
ミッタ，コレクタを形成する領域のシリコン酸化膜109
とシリコン窒化膜112を開孔し、砒素等のｎ型不純物を
ドープした多結晶シリコン膜等を選択的に形成してエミ
ッタ電極124およびコレクタ電極125とする。その後、エ
ミッタ電極124およびコレクタ電極125からの砒素の拡散
によりそれぞれエミッタ領域126とコレクタコンタクト
領域127を形成する。
以上のように形成された実施例によれば、npnバイポ
ーラトランジスタのベース領域116とエミッタ電極124間
のベースエミッタ間分離膜のシリコン窒化膜112がシリ
ンコン酸化膜109の耐エッチングマスクとなるため、ベ
ースエミッタ間分離膜厚が途中工程のシリコ酸化膜エッ
チングなどにより減少することがなく、初期の膜厚を維
持できるので、ベースエミッタ間に逆バイアスが印加さ
れた場合ベース領域116とエミッタ電極124間の逆電界を
緩和し、ホットエレクトロンのベースエミッタ分離膜へ
の注入を防ぎ、電流増幅率の変動などの信頼性上問題と
なるような特性変動を抑制でき、またベースエミッタ間
の余分な寄生容量の増加も防止できる。さらに、このシ
リコン窒化膜は抵抗素子の保護膜および、容量素子の誘
電膜の形成と同時に形成できるため、新たに工程を追加
する必要がない。
ーラトランジスタのベース領域116とエミッタ電極124間
のベースエミッタ間分離膜のシリコン窒化膜112がシリ
ンコン酸化膜109の耐エッチングマスクとなるため、ベ
ースエミッタ間分離膜厚が途中工程のシリコ酸化膜エッ
チングなどにより減少することがなく、初期の膜厚を維
持できるので、ベースエミッタ間に逆バイアスが印加さ
れた場合ベース領域116とエミッタ電極124間の逆電界を
緩和し、ホットエレクトロンのベースエミッタ分離膜へ
の注入を防ぎ、電流増幅率の変動などの信頼性上問題と
なるような特性変動を抑制でき、またベースエミッタ間
の余分な寄生容量の増加も防止できる。さらに、このシ
リコン窒化膜は抵抗素子の保護膜および、容量素子の誘
電膜の形成と同時に形成できるため、新たに工程を追加
する必要がない。
なお、本実施例では、抵抗素子および容量素子の両方
を形成する場合ににつて説明したが、抵抗素子または容
量素子の一方を形成する場合においても同様に適用でき
る。また、本実施例では、バイポーラトランジスタとし
てnpnトランジスタの場合について説明したが、同様にp
npトランジスタを形成する場合においても適用できる。
を形成する場合ににつて説明したが、抵抗素子または容
量素子の一方を形成する場合においても同様に適用でき
る。また、本実施例では、バイポーラトランジスタとし
てnpnトランジスタの場合について説明したが、同様にp
npトランジスタを形成する場合においても適用できる。
また、本実施例では、MOSトランジスタとしてCMOSト
ランジスタを形成する場合について説明したが、ｐチャ
ンネルMOSトランジスタまたはｎチャンネルMOSトランジ
スタのみを形成する場合についても適用できる。
ランジスタを形成する場合について説明したが、ｐチャ
ンネルMOSトランジスタまたはｎチャンネルMOSトランジ
スタのみを形成する場合についても適用できる。
さらに、本発明にかかる半導体装置の製造方法はシリ
コンの代わりに化合物半導体にも適用できることは言う
までもない。
コンの代わりに化合物半導体にも適用できることは言う
までもない。
発明の効果 以上説明したように、本発明にかかる半導体装置の製
造方法によれば、信頼性に優れたバイポーラトランジス
タの形成と同時に新規工程の追加をすることなく抵抗素
子，容量素子の同時形成ができる。また、MOSトランジ
スタ部にも何らの影響を与えることはない。
造方法によれば、信頼性に優れたバイポーラトランジス
タの形成と同時に新規工程の追加をすることなく抵抗素
子，容量素子の同時形成ができる。また、MOSトランジ
スタ部にも何らの影響を与えることはない。
第１図は本発明の半導体装置の製造方法の流れを示す工
程順断面図、第２図は従来の半導体装置の構造を示す断
面図である。 101……半導体基板、107……第１の絶縁膜、109……シ
リコン酸化膜、110……抵抗素子、111……容量素子の第
１の電極、112……シリコン窒化膜、113……ゲート絶縁
膜、114……ゲート電極、115……容量素子の第２の電
極。
程順断面図、第２図は従来の半導体装置の構造を示す断
面図である。 101……半導体基板、107……第１の絶縁膜、109……シ
リコン酸化膜、110……抵抗素子、111……容量素子の第
１の電極、112……シリコン窒化膜、113……ゲート絶縁
膜、114……ゲート電極、115……容量素子の第２の電
極。
Claims (1)
- 【請求項１】半導体基板上にバイポーラトランジスタを
形成する第１の領域とMOSトランジスタを形成する第２
の領域と少なくとも抵抗あるいは容量を形成する第３の
領域を有する半導体装置の製造方法において、前記第３
の領域上の所定部分に導電膜を形成した後、前記第１の
領域上を含む前記半導体基板に絶縁膜を形成する工程
と、前記絶縁膜の、前記第２の領域の部分を選択的に除
去する工程と、前記第２の領域にゲート電極を形成する
工程と、前記ゲート電極を覆って前記半導体基板上に酸
化膜を形成する工程と、前記酸化膜をエッチングして前
記ゲート電極の側壁に前記酸化膜を残す工程とを含み、
前記絶縁膜は前記酸化膜のエッチングする条件によって
は除去されない材料からなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030885A JP2845544B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030885A JP2845544B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03234054A JPH03234054A (ja) | 1991-10-18 |
| JP2845544B2 true JP2845544B2 (ja) | 1999-01-13 |
Family
ID=12316188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030885A Expired - Fee Related JP2845544B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845544B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2874550B2 (ja) * | 1994-04-21 | 1999-03-24 | 日本電気株式会社 | 半導体集積回路装置 |
| JP2953425B2 (ja) * | 1997-03-31 | 1999-09-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4534269B2 (ja) * | 1999-05-18 | 2010-09-01 | ソニー株式会社 | 半導体装置とその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214557A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US4805071A (en) * | 1987-11-30 | 1989-02-14 | Texas Instruments Incorporated | High voltage capacitor for integrated circuits |
-
1990
- 1990-02-09 JP JP2030885A patent/JP2845544B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03234054A (ja) | 1991-10-18 |
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