JP3172997B2

JP3172997B2 - Ｂｉ−ＣＭＯＳ半導体装置の製造方法

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Publication number: JP3172997B2
Application number: JP17598898A
Authority: JP
Inventors: 宏吉田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-06-23
Filing date: 1998-06-23
Publication date: 2001-06-04
Anticipated expiration: 2018-06-23
Also published as: JP2000012716A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、半導体基板上にＮＰＮ型バイポーラト
ランジスタと、縦型ＰＮＰ型バイポーラトランジスタ
と、ＣＭＯＳトランジスタとを形成したＢｉ−ＣＭＯＳ
半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、Ｂｉ−ＣＭＯＳ半導体装置の製造
方法においては、製造工程数を削減するため、縦型ＰＮ
Ｐ型バイポーラトランジスタ（以下、「Ｖ−ＰＮＰ型バ
イポーラトランジスタ」と呼ぶ）のＰ型エミッタ領域
と、ＰＭＯＳトランジスタのソース／ドレイン領域とは
同時に形成されていた。

【０００３】以下、図１３から図１８を参照して、従来
のＢｉ−ＣＭＯＳ半導体装置の製造方法を説明する。

【０００４】まず、図１３に示すように、Ｐ型シリコン
基板１上に素子形成領域を画定するためのフィールド酸
化膜２を形成した後、Ｐ型シリコン基板１の表面上に厚
さ５０乃至２００Åの酸化膜３を形成する。

【０００５】その後、ＮＰＮ型バイポーラトランジスタ
の高濃度Ｎ型コレクタ引き出し領域４、Ｎ型コレクタ領
域６及びＰ型ベース領域７、Ｖ−ＰＮＰ型バイポーラト
ランジスタの高濃度Ｐ型コレクタ引き出し領域５、Ｎ型
コレクタ領域８及びＰ型ベース領域９、ＰＭＯＳトラン
ジスタのＮウェル１０、ＮＭＯＳトランジスタのＰウェ
ル１１を形成する。

【０００６】次に、多結晶シリコン層を全面に成長さ
せ、図１４に示すように、この多結晶シリコン層をパタ
ーニングしてＶ−ＰＮＰ型バイポーラトランジスタのＰ
型ベース領域９の上にマスク層１２と、ＰＭＯＳトラン
ジスタのゲート電極１３、ＮＭＯＳトランジスタのゲー
ト電極１４を形成する。なお、マスク層１２は上方から
見たときの平面形状がリング状になっており、その内側
にはエミッタコンタクト１７が開口されている。

【０００７】次に、図１５に示すように、全面に厚さ５
００乃至１０００Åの酸化膜１５を形成した後、ＮＰＮ
型バイポーラトランジスタのＰ型ベース領域７上の酸化
膜３及び１５をエッチングしてエミッタコンタクト１６
を開口する。

【０００８】その後、全面に厚さ１０００乃至２０００
Åの多結晶シリコン層１８を成長させ、この多結晶シリ
コン層１８に１〜２×１０¹⁶ｃｍ^-2のドーズ量でｎ型不
純物としてのヒ素をイオン注入する。

【０００９】次に、図１６に示すように、多結晶シリコ
ン層１８をエッチングすることにより、ＮＰＮ型バイポ
ーラトランジスタのエミッタ電極２０を形成する。

【００１０】次に、図１７に示すように、全面に厚さ５
００乃至１０００Åの酸化膜（図示せず）を成長させた
後、異方性のドライエッチングを行い、ＮＰＮ型バイポ
ーラトランジスタのエミッタ電極２０、Ｖ−ＰＮＰ型バ
イポーラトランジスタのマスク層１２、ＰＭＯＳのゲー
ト電極１３及びＮＭＯＳのゲート電極１４の側壁にサイ
ドウォールを形成する。

【００１１】その後、ＮＰＮ型バイポーラトランジスタ
のＰ型外部ベース領域２２、Ｖ−ＰＮＰ型バイポーラト
ランジスタのＰ型エミッタ領域２１、ＰＭＯＳのゲート
電極１３及びソース／ドレイン領域２５にＰ型不純物と
してのボロン又はＢＦ₂をドーズ量１〜５×１０¹⁵ｃｍ
^-2でイオン注入する。

【００１２】一方、Ｖ−ＰＮＰ型バイポーラトランジス
タのＮ型ベース領域２４、ＮＭＯＳのゲート電極１４及
びソース／ドレイン領域２６にＮ型不純物としてのヒ素
をドーズ量２〜４×１０¹⁵ｃｍ^-2でイオン注入する。

【００１３】その後、熱処理を行うことにより、ＮＰＮ
型バイポーラトランジスタのエミッタ電極２０からＰ型
ベース領域７にヒ素が拡散し、Ｎ型エミッタ領域２３が
形成される。

【００１４】次に、上述の工程で形成された素子上に層
間絶縁膜２７を形成し、この層間絶縁膜２７にコンタク
ト２８を開口する。次いで、コンタクト２８内にタング
ステン等でプラグ２９を形成し、プラグ２９に接触する
ようにして各金属配線３０を形成する。

【００１５】このようにして、図１８に示すＢｉ−ＣＭ
ＯＳ半導体装置が得られる。

【００１６】

【課題を解決するための手段】この目的を達成するた
め、本発明のうち、請求項１は、半導体基板上にＮＰＮ
型バイポーラトランジスタと、縦型ＰＮＰ型バイポーラ
トランジスタと、ＣＭＯＳトランジスタとを形成したＢ
ｉ−ＣＭＯＳ半導体装置の製造方法において、縦型ＰＮ
Ｐ型バイポーラトランジスタのベース領域の一部の領域
上に第一多結晶シリコン層を形成する第一の過程と、全
面に酸化膜を形成する第二の過程と、縦型ＰＮＰ型バイ
ポーラトランジスタのエミッタ形成領域上の酸化膜に開
口部を設ける第三の過程と、全面に第二多結晶シリコン
層を形成する第四の過程と、第二多結晶シリコン層をパ
ターニングし、同時に、開口部を介して第一多結晶シリ
コン層を半導体基板までエッチングする第五の過程と、
酸化膜をマスクとして不純物をイオン注入し、縦型ＰＮ
Ｐ型バイポーラトランジスタのエミッタ領域に不純物を
導入する第六の過程と、を備えるＢｉ−ＣＭＯＳ半導体
装置の製造方法を提供する。

【００１７】図１９は、ＢＦ₂の各ドーズ量ごとに、ゲ
ート寸法Ｌとしきい値電圧Ｖｔとの関係を示したグラフ
である。

【００１８】このように、単一の工程において、縦型Ｐ
ＮＰ型バイポーラトランジスタのマスク層とＣＭＯＳト
ランジスタのゲート電極とを同時に形成することによ
り、製造工程数の削減を図ることができる。請求項３
は、半導体基板上にＮＰＮ型バイポーラトランジスタ
と、縦型ＰＮＰ型バイポーラトランジスタと、ＣＭＯＳ
トランジスタとを形成したＢｉ−ＣＭＯＳ半導体装置の
製造方法において、縦型ＰＮＰ型バイポーラトランジス
タのベース領域の一部の領域上に第一多結晶シリコン層
を形成する第一の過程と、全面に酸化膜を形成する第二
の過程と、縦型ＰＮＰ型バイポーラトランジスタのエミ
ッタ形成領域上の酸化膜に開口部を設ける第三の過程
と、全面に第二多結晶シリコン層を形成する第四の過程
と、第二多結晶シリコン層をパターニングし、同時に、
開口部を介して第一多結晶シリコン層を半導体基板まで
エッチングする第五の過程と、酸化膜をマスクとして不
純物をイオン注入し、縦型ＰＮＰ型バイポーラトランジ
スタのエミッタ領域に不純物を導入し、縦型ＰＮＰ型バ
イポーラトランジスタのエミッタ領域を形成する第六の
過程と、ＰＭＯＳトランジスタのソース／ドレイン形成
領域に不純物を導入する第七の過程と、を備えるＢｉ−
ＣＭＯＳ半導体装置の製造方法を提供する。

【００１９】図２０は、不純物としてのＢＦ₂のドーズ
量と電流増幅率ｈＦＥ（＝コレクタ電流/ベース電流）
との関係を表したグラフである。

【００２０】この図２０に示したグラフによれば、約３
×１０¹⁵ｃｍ^-2のドーズ量でＶ−ＰＮＰ型バイポーラト
ランジスタのＰ型エミッタ領域２１を形成すると、電流
増幅率ｈＦＥは、図２０に示すように、５程度と低い値
になってしまう。

【００２１】請求項５に記載されているように、本発明
に係るＢｉ−ＣＭＯＳ半導体装置製造方法は、第六の過
程の後に、第一多結晶シリコン層及びゲート電極にサイ
ドウォールを形成する過程をさらに備えることが好まし
い。請求項６は、半導体基板上にＮＰＮ型バイポーラト
ランジスタと、縦型ＰＮＰ型バイポーラトランジスタ
と、ＣＭＯＳトランジスタとを形成したＢｉ−ＣＭＯＳ
半導体装置の製造方法において、半導体基板上に、素子
分離絶縁膜と、ＮＰＮ型バイポーラトランジスタ及び縦
型ＰＮＰ型バイポーラトランジスタの各ベース領域と、
ＰＭＯＳトランジスタのｎ型ウェルと、ＮＭＯＳトラン
ジスタのｐ型ウェルと、を形成する第一の過程と、縦型
ＰＮＰ型バイポーラトランジスタのベース領域上に第一
多結晶シリコン層からなるマスク層を形成する第二の過
程と、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
の各ゲート電極を第二多結晶シリコン層から形成する第
三の過程と、全面に酸化膜を形成する第四の過程と、マ
スク層上において酸化膜に第一開口部を設ける第五の過
程と、不純物を含む第三多結晶シリコン層を全面に形成
する第六の過程と、第三多結晶シリコン層をパターニン
グするとともに、第一開口部を介して第一多結晶シリコ
ン層を半導体基板までエッチングする第七の過程と、第
七の過程におけるエッチングにより露出した半導体基板
に不純物を導入し、縦型ＰＮＰ型バイポーラトランジス
タのエミッタ領域を形成する第八の過程と、ＰＭＯＳト
ランジスタのゲート電極及びソース／ドレイン領域に不
純物を導入する第九の過程と、ＮＭＯＳトランジスタの
ゲート電極及びソース／ドレイン領域に不純物を導入す
る第十の過程と、を備えるＢｉ−ＣＭＯＳ半導体装置の
製造方法を提供する。

【００２２】以上述べたように、従来のＢｉ−ＣＭＯＳ
半導体装置の製造方法においては、製造工程数を削減す
るため、Ｖ−ＰＮＰ型バイポーラトランジスタのＰ型エ
ミッタ領域とＰＭＯＳトランジスタのソース／ドレイン
領域とは同時に形成されていたが、エミッタ領域形成の
ための最適なイオン注入条件とソース／ドレイン領域形
成のための最適イオン注入条件とが一致しないため、そ
れぞれのトランジスタ特性を同時に最適に設定すること
は極めて困難であった。

【００２３】例えば、請求項７に記載されているよう
に、第五の過程においては、ＮＰＮ型バイポーラトラン
ジスタのベース領域上の酸化膜にも第二開口部を設ける
ことができる。これによって、第七の過程においては、
第三多結晶シリコン層をパターニングすることにより、
ＮＰＮ型バイポーラトランジスタのエミッタ電極を形成
することが可能になる。

【００２４】

【課題を解決するための手段】この目的を達成するた
め、本発明のうち、請求項１は、半導体基板上にＮＰＮ
型バイポーラトランジスタと、縦型ＰＮＰ型バイポーラ
トランジスタと、ＣＭＯＳトランジスタとを形成したＢ
ｉ−ＣＭＯＳ半導体装置の製造方法において、縦型ＰＮ
Ｐ型バイポーラトランジスタのエミッタ形成領域上に第
一多結晶シリコン層を形成する第一の過程と、全面に酸
化膜を形成する第二の過程と、縦型ＰＮＰ型バイポーラ
トランジスタのエミッタ形成領域上の酸化膜に開口部を
設ける第三の過程と、全面に第二多結晶シリコン層を形
成する第四の過程と、第二多結晶シリコン層をパターニ
ングし、同時に、開口部を介して第一多結晶シリコン層
を半導体基板までエッチングする第五の過程と、不純物
を全面に導入する第六の過程と、を備えるＢｉ−ＣＭＯ
Ｓ半導体装置の製造方法を提供する。

【００２５】本製造方法によれば、縦型ＰＮＰ型バイポ
ーラトランジスタのエミッタ領域を独立に形成すること
ができる。このため、フォトレジスト工程を追加するこ
となく、縦型ＰＮＰ型バイポーラトランジスタのエミッ
タ領域を最適なイオン注入条件で形成することが可能に
なる。請求項２に記載されているように、第一の過程
においては、第一多結晶シリコン層はＣＭＯＳトランジ
スタのゲート電極をも構成するように形成されることが
好ましい。

【００２６】このように、単一の工程において、縦型Ｐ
ＮＰ型バイポーラトランジスタのマスク層とＣＭＯＳト
ランジスタのゲート電極とを同時に形成することによ
り、製造工程数の削減を図ることができる。

【００２７】請求項３は、半導体基板上にＮＰＮ型バイ
ポーラトランジスタと、縦型ＰＮＰ型バイポーラトラン
ジスタと、ＣＭＯＳトランジスタとを形成したＢｉ−Ｃ
ＭＯＳ半導体装置の製造方法において、縦型ＰＮＰ型バ
イポーラトランジスタのエミッタ形成領域上に第一多結
晶シリコン層を形成する第一の過程と、全面に酸化膜を
形成する第二の過程と、縦型ＰＮＰ型バイポーラトラン
ジスタのエミッタ形成領域上の酸化膜に開口部を設ける
第三の過程と、全面に第二多結晶シリコン層を形成する
第四の過程と、第二多結晶シリコン層をパターニング
し、同時に、開口部を介して第一多結晶シリコン層を半
導体基板までエッチングする第五の過程と、不純物を全
面に導入し、縦型ＰＮＰ型バイポーラトランジスタのエ
ミッタ領域を形成する第六の過程と、ＰＭＯＳトランジ
スタのソース／ドレイン形成領域に不純物を導入する第
七の過程と、を備えるＢｉ−ＣＭＯＳ半導体装置の製造
方法を提供する。

【００２８】本製造方法によれば、縦型ＰＮＰ型バイポ
ーラトランジスタのエミッタ領域とＰＭＯＳトランジス
タのソース／ドレイン領域とはそれぞれ独立に形成され
る。このため、それぞれの領域のイオン注入条件を独立
に設定することができ、ひいては、それぞれの領域につ
いて最適なイオン注入条件を設定することが可能にな
る。

【００２９】請求項４に記載されているように、第七の
過程においては、ＰＭＯＳトランジスタのゲート電極に
も同時に不純物を導入することが好ましい。

【００３０】不純物の導入は、例えば、イオン注入によ
り行われる。例えば、半導体基板の全面にイオン注入を
行うことにより、ＰＭＯＳトランジスタのソース／ドレ
イン形成領域とゲート電極の双方に同時に不純物を導入
することができ、製造工程数の削減を図ることができ
る。

【００３１】請求項５に記載されているように、本発明
に係るＢｉ−ＣＭＯＳ半導体装置製造方法は、第六の過
程の後に、第一多結晶シリコン層及びゲート電極にサイ
ドウォールを形成する過程をさらに備えることが好まし
い。

【００３２】請求項６は、半導体基板上にＮＰＮ型バイ
ポーラトランジスタと、縦型ＰＮＰ型バイポーラトラン
ジスタと、ＣＭＯＳトランジスタとを形成したＢｉ−Ｃ
ＭＯＳ半導体装置の製造方法において、半導体基板上
に、素子分離絶縁膜と、ＮＰＮ型バイポーラトランジス
タ及び縦型ＰＮＰ型バイポーラトランジスタの各ベース
領域と、ＰＭＯＳトランジスタのｎ型ウェルと、ＮＭＯ
Ｓトランジスタのｐ型ウェルと、を形成する第一の過程
と、縦型ＰＮＰ型バイポーラトランジスタのベース領域
上に第一多結晶シリコン層からなるマスク層を形成する
第二の過程と、ＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタの各ゲート電極を第二多結晶シリコン層から形
成する第三の過程と、全面に酸化膜を形成する第四の過
程と、マスク層上において酸化膜に第一開口部を設ける
第五の過程と、不純物を含む第三多結晶シリコン層を全
面に形成する第六の過程と、第三多結晶シリコン層をパ
ターニングするとともに、第二開口部を介して第一多結
晶シリコン層を半導体基板までエッチングする第七の過
程と、第七の過程におけるエッチングにより露出した半
導体基板に不純物を導入し、縦型ＰＮＰ型バイポーラト
ランジスタのエミッタ領域を形成する第八の過程と、Ｐ
ＭＯＳトランジスタのゲート電極及びソース／ドレイン
領域に不純物を導入する第九過程と、ＮＭＯＳトランジ
スタのゲート電極及びソース／ドレイン領域に不純物を
導入する第十の過程と、を備えるＢｉ−ＣＭＯＳ半導体
装置の製造方法を提供する。

【００３３】本製造方法によれば、縦型ＰＮＰ型バイポ
ーラトランジスタのエミッタ領域と、ＣＭＯＳトランジ
スタを構成するＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタの各ソース／ドレイン領域とはそれぞれ独立に
形成される。このため、縦型ＰＮＰ型バイポーラトラン
ジスタのエミッタ領域とＰＭＯＳトランジスタのソース
／ドレイン領域のイオン注入条件をそれぞれ独立に設定
することができ、ひいては、それぞれの領域について最
適なイオン注入条件を設定することが可能になる。

【００３４】例えば、請求項７に記載されているよう
に、第五の過程においては、ＮＰＮ型バイポーラトラン
ジスタのベース領域上にも第二開口部を設けることがで
きる。これによって、第七の過程においては、第二多結
晶シリコン層をパターニングすることにより、ＮＰＮ型
バイポーラトランジスタのエミッタ電極を形成すること
が可能になる。

【００３５】すなわち、第二開口部を設けることによ
り、ＮＰＮ型バイポーラトランジスタのエミッタ電極の
形成と、第一多結晶シリコン層のエッチングとを同時に
行うことが可能になる。

【００３６】また、請求項８に記載されているように、
第二の過程におけるマスク層と第三の過程における各ゲ
ート電極は同一の多結晶シリコン層からなるものとする
ことができる。従って、この場合には、第二の過程と第
三の過程とを同時に行うことが可能になり、製造工程数
の削減を図ることができる。

【００３７】第七の過程における第三多結晶シリコン層
のパターニングは、例えば、請求項９に記載されている
ように、ＮＰＮ型バイポーラトランジスタのエミッタ電
極形成領域上にフォトレジストを形成し、このフォトレ
ジストをマスクとして第三多結晶シリコン層をエッチン
グすることにより行うことができる。この場合、第八の
過程における半導体基板への不純物の導入は、フォトレ
ジストを残したままの状態において、半導体基板の全面
にイオン注入を行うことにより、なされる。

【００３８】第八の過程における半導体基板への不純物
の導入時には、ＮＰＮ型バイポーラトランジスタのエミ
ッタ電極形成領域はフォトレジストで覆われ、半導体基
板の他の領域は酸化膜で覆われているため、半導体基板
の全面にイオン注入を行っても、確実に縦型ＰＮＰ型バ
イポーラトランジスタのエミッタ形成領域のみに対して
不純物が導入されることになる。

【００３９】従って、請求項１０に記載されているよう
に、酸化膜は、イオン注入の際のイオン注入エネルギー
に対してマスクとなり得る程度の厚さを有するように設
計することが望ましい。例えば、請求項１１に記載され
ているように、イオン注入エネルギーは１０乃至２５Ｋ
ｅＶの場合には、酸化膜は５００乃至１０００オングス
トロームの厚さに設定される。

【００４０】例えば、請求項１２に記載されているよう
に、第九の過程においては、ＮＰＮ型バイポーラトラン
ジスタのベース領域にも同時に不純物が導入されること
が好ましく、また、請求項１３に記載されているよう
に、第十の過程においては、縦型ＰＮＰ型バイポーラト
ランジスタのベース領域にも同時に不純物が導入される
ことが好ましい。

【００４１】これによって、Ｂｉ−ＣＭＯＳ半導体装置
の製造工程数の削減を図ることができる。

【００４２】請求項１４は、半導体基板上にＮＰＮ型バ
イポーラトランジスタと、縦型ＰＮＰ型バイポーラトラ
ンジスタと、ＣＭＯＳトランジスタとを形成したＢｉ−
ＣＭＯＳ半導体装置の製造方法において、半導体基板上
に、素子分離絶縁膜と、ＮＰＮ型バイポーラトランジス
タ及び縦型ＰＮＰ型バイポーラトランジスタの各ベース
領域と、ＰＭＯＳトランジスタのｎ型ウェルと、ＮＭＯ
Ｓトランジスタのｐ型ウェルと、を形成する第一の過程
と、縦型ＰＮＰ型バイポーラトランジスタのベース領域
上に第一多結晶シリコン層からなるマスク層を形成する
第二の過程と、ＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタの各ゲート電極を第二多結晶シリコン層から形
成する第三の過程と、全面に酸化膜を形成する第四の過
程と、ＮＰＮ型バイポーラトランジスタのベース領域上
において、及び、マスク層上において酸化膜にそれぞれ
第一開口部及び第二開口部を設ける第五の過程と、不純
物を含む第三多結晶シリコン層を全面に形成する第六の
過程と、第三多結晶シリコン層をパターニングし、ＮＰ
Ｎ型バイポーラトランジスタのエミッタ電極を形成し、
同時に、第二開口部を介して第一多結晶シリコン層を半
導体基板までエッチングする第七の過程と、第七の過程
におけるエッチングにより露出した半導体基板に不純物
を導入し、縦型ＰＮＰ型バイポーラトランジスタのエミ
ッタ領域を形成する第八の過程と、ＮＰＮ型バイポーラ
トランジスタのベース領域と、ＰＭＯＳトランジスタの
ゲート電極及びソース／ドレイン領域とに不純物を導入
する第九の過程と、縦型ＰＮＰ型バイポーラトランジス
タのベース領域と、ＮＭＯＳトランジスタのゲート電極
及びソース／ドレイン領域とに不純物を導入する第十の
過程と、を備えるＢｉ−ＣＭＯＳ半導体装置の製造方法
を提供する。

【００４３】本製造方法によれば、縦型ＰＮＰ型バイポ
ーラトランジスタのエミッタ領域と、ＣＭＯＳトランジ
スタを構成するＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタの各ソース／ドレイン領域とはそれぞれ独立に
形成される。このため、縦型ＰＮＰ型バイポーラトラン
ジスタのエミッタ領域とＰＭＯＳトランジスタのソース
／ドレイン領域のイオン注入条件をそれぞれ独立に設定
することができ、ひいては、それぞれの領域について最
適なイオン注入条件を設定することが可能になる。

【００４４】請求項２０は、半導体基板上に容量素子
と、縦型ＰＮＰ型バイポーラトランジスタと、ＣＭＯＳ
トランジスタとを形成したＢｉ−ＣＭＯＳ半導体装置の
製造方法において、半導体基板上に、素子分離絶縁膜
と、縦型ＰＮＰ型バイポーラトランジスタのベース領域
と、ＰＭＯＳトランジスタのｎ型ウェルと、ＮＭＯＳト
ランジスタのｐ型ウェルと、を形成する第一の過程と、
不純物を含む第一多結晶シリコン層を全面に形成する第
二の過程と、第一多結晶シリコン層をパターニングし、
容量素子の容量下部電極と、縦型ＰＮＰ型バイポーラト
ランジスタのベース領域上におけるマスク層と、ＰＭＯ
Ｓトランジスタ及びＮＭＯＳトランジスタの各ゲート電
極とを形成する第三の過程と、全面に酸化膜を形成する
第四の過程と、マスク層上において酸化膜に開口部を設
ける第五の過程と、不純物を含む第二多結晶シリコン層
を全面に形成する第六の過程と、第二多結晶シリコン層
をパターニングし、酸化膜を介して容量下部電極上に容
量上部電極を形成するとともに、開口部を介して第一多
結晶シリコン層を半導体基板までエッチングする第七の
過程と、第七の過程におけるエッチングにより露出した
半導体基板に不純物を導入し、縦型ＰＮＰ型バイポーラ
トランジスタのエミッタ領域を形成する第八の過程と、
ＰＭＯＳトランジスタのゲート電極及びソース／ドレイ
ン領域に不純物を導入する第九の過程と、縦型ＰＮＰ型
バイポーラトランジスタのベース領域と、ＮＭＯＳトラ
ンジスタのゲート電極及びソース／ドレイン領域とに不
純物を導入する第十の過程と、を備えるＢｉ−ＣＭＯＳ
半導体装置の製造方法を提供する。

【００４５】本製造方法によれば、縦型ＰＮＰ型バイポ
ーラトランジスタのエミッタ領域と、ＣＭＯＳトランジ
スタを構成するＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタの各ソース／ドレイン領域と、容量素子の容量
電極とはそれぞれ独立に形成される。このため、縦型Ｐ
ＮＰ型バイポーラトランジスタのエミッタ領域とＰＭＯ
Ｓトランジスタのソース／ドレイン領域のイオン注入条
件をそれぞれ独立に設定することができ、ひいては、そ
れぞれの領域について最適なイオン注入条件を設定する
ことが可能になる。

【００４６】請求項２１に記載されているように、本製
造方法は、第八の過程の後に、容量下部電極及び容量上
部電極、マスク層及び各ゲート電極にサイドウォールを
形成する過程をさらに備えることが好ましい。

【００４７】請求項２２に記載されているように、第七
の過程における第二多結晶シリコン層のパターニング
は、容量上部電極形成領域上にフォトレジストを形成
し、このフォトレジストをマスクとして第二多結晶シリ
コン層をエッチングすることにより行うことができる。
この場合、第八の過程における半導体基板への不純物の
導入は、フォトレジストを残したままの状態において、
半導体基板の全面にイオン注入を行うことにより、なさ
れる。

【００４８】第八の過程における半導体基板への不純物
の導入時には、容量素子の容量上部電極形成領域はフォ
トレジストで覆われ、半導体基板の他の領域は酸化膜で
覆われているため、半導体基板の全面にイオン注入を行
っても、確実に縦型ＰＮＰ型バイポーラトランジスタの
エミッタ形成領域のみに対して不純物が導入されること
になる。

【００４９】以上述べた全ての製造方法は、さらに、請
求項２５に記載されているように、全面に層間絶縁膜を
形成する過程と、層間絶縁膜にコンタクト孔を形成し、
該コンタクト孔にコンタクトプラグを形成する過程と、
コンタクトプラグと接触させて金属配線を形成する過程
と、をさらに備えることができる。

【００５０】

【発明の実施の形態】図１乃至図６は本発明に係るＢｉ
−ＣＭＯＳ半導体装置の製造方法の第一の実施形態を示
すＢｉ−ＣＭＯＳ半導体装置の断面図である。

【００５１】先ず、図１に示すように、Ｐ型シリコン基
板１上に素子形成領域を画定するフィールド酸化膜２を
形成した後、Ｐ型シリコン基板１の表面に厚さ５０〜２
００Åの酸化膜３を形成する。

【００５２】その後、ＮＰＮ型バイポーラトランジスタ
の高濃度Ｎ型コレクタ引き出し領域４、Ｎ型コレクタ領
域６及びＰ型ベース領域７、Ｖ−ＰＮＰ型バイポーラト
ランジスタの高濃度Ｐ型コレクタ引き出し領域５、Ｎ型
コレクタ領域８及びＰ型ベース領域９、ＣＭＯＳトラン
ジスタを構成するＰＭＯＳトランジスタのＮウェル１０
及びＮＭＯＳトランジスタのＰウェル１１を形成する。

【００５３】次に、図２に示すように、多結晶シリコン
層を全面に成長させ、この多結晶シリコン層をパターニ
ングして、Ｖ−ＰＮＰ型バイポーラトランジスタのＰ型
ベース領域９上にマスク層１２を形成し、同時に、ＰＭ
ＯＳトランジスタのゲート電極１３及びＮＭＯＳトラン
ジスタのゲート電極１４を形成する。

【００５４】次に、図３に示すように、Ｐ型シリコン基
板１の全面に厚さ５００〜１０００Åの酸化膜１５を形
成した後、ＮＰＮ型バイポーラトランジスタのＰ型ベー
ス領域７上の酸化膜１５及びＶ−ＰＮＰ型バイポーラト
ランジスタのマスク層１２上部の酸化膜１５をエッチン
グしてそれぞれエミッタコンタクト１６及び１７を開口
する。

【００５５】その後、全面に厚さ１０００〜２０００Å
の多結晶シリコン層１８を成長させ、この多結晶シリコ
ン層１８に１〜２×１０¹⁶ｃｍ^-2のドーズ量でヒ素をイ
オン注入する。

【００５６】次に、全面にフォトレジストを形成し、通
常のフォトリソグラフィー及びエッチングによりフォト
レジストをパターニングし、図４に示すように、ＮＰＮ
型バイポーラトランジスタのＰ型ベース領域７上のエミ
ッタ電極形成予定領域において、エミッタコンタクト１
６を覆うようなフォトレジスト１９を形成する。次い
で、このフォトレジスト１９をマスクとして、多結晶シ
リコン層１８をエッチングし、ＮＰＮ型バイポーラトラ
ンジスタのエミッタ電極２０を形成する。

【００５７】また、これと同時に、Ｖ−ＰＮＰ型バイポ
ーラトランジスタのエミッタコンタクト１７を介して、
マスク層１２を構成する多結晶シリコン層を酸化膜３の
表面までエッチングする。この後、フォトレジスト１
９を残したままの状態で、イオン注入エネルギー１０〜
２５ＫｅＶ、ドーズ量６〜１０×１０¹⁵ｃｍ^-2の条件で
ＢＦ₂を全面にイオン注入し、Ｖ−ＰＮＰ型バイポーラ
トランジスタのＰ型エミッタ領域２１を形成する。

【００５８】この後、フォトレジスト１９を除去する。

【００５９】次いで、図５に示すように、全面に厚さ５
００〜１０００Åの酸化膜（図示せず）を成長させた
後、異方性のドライエッチングを行って、ＮＰＮ型バイ
ポーラトランジスタのエミッタ電極２０、Ｖ−ＰＮＰ型
バイポーラトランジスタのマスク層１２、ＰＭＯＳトラ
ンジスタのゲート電極１３及びＮＭＯＳトランジスタの
ゲート電極１４の側壁にそれぞれサイドウォールを形成
する。

【００６０】その後、ＮＰＮ型バイポーラトランジスタ
のＰ型外部ベース領域２２、ＰＭＯＳのゲート電極１３
及びソース／ドレイン領域２５にＮ型不純物としてボロ
ン又はＢＦ₂をドーズ量１〜５×１０¹⁵ｃｍ^-2でイオン
注入する。

【００６１】一方、Ｖ−ＰＮＰ型バイポーラトランジス
タのＮ型ベース領域２４、ＮＭＯＳのゲート電極１４及
びソース／ドレイン領域２６にはＰ型不純物としてヒ素
をドーズ量２〜４×１０¹⁵ｃｍ^-2でイオン注入する。

【００６２】その後、熱処理を行うことにより、ＮＰＮ
型バイポーラトランジスタのエミッタ電極２０からベー
ス領域７内にヒ素が拡散し、Ｎ型エミッタ領域２３が形
成される。

【００６３】次に、上述の工程で形成された素子上に層
間絶縁膜２７を形成し、この層間絶縁膜２７にコンタク
ト２８を開口する。次いで、コンタクト２８内にタング
ステン等でプラグ２９を形成し、プラグ２９に接触する
ようにして各金属配線３０を形成する。

【００６４】このようにして、図６に示すＢｉ−ＣＭＯ
Ｓ半導体装置が得られる。

【００６５】上述の第一の実施形態によれば、図４に示
したように、フォトレジスト１９をマスクとして多結晶
シリコン層１８をエッチングすることにより、ＮＰＮ型
バイポーラトランジスタのエミッタ電極２０を形成す
る。このとき同時にＶ−ＰＮＰ型バイポーラトランジス
タのエミッタコンタクト１７を介して、マスク層１２を
構成している多結晶シリコン層を酸化膜３の表面までエ
ッチングする。次いで、フォトレジスト１９を残した状
態で、イオン注入エネルギー１０〜２５ＫｅＶ、ドーズ
量６〜１０×１０¹⁵ｃｍ^-2の条件でＢＦ₂を全面にイオ
ン注入してＶ−ＰＮＰ型バイポーラトランジスタのＰ型
エミッタ領域２１が形成される。

【００６６】この際、ＮＰＮ型バイポーラトランジスタ
のエミッタ電極２０上にはフォトレジスト１９があり、
また、ＣＭＯＳはその全面を厚さ５００〜１０００Åの
酸化膜１５で覆われている。従って、イオン注入エネル
ギーを上記の範囲内に設定することにより、酸化膜１５
はＢＦ₂に対してマスクとして機能し得るので、ＢＦ₂は
Ｐ型エミッタ領域２１にのみ注入されることになる。

【００６７】このＢＦ₂イオン注入工程（図４）はＰＭ
ＯＳトランジスタのソース/ドレイン領域２５形成のた
めのＢＦ₂イオン注入工程（図５）とは別工程であるの
で、Ｖ−ＰＮＰ型バイポーラトランジスタのＰ型エミッ
タ領域２１の形成のためのイオン注入条件とＰＭＯＳト
ランジスタのソース/ドレイン領域２５の形成のための
イオン注入条件とをそれぞれ独立して設定することがで
き、ひいては、それぞれのイオン注入条件を最適なもの
に設定することができる。

【００６８】図７乃至図１２は本発明に係るＢｉ−ＣＭ
ＯＳ半導体装置の製造方法の第二の実施形態を示すＢｉ
−ＣＭＯＳ半導体装置の断面図である。

【００６９】先ず、図７に示すように、Ｐ型シリコン基
板１上に素子形成領域を画定するフィールド酸化膜２を
形成した後、Ｐ型シリコン基板１の表面に厚さ５０〜２
００Åの酸化膜３を形成する。

【００７０】その後、Ｖ−ＰＮＰ型バイポーラトランジ
スタの高濃度Ｐ型コレクタ引き出し領域５、Ｎ型コレク
タ領域８及びＰ型ベース領域９と、ＰＭＯＳトランジス
タのＮウェル１０と、ＮＭＯＳトランジスタのＰウェル
１１とを形成する。

【００７１】次に、多結晶シリコン層をＰ型シリコン基
板１の全面に成長させ、この多結晶シリコン層にＮ型不
純物としてのヒ素又はリンをドーズ量２〜４×１０¹⁵ｃ
ｍ^-2でイオン注入する。次いで、この多結晶シリコン層
をパターニングし、図８に示すように、容量素子形成予
定領域に容量下部電極３１を形成し、Ｖ−ＰＮＰ型バイ
ポーラトランジスタのＰ型ベース領域９上にマスク層１
２を形成し、かつ、ＰＭＯＳのゲート電極１３及びＮＭ
ＯＳのゲート電極１４を形成する。

【００７２】次に、図９に示すように、全面に厚さ５０
０〜１０００Åの酸化膜１５を成長させた後、Ｖ−ＰＮ
Ｐ型バイポーラトランジスタにおけるマスク層１２の上
の酸化膜１５をエッチングし、エミッタコンタクト１７
を開口する。

【００７３】その後、全面に厚さ１０００〜２０００Å
の多結晶シリコン層１８を成長させ、この多結晶シリコ
ン層１８に１〜２×１０¹⁶ｃｍ^-2のドーズ量でヒ素をイ
オン注入する。

【００７４】次に、全面にフォトレジストを形成し、通
常のフォトリソグラフィー及びエッチングによりフォト
レジストをパターニングし、図１０に示すように、容量
素子の容量下部電極３１上において、フォトレジスト３
２を形成する。次いで、このフォトレジスト３２をマス
クとして、多結晶シリコン層１８をエッチングし、容量
上部電極３３を形成する。

【００７５】また、これと同時に、Ｖ−ＰＮＰ型バイポ
ーラトランジスタのエミッタコンタクト１７を介して、
マスク層１２を構成している多結晶シリコン層を酸化膜
３の表面までエッチングする。

【００７６】その後、フォトレジスト３２を残したま
ま、イオン注入エネルギー１０〜２５ＫｅＶ、ドーズ量
６〜１０×１０¹⁵ｃｍ^-2でＢＦ₂をイオン注入し、Ｖ−
ＰＮＰ型バイポーラトランジスタのＰ型エミッタ領域２
１を形成する。

【００７７】この後、フォトレジスト３２を除去する。

【００７８】次いで、図１１に示すように、全面に厚さ
５００〜１０００Åの酸化膜（図示せず）を成長させた
後、異方性のドライエッチングを行って、容量下部電極
３１及び容量上部電極３３、Ｖ−ＰＮＰの型バイポーラ
トランジスタマスク層１２、ＰＭＯＳトランジスタのゲ
ート電極１３及びＮＭＯＳトランジスタのゲート電極１
４の側壁にそれぞれサイドウォールを形成する。

【００７９】その後、ＰＭＯＳトランジスタのゲート電
極１３及びソース／ドレイン領域２５にＰ型不純物とし
てボロン又はＢＦ₂をドーズ量１〜５×１０¹⁵ｃｍ^-2で
イオン注入する。

【００８０】一方、Ｖ−ＰＮＰ型バイポーラトランジス
タのＮ型ベース領域２４、ＮＭＯＳトランジスタのゲー
ト電極１４及びソース／ドレイン領域２６にＮ型不純物
としてヒ素をドーズ量２〜４×１０¹⁵ｃｍ^-2でイオン注
入する。

【００８１】次に、上述の工程で形成された素子上に層
間絶縁膜２７を形成し、この層間絶縁膜２７にコンタク
ト２８を開口する。次いで、コンタクト２８内にタング
ステン等でプラグ２９を形成し、プラグ２９に接触する
ようにして各金属配線３０を形成する。

【００８２】このようにして、図１２に示すＢｉ−ＣＭ
ＯＳ半導体装置が得られる。

【００８３】上述の第二の実施形態によれば、第一の実
施形態と同様に、製造工程数を増やすことなく、容量素
子をも形成することができる。

【００８４】

【発明の効果】請求項１に係るＢｉ−ＣＭＯＳ半導体装
置の製造方法によれば、縦型ＰＮＰ型バイポーラトラン
ジスタのエミッタ領域を独立に形成することができるた
め、フォトレジスト工程を追加することなく、縦型ＰＮ
Ｐ型バイポーラトランジスタのエミッタ領域を最適なイ
オン注入条件で形成することができる。

【００８５】請求項３に係るＢｉ−ＣＭＯＳ半導体装置
の製造方法によれば、縦型ＰＮＰ型バイポーラトランジ
スタのエミッタ領域とＰＭＯＳトランジスタのソース／
ドレイン領域とはそれぞれ独立に形成される。このた
め、双方の領域のイオン注入条件を独立に設定すること
ができ、ひいては、それぞれの領域について最適なイオ
ン注入条件を設定することができる。

【００８６】請求項６又は１４に係るＢｉ−ＣＭＯＳ半
導体装置の製造方法によれば、縦型ＰＮＰ型バイポーラ
トランジスタのエミッタ領域と、ＣＭＯＳトランジスタ
を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタの各ソース／ドレイン領域とはそれぞれ独立に形成
される。このため、縦型ＰＮＰ型バイポーラトランジス
タのエミッタ領域とＰＭＯＳトランジスタのソース／ド
レイン領域のイオン注入条件をそれぞれ独立に設定する
ことができ、ひいては、それぞれの領域について最適な
イオン注入条件を設定することができる。

【００８７】請求項２０に係るＢｉ−ＣＭＯＳ半導体装
置の製造方法によれば、縦型ＰＮＰ型バイポーラトラン
ジスタのエミッタ領域と、ＣＭＯＳトランジスタを構成
するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
各ソース／ドレイン領域と、容量素子の容量電極とはそ
れぞれ独立に形成される。このため、縦型ＰＮＰ型バイ
ポーラトランジスタのエミッタ領域とＰＭＯＳトランジ
スタのソース／ドレイン領域のイオン注入条件をそれぞ
れ独立に設定することができ、ひいては、それぞれの領
域について最適なイオン注入条件を設定することが可能
になる。

【図面の簡単な説明】

【図１】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造
方法の第一の実施形態における一工程を示すＢｉ−ＣＭ
ＯＳ半導体装置の断面図である。

【図２】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造
方法の第一の実施形態における一工程を示すＢｉ−ＣＭ
ＯＳ半導体装置の断面図である。

【図３】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造
方法の第一の実施形態における一工程を示すＢｉ−ＣＭ
ＯＳ半導体装置の断面図である。

【図４】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造
方法の第一の実施形態における一工程を示すＢｉ−ＣＭ
ＯＳ半導体装置の断面図である。

【図５】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造
方法の第一の実施形態における一工程を示すＢｉ−ＣＭ
ＯＳ半導体装置の断面図である。

【図６】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造
方法の第一の実施形態における一工程を示すＢｉ−ＣＭ
ＯＳ半導体装置の断面図である。

【図７】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造
方法の第二の実施形態における一工程を示すＢｉ−ＣＭ
ＯＳ半導体装置の断面図である。

【図８】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造
方法の第二の実施形態における一工程を示すＢｉ−ＣＭ
ＯＳ半導体装置の断面図である。

【図９】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造
方法の第二の実施形態における一工程を示すＢｉ−ＣＭ
ＯＳ半導体装置の断面図である。

【図１０】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製
造方法の第二の実施形態における一工程を示すＢｉ−Ｃ
ＭＯＳ半導体装置の断面図である。

【図１１】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製
造方法の第二の実施形態における一工程を示すＢｉ−Ｃ
ＭＯＳ半導体装置の断面図である。

【図１２】本発明に係るＢｉ−ＣＭＯＳ半導体装置の製
造方法の第二の実施形態における一工程を示すＢｉ−Ｃ
ＭＯＳ半導体装置の断面図である。

【図１３】従来のＢｉ−ＣＭＯＳ半導体装置の製造方法
における一工程を示すＢｉ−ＣＭＯＳ半導体装置の断面
図である。

【図１４】従来のＢｉ−ＣＭＯＳ半導体装置の製造方法
における一工程を示すＢｉ−ＣＭＯＳ半導体装置の断面
図である。

【図１５】従来のＢｉ−ＣＭＯＳ半導体装置の製造方法
における一工程を示すＢｉ−ＣＭＯＳ半導体装置の断面
図である。

【図１６】従来のＢｉ−ＣＭＯＳ半導体装置の製造方法
における一工程を示すＢｉ−ＣＭＯＳ半導体装置の断面
図である。

【図１７】従来のＢｉ−ＣＭＯＳ半導体装置の製造方法
における一工程を示すＢｉ−ＣＭＯＳ半導体装置の断面
図である。

【図１８】従来のＢｉ−ＣＭＯＳ半導体装置の製造方法
における一工程を示すＢｉ−ＣＭＯＳ半導体装置の断面
図である。

【図１９】各ドーズ量におけるゲート寸法としきい値電
圧との関係を表すグラフである。

【図２０】ドーズ量と電流増幅率との関係を表すグラフ
である。

【符号の説明】

１Ｐ型シリコン基板２フィールド酸化膜３酸化膜４高濃度Ｎ型コレクタ引き出し領域５高濃度Ｐ型コレクタ引き出し領域６Ｎ型コレクタ領域７Ｐ型ベース領域８Ｎ型コレクタ領域９Ｐ型ベース領域１０Ｎウェル１１Ｐウェル１２マスク層１３ＰＭＯＳトランジスタのゲート電極１４ＮＭＯＳトランジスタのゲート電極１５酸化膜１６、１７エミッタコンタクト１８多結晶シリコン膜１９フォトレジスト２０エミッタ電極２１Ｐ型エミッタ領域２２Ｐ型外部ベース領域２３Ｎ型エミッタ領域２４Ｎ型ベース領域２５ＰＭＯＳトランジスタのソース／ドレイン領域２６ＮＭＯＳトランジスタのソース／ドレイン領域２７層間絶縁膜２８コンタクト２９プラグ３０金属配線３１容量下部電極３２フォトレジスト３３容量上部電極

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上にＮＰＮ型バイポーラトラ
ンジスタと、縦型ＰＮＰ型バイポーラトランジスタと、
ＣＭＯＳトランジスタとを形成したＢｉ−ＣＭＯＳ半導
体装置の製造方法において、前記縦型ＰＮＰ型バイポーラトランジスタのベース領域
の一部の領域上に第一多結晶シリコン層を形成する第一
の過程と、全面に酸化膜を形成する第二の過程と、前記前記縦型ＰＮＰ型バイポーラトランジスタのエミッ
タ形成領域上の前記酸化膜に開口部を設ける第三の過程
と、全面に第二多結晶シリコン層を形成する第四の過程と、前記第二多結晶シリコン層をパターニングし、同時に、
前記開口部を介して前記第一多結晶シリコン層を前記半
導体基板までエッチングする第五の過程と、前記酸化膜をマスクとして不純物をイオン注入し、前記
縦型ＰＮＰ型バイポーラトランジスタのエミッタ領域に
不純物を導入する第六の過程と、を備えるＢｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項２】前記第一の過程において、前記第一多結
晶シリコン層は前記ＣＭＯＳトランジスタのゲート電極
をも構成するように形成されるものであることを特徴と
する請求項１に記載のＢｉ−ＣＭＯＳ半導体装置の製造
方法。
【請求項３】半導体基板上にＮＰＮ型バイポーラトラ
ンジスタと、縦型ＰＮＰ型バイポーラトランジスタと、
ＣＭＯＳトランジスタとを形成したＢｉ−ＣＭＯＳ半導
体装置の製造方法において、前記縦型ＰＮＰ型バイポーラトランジスタのベース領域
の一部の領域上に第一多結晶シリコン層を形成する第一
の過程と、全面に酸化膜を形成する第二の過程と、前記縦型ＰＮＰ型バイポーラトランジスタのエミッタ形
成領域上の前記酸化膜に開口部を設ける第三の過程と、全面に第二多結晶シリコン層を形成する第四の過程と、前記第二多結晶シリコン層をパターニングし、同時に、
前記開口部を介して前記第一多結晶シリコン層を前記半
導体基板までエッチングする第五の過程と、前記酸化膜をマスクとして不純物をイオン注入し、前記
縦型ＰＮＰ型バイポーラトランジスタのエミッタ領域に
不純物を導入し、前記縦型ＰＮＰ型バイポーラトランジ
スタのエミッタ領域を形成する第六の過程と、ＰＭＯＳトランジスタのソース／ドレイン形成領域に不
純物を導入する第七の過程と、を備えるＢｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項４】前記第七の過程においては、前記ＰＭＯ
Ｓトランジスタのゲート電極にも同時に不純物が導入さ
れるものであることを特徴とする請求項３に記載のＢｉ
−ＣＭＯＳ半導体装置の製造方法。
【請求項５】前記第六の過程の後に、前記第一多結晶
シリコン層及び前記ゲート電極にサイドウォールを形成
する過程をさらに備えることを特徴とする請求項４に記
載のＢｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項６】半導体基板上にＮＰＮ型バイポーラトラ
ンジスタと、縦型ＰＮＰ型バイポーラトランジスタと、
ＣＭＯＳトランジスタとを形成したＢｉ−ＣＭＯＳ半導
体装置の製造方法において、前記半導体基板上に、素子分離絶縁膜と、前記ＮＰＮ型
バイポーラトランジスタ及び前記縦型ＰＮＰ型バイポー
ラトランジスタの各ベース領域と、ＰＭＯＳトランジス
タのｎ型ウェルと、ＮＭＯＳトランジスタのｐ型ウェル
と、を形成する第一の過程と、前記縦型ＰＮＰ型バイポーラトランジスタのベース領域
上に第一多結晶シリコン層からなるマスク層を形成する
第二の過程と、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジス
タの各ゲート電極を第二多結晶シリコン層から形成する
第三の過程と、全面に酸化膜を形成する第四の過程と、前記マスク層上において前記酸化膜に第一開口部を設け
る第五の過程と、不純物を含む第三多結晶シリコン層を全面に形成する第
六の過程と、前記第三多結晶シリコン層をパターニングするととも
に、前記第二開口部を介して前記第一多結晶シリコン層
を前記半導体基板までエッチングする第七の過程と、前記第七の過程におけるエッチングにより露出した前記
半導体基板に不純物を導入し、前記縦型ＰＮＰ型バイポ
ーラトランジスタのエミッタ領域を形成する第八の過程
と、前記ＰＭＯＳトランジスタのゲート電極及びソース／ド
レイン領域に不純物を導入する第九の過程と、前記ＮＭＯＳトランジスタのゲート電極及びソース／ド
レイン領域に不純物を導入する第十の過程と、を備えるＢｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項７】前記第五の過程においては、前記ＮＰＮ
型バイポーラトランジスタのベース領域上の前記酸化膜
にも第二開口部が設けられ、前記第七の過程においては、前記第三多結晶シリコン層
をパターニングすることにより、前記ＮＰＮ型バイポー
ラトランジスタのエミッタ電極が形成されることを特徴
とする請求項６に記載のＢｉ−ＣＭＯＳ半導体装置の製
造方法。
【請求項８】前記第二の過程における前記マスク層と
前記第三の過程における前記各ゲート電極は同一の多結
晶シリコン層からなるものであり、前記第二の過程と前
記第三の過程は同時に行われるものであることを特徴と
する請求項６又は７に記載のＢｉ−ＣＭＯＳ半導体装置
の製造方法。
【請求項９】前記第七の過程における前記第三多結晶
シリコン層のパターニングは、前記ＮＰＮ型バイポーラ
トランジスタのエミッタ電極形成領域上にフォトレジス
トを形成し、このフォトレジストをマスクとして前記第
三多結晶シリコン層をエッチングすることにより行わ
れ、前記第八の過程における前記半導体基板への不純物の導
入は、前記フォトレジストを残したままの状態におい
て、前記半導体基板の全面にイオン注入を行うことによ
り、なされるものであることを特徴とする請求項６乃至
８の何れか一項に記載のＢｉ−ＣＭＯＳ半導体装置の製
造方法。
【請求項１０】前記酸化膜は、前記イオン注入の際の
イオン注入エネルギーに対してマスクとなり得る程度の
厚さを有していることを特徴とする請求項９に記載のＢ
ｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項１１】前記酸化膜は５００乃至１０００オン
グストロームの厚さを有し、前記イオン注入エネルギー
は１０乃至２５ＫｅＶであることを特徴とする請求項１
０に記載のＢｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項１２】前記第九の過程においては、前記ＮＰ
Ｎ型バイポーラトランジスタのベース領域にも同時に不
純物が導入されることを特徴とする請求項６乃至１１の
何れか一項に記載のＢｉ−ＣＭＯＳ半導体装置の製造方
法。
【請求項１３】前記第十の過程においては、前記縦型
ＰＮＰ型バイポーラトランジスタのベース領域にも同時
に不純物が導入されることを特徴とする請求項６乃至１
２の何れか一項に記載のＢｉ−ＣＭＯＳ半導体装置の製
造方法。
【請求項１４】半導体基板上にＮＰＮ型バイポーラト
ランジスタと、縦型ＰＮＰ型バイポーラトランジスタ
と、ＣＭＯＳトランジスタとを形成したＢｉ−ＣＭＯＳ
半導体装置の製造方法において、前記半導体基板上に、素子分離絶縁膜と、前記ＮＰＮ型
バイポーラトランジスタ及び前記縦型ＰＮＰ型バイポー
ラトランジスタの各ベース領域と、ＰＭＯＳトランジス
タのｎ型ウェルと、ＮＭＯＳトランジスタのｐ型ウェル
と、を形成する第一の過程と、前記縦型ＰＮＰ型バイポーラトランジスタのベース領域
上に第一多結晶シリコン層からなるマスク層を形成する
第二の過程と、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジス
タの各ゲート電極を第二多結晶シリコン層から形成する
第三の過程と、全面に酸化膜を形成する第四の過程と、前記ＮＰＮ型バイポーラトランジスタのベース領域上に
おいて、及び、前記マスク層上において前記酸化膜にそ
れぞれ第一開口部及び第二開口部を設ける第五の過程
と、不純物を含む第三多結晶シリコン層を全面に形成する第
六の過程と、前記第三多結晶シリコン層をパターニングし、前記ＮＰ
Ｎ型バイポーラトランジスタのエミッタ電極を形成し、
同時に、前記第二開口部を介して前記第一多結晶シリコ
ン層を前記半導体基板までエッチングする第七の過程
と、前記第七の過程におけるエッチングにより露出した前記
半導体基板に不純物を導入し、前記縦型ＰＮＰ型バイポ
ーラトランジスタのエミッタ領域を形成する第八の過程
と、前記ＮＰＮ型バイポーラトランジスタのベース領域と、
前記ＰＭＯＳトランジスタのゲート電極及びソース／ド
レイン領域とに不純物を導入する第九の過程と、前記縦型ＰＮＰ型バイポーラトランジスタのベース領域
と、前記ＮＭＯＳトランジスタのゲート電極及びソース
／ドレイン領域とに不純物を導入する第十の過程と、を備えるＢｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項１５】前記第二の過程における前記マスク層
と前記第三の過程における前記各ゲート電極は同一の多
結晶シリコン層からなるものであり、前記第二の過程と
前記第三の過程は同時に行われるものであることを特徴
とする請求項１４に記載のＢｉ−ＣＭＯＳ半導体装置の
製造方法。
【請求項１６】前記第七の過程における前記第三多結
晶シリコン層のパターニングは、前記ＮＰＮ型バイポー
ラトランジスタのエミッタ電極形成領域上にフォトレジ
ストを形成し、このフォトレジストをマスクとして前記
第三多結晶シリコン層をエッチングすることにより行わ
れ、前記第八の過程における前記半導体基板への不純物の導
入は、前記フォトレジストを残したままの状態におい
て、前記半導体基板の全面にイオン注入を行うことによ
り、なされるものであることを特徴とする請求項１４又
は１５に記載のＢｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項１７】前記酸化膜は、前記イオン注入の際の
イオン注入エネルギーに対してマスクとなり得る程度の
厚さを有していることを特徴とする請求項１６に記載の
Ｂｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項１８】前記酸化膜は５００乃至１０００オン
グストロームの厚さを有し、前記イオン注入エネルギー
は１０乃至２５ＫｅＶであることを特徴とする請求項１
７に記載のＢｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項１９】前記第八の過程の後に、前記ＮＰＮ型
バイポーラトランジスタのエミッタ電極、前記マスク層
及び前記各ゲート電極にサイドウォールを形成する過程
をさらに備えることを特徴とする請求項７乃至１８の何
れか一項に記載のＢｉ−ＣＭＯＳ半導体装置の製造方
法。
【請求項２０】半導体基板上に容量素子と、縦型ＰＮ
Ｐ型バイポーラトランジスタと、ＣＭＯＳトランジスタ
とを形成したＢｉ−ＣＭＯＳ半導体装置の製造方法にお
いて、前記半導体基板上に、素子分離絶縁膜と、前記縦型ＰＮ
Ｐ型バイポーラトランジスタのベース領域と、ＰＭＯＳ
トランジスタのｎ型ウェルと、ＮＭＯＳトランジスタの
ｐ型ウェルと、を形成する第一の過程と、不純物を含む第一多結晶シリコン層を全面に形成する第
二の過程と、前記第一多結晶シリコン層をパターニングし、前記容量
素子の容量下部電極と、前記縦型ＰＮＰ型バイポーラト
ランジスタのベース領域上におけるマスク層と、ＰＭＯ
Ｓトランジスタ及びＮＭＯＳトランジスタの各ゲート電
極とを形成する第三の過程と、全面に酸化膜を形成する第四の過程と、前記マスク層上において前記酸化膜に開口部を設ける第
五の過程と、不純物を含む第二多結晶シリコン層を全面に形成する第
六の過程と、前記第二多結晶シリコン層をパターニングし、前記酸化
膜を介して前記容量下部電極上に容量上部電極を形成す
るとともに、前記開口部を介して前記第一多結晶シリコ
ン層を前記半導体基板までエッチングする第七の過程
と、前記第七の過程におけるエッチングにより露出した前記
半導体基板に不純物を導入し、前記縦型ＰＮＰ型バイポ
ーラトランジスタのエミッタ領域を形成する第八の過程
と、前記ＰＭＯＳトランジスタのゲート電極及びソース／ド
レイン領域に不純物を導入する第九の過程と、前記縦型ＰＮＰ型バイポーラトランジスタのベース領域
と、前記ＮＭＯＳトランジスタのゲート電極及びソース
／ドレイン領域とに不純物を導入する第十の過程と、を備えるＢｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項２１】前記第八の過程の後に、前記容量下部
電極及び前記容量上部電極、前記マスク層及び前記各ゲ
ート電極にサイドウォールを形成する過程をさらに備え
ることを特徴とする請求項２０に記載のＢｉ−ＣＭＯＳ
半導体装置の製造方法。
【請求項２２】前記第七の過程における前記第二多結
晶シリコン層のパターニングは、前記容量上部電極形成
領域上にフォトレジストを形成し、このフォトレジスト
をマスクとして前記第二多結晶シリコン層をエッチング
することにより行われ、前記第八の過程における前記半導体基板への不純物の導
入は、前記フォトレジストを残したままの状態におい
て、前記半導体基板の全面にイオン注入を行うことによ
り、なされるものであることを特徴とする請求項２０又
は２１に記載のＢｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項２３】前記酸化膜は、前記イオン注入の際の
イオン注入エネルギーに対してマスクとなり得る程度の
厚さを有していることを特徴とする請求項２２に記載の
Ｂｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項２４】前記酸化膜は５００乃至１０００オン
グストロームの厚さを有し、前記イオン注入エネルギー
は１０乃至２５ＫｅＶであることを特徴とする請求項２
３に記載のＢｉ−ＣＭＯＳ半導体装置の製造方法。
【請求項２５】全面に層間絶縁膜を形成する過程と、
前記層間絶縁膜にコンタクト孔を形成し、該コンタクト
孔にコンタクトプラグを形成する過程と、前記コンタクトプラグと接触させて金属配線を形成する
過程と、をさらに備えることを特徴とする請求項６乃至２４の何
れか一項に記載のＢｉ−ＣＭＯＳ半導体装置の製造方
法。