JP2000223600A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000223600A
JP2000223600A JP11022207A JP2220799A JP2000223600A JP 2000223600 A JP2000223600 A JP 2000223600A JP 11022207 A JP11022207 A JP 11022207A JP 2220799 A JP2220799 A JP 2220799A JP 2000223600 A JP2000223600 A JP 2000223600A
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emitter
bipolar transistor
semiconductor device
forming
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宏 吉田
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Abstract

(57)【要約】 【課題】 ＭＯＳのゲート電極及びソース／ドレイン領
域に加えて、バイポーラトランジスタの電極領域をもシ
リサイド化した、半導体装置を提供する。 【解決手段】 本半導体装置１００は、ＢｉＣＭＯＳ半
導体装置であって、ＰＭＯＳ領域１８及びＮＭＯＳ領域
２０では、従来のＢｉＣＭＯＳ半導体装置と同様に、Ｐ
+ 領域４８（ソース／ドレイン領域）、Ｎ+ 領域４４
（ソース／ドレイン領域）及びゲート電極４０の表層が
シリサイド化され、例えばＣｏＳｉからなるシリサイド
層７０が形成されている。本半導体装置のＮＰＮ領域１
４では、Ｎ+領域２４及びＰ+ 領域４８の表層がシリサ
イド化され、例えばＣｏＳｉからなるシリサイド層７０
が形成されており、Ｖ−ＰＮＰ領域１６では、Ｐ+ 領域
３２及びＮ+ 領域４４の表層がシリサイド化され、例え
ばＣｏＳｉからなるシリサイド層７０が形成されてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、イオン注入型エミ
ッタ構造を有するバイポーラトランジスタと、ＭＯＳト
ランジスタとを共通の半導体基板上に備え、ＭＯＳトラ
ンジスタのうちゲート電極の表層が少なくともシリサイ
ド化されていることに加えて、バイポーラトランジスタ
の所望の電極領域がシリサイド化されている半導体装置
及びその製造方法、特にそのようなシリサイド化電極領
域を有するＢｉＣＭＯＳ半導体装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】大型コンピュータに代わって、高速動作
性と装置コンパクト性の双方を必要とするエンジニアリ
ング・ワークステーション（ＥＷＳ）が発展して来るに
伴い、バイポーラトランジスタの高速特性と、ＣＭＯＳ
の高集積適応性及び低消費電力特性の両方の特性を利用
したＢｉＣＭＯＳ半導体装置が注目されていて、ＢｉＣ
ＭＯＳ半導体装置の構造及び製造方法も、盛んに研究さ
れている。
【０００３】例えば、ＢｉＣＭＯＳ半導体装置のバイポ
ーラトランジスタのエミッタ構造として、ＭＯＳトラン
ジスタのイオン注入工程と同じ工程でイオン注入して形
成できるイオン注入型エミッタ構造を使用する例が、最
近では多い。バイポーラトランジスタのエミッタ構造に
は、エミッタの形成方法の相違によって、イオン注入型
エミッタ構造と、固相拡散型エミッタ構造とがある。イ
オン注入型エミッタ構造は、所定の不純物濃度になるよ
うにイオン注入を行ってエミッタ領域を形成する構造で
あり、固相拡散型エミッタ構造は、不純物を含むポリシ
リコン層をエミッタ形成領域上に形成し、次いで熱処理
を施して不純物をポリシリコン層からエミッタ形成領域
に固相拡散させ、所定の不純物濃度を有するエミッタ領
域を形成する構造である。
【０００４】ＢｉＣＭＯＳ半導体装置では、前述のよう
に、イオン注入型エミッタ構造を採用する例が多い。そ
れは、イオン注入型エミッタ構造は、固相拡散型エミッ
タ構造に比べて、トランジスタ特性が多少劣るものの、
ＣＭＯＳのソース／ドレイン領域を形成するためのイオ
ン注入工程と同じ工程でエミッタを形成することがで
き、製造コストを大幅に低減することができるからであ
る。
【０００５】ところで、ＭＯＳトランジスタでは、微細
化に伴い、配線抵抗を低くするためにゲート電極にシリ
サイド化を施している。更に、同じく微細化に伴い、不
純物濃度を下げて浅い接合を形成しているためにソース
／ドレイン領域のシート抵抗も増大しているので、ソー
ス／ドレイン領域の表層にシリサイド化を施すことによ
り、ゲート電極同様に、ソース／ドレイン領域の電気抵
抗を低減させることが多い。一方、ＢｉＣＭＯＳ半導体
装置では、従来、電極のシリサイド化はＭＯＳトランジ
スタ側にのみ施されていて、バイポーラトランジスタの
ベース電極領域、エミッタ電極領域及びコレクタ電極領
域等にシリサイド化を施して電気抵抗を低減するという
考えは、従来、無かった。
【０００６】ここで、図１２から図１４を参照して、イ
オン注入型エミッタ構造のバイポーラトランジスタを有
する従来のＢｉＣＭＯＳ半導体装置の構成及びその製造
方法を説明する。図１２（ａ）から（ｃ）、図１３
（ｄ）から（ｆ）、及び、図１４（ｇ）と（ｈ）は、従
来の製造方法に従ってＢｉＣＭＯＳ半導体装置を製造す
る際の各工程の基板断面図である。従来のＢｉＣＭＯＳ
半導体装置を形成する際には、先ず、図１２（ａ）に示
すように、ｐ型基板１２上に、素子分離領域（フィール
ド酸化膜）１３を形成し、ＮＰＮバイポーラトランジス
タ形成領域１４（以下、ＮＰＮ領域１４と言う）、Ｖ−
ＰＮＰバイポーラトランジスタ形成領域１６（以下、Ｖ
−ＰＮＰ領域１６と言う）、ＰＭＯＳトランジスタ形成
領域１８（以下、ＰＭＯＳ領域１８と言う）、及びＮＭ
ＯＳトランジスタ形成領域２０（以下、ＮＭＯＳ領域２
０と言う）を区画する。
【０００７】次いで、常用の方法により、ＮＰＮ領域１
４には、Ｎ型コレクタ領域２２、Ｎ + 領域２４及びＰ型
ベース領域２６を形成する。また、Ｖ−ＰＮＰ領域１６
には、Ｎ型領域２８、Ｐ型コレクタ領域３０、Ｐ+ 領域
３２及びＮ型ベース領域３４を形成する。更に、ＰＭＯ
Ｓ領域１８及びＮＭＯＳ領域２０には、それぞれ、Ｎウ
エル３６及びＰウエル３８を形成する。また、各フィー
ルド領域には、ゲート酸化膜３９を成膜する。
【０００８】次いで、上述の基板全面にポリシリコン層
を成膜し、次いでパターニングして、図１２（ｂ）に示
すように、ＰＭＯＳ領域１８及びＮＭＯＳ領域２０にゲ
ート電極４０を形成する。ゲート電極４０にサイドウォ
ール４１を形成した後、次に、図１２（ｃ）に示すよう
に、Ｎ型エミッタ領域４２及びＮ+ 領域４４の形成領域
を除く領域を覆うマスク４６をレジスト膜で形成し、Ｎ
型不純物のイオン注入を行って、ＮＰＮ領域１４にＮ型
エミッタ領域４２、Ｖ−ＰＮＰ領域１６にＮ+ 領域４４
（ベース電極領域）、及び、ＮＭＯＳ領域２０にＮ+ 領
域４４（ソース／ドレイン領域）を形成する。
【０００９】次いで、図１３（ｄ）に示すように、Ｐ+
領域４８の形成領域を除く領域を覆うマスク５０をレジ
スト膜で形成し、Ｐ型不純物のイオン注入を行って、Ｎ
ＰＮ領域１４にＰ+ 領域４８（ベース電極領域）、Ｖ−
ＰＮＰ領域１６にＰ+ 領域４８（Ｐ型エミッタ領域）、
及び、ＰＭＯＳ領域１８にＰ+ 領域４８（ソース／ドレ
イン領域）を形成する。次に、図１３（ｅ）に示すよう
に、基板全面に酸化膜５１を成膜する。更に、図１３
（ｆ）に示すように、ＮＰＮ領域１４及びＶ−ＰＮＰ領
域１６を覆うマスク５２をレジスト膜で形成し、ＰＭＯ
Ｓ領域１８及びＮＭＯＳ領域２０から酸化膜５１をエッ
チング除去した後、ゲート電極４０、Ｎ+ 領域４４及び
Ｐ + 領域４８の表層をシリサイド化して、図１４（ｇ）
に示すようにシリサイド層７０を成膜する。
【００１０】次いで、図１４（ｈ）に示すように、層間
絶縁膜５３を基板全面に成膜し、コンタクトホールを開
口し、コンタクトホールをタングステンで埋め込んで層
間絶縁膜５３を貫通するコンタクト５４を形成する。次
いで、アルミニウム合金層を堆積し、パターニングして
配線５６を形成する。以上の工程を経て、図１４（ｈ）
に示すように、ＣＭＯＳトランジスタのゲート電極４０
及びソース／ドレイン領域４４、４８の表層がシリサイ
ド化されたＢｉＣＭＯＳを作製することができる。
【００１１】
【発明が解決しようとする課題】しかし、ＢｉＣＭＯＳ
半導体装置の微細化の進展とともにバイポーラトランジ
スタの電極領域も微細化され、バイポーラトランジスタ
の電極の高抵抗化が問題となっていた。そこで、本発明
の目的は、ＭＯＳのゲート電極及びソース／ドレイン領
域に加えて、バイポーラトランジスタの電極領域をもシ
リサイド化した、半導体装置を提供することである。
【００１２】また、従来、バイポーラトランジスタの電
極領域を経済的にシリサイド化する方法も確立されてい
なかった。そこで、本発明は、更に、ＭＯＳのゲート電
極及びソース／ドレイン領域に加えて、バイポーラトラ
ンジスタの電極領域をも経済的にシリサイド化する、半
導体装置の製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置（以下、第１の発明と言
う）は、イオン注入型エミッタ構造を有するバイポーラ
トランジスタと、ＭＯＳトランジスタとを共通の半導体
基板上に並設した半導体装置において、ＭＯＳトランジ
スタのゲート電極の表層がシリサイド化されていること
に加えて、バイポーラトランジスタのベース領域、エミ
ッタ領域及びコレクタ領域のうちの少なくとも一つの領
域の表層が、シリサイド層であることを特徴としてい
る。
【００１４】第１の発明、及び以下の第２から第４の発
明、並びに、第１から第４の発明方法では、高融点金属
とシリコンとの合金である限り、シリサイド層の組成に
は制約はなく、例えばＣｏＳｉ、ＷＳｉ、ＴｉＳｉ、Ｎ
ｉＳｉ等を好適に使用することできる。
【００１５】本発明に係る別の半導体装置（以下、第２
の発明と言う）は、イオン注入型エミッタ構造を備える
バイポーラトランジスタと、ＭＯＳトランジスタとを共
通の半導体基板上に並設した半導体装置において、シリ
コン基板表面に露出しているエミッタ・ベース接合が、
ＭＯＳトランジスタのゲート露極の形成工程と同じ工程
で成膜・パターニングされた環状ポリシリコンとその下
部の酸化膜とで覆われており、ＭＯＳトランジスタのゲ
ート電極の表層がシリサイド化されていることに加え
て、バイポーラトランジスタのベース領域、エミッタ領
域及びコレクタ領域の各領域の表層が、シリサイド層で
あることを特徴としている。
【００１６】本発明に係る更に別の発明（以下、第３の
発明と言う）は、固相拡散型エミッタ構造を備えるＮＰ
Ｎバイポーラトランジスタと、イオン注入型エミッタ構
造を備えるＶ−ＰＮＰバイポーラトランジスタと、ＭＯ
Ｓトランジスタとを共通の半導体基板上に並設した半導
体装置において、シリコン基板表面に露出しているエミ
ッタ・ベース接合が、ＭＯＳトランジスタのゲート露極
の形成工程と同じ工程で成膜・パターニングされた環状
ポリシリコンとその下部の酸化膜とで覆われており、Ｍ
ＯＳトランジスタのゲート電極の表層がシリサイド化さ
れていることに加えて、ＮＰＮバイポーラトランジスタ
のベース領域及びコレクタ領域、並びに、Ｖ−ＰＮＰバ
イポーラトランジスタのベース領域、エミッタ領域及び
コレクタ領域の各領域の表層が、シリサイド層であるこ
とを特徴としている。
【００１７】本発明に係る更に別の発明（以下、第４の
発明と言う）は、固相拡散型エミッタ構造を備えるＮＰ
Ｎバイポーラトランジスタと、イオン注入型エミッタ構
造を備えるＶ−ＰＮＰバイポーラトランジスタと、ＭＯ
Ｓトランジスタとを共通の半導体基板上に並設した半導
体装置において、シリコン基板表面に露出しているＰＮ
Ｐバイポーラトランジスタのエミッタ・ベース接合が、
固相拡散用ポリシリコン層の形成工程と同じ工程で、成
膜・パターニングされた環状ポリシリコンとその下部の
酸化膜で覆われており、ＭＯＳトランジスタのゲート電
極の表層がシリサイド化されていることに加えて、ＮＰ
Ｎバイポーラトランジスタのベース領域及びコレクタ領
域、並びに、Ｖ−ＰＮＰバイポーラトランジスタのベー
ス領域、エミッタ領域及びコレクタ領域の各領域の表層
がシリサイド層であることを特徴としている。
【００１８】第１の発明の半導体装置の製造方法（以
下、第１の発明方法と言う）は、イオン注入型エミッタ
構造を有するバイポーラトランジスタと、ＭＯＳトラン
ジスタとを共通の半導体基板上に備える、第１の発明に
係る半導体装置の製造方法であって、半導体基板上にバ
イポーラトランジスタを構成するベース領域、コレクタ
領域及びエミッタ領域、並びにＭＯＳトランジスタを構
成するゲート電極及びソース／ドレイン領域を形成した
後、シリコン基板表面に露出しているエミッタ・ベース
接合の上に環状のマスクを形成する工程と、マスクを使
ってシリサイド化を施し、ＭＯＳトランジスタのゲート
電極及びソース／ドレイン領域の表層、並びにバイポー
ラトランジスタのコレクタ領域及びベース領域の表層を
シリサイド層にする工程とを備えていることを特徴とし
ている。
【００１９】第１の発明方法では、好適には、マスクを
形成する工程では、エミッタ領域を露出させ、かつ、エ
ミッタ領域を取り囲んでベース領域から分離する環状の
分離領域を覆う環状のマスクを形成する。これにより、
エミッタ領域の表層をシリサイド化することができる。
【００２０】第１の発明方法では、バイポーラトランジ
スタの電極領域をシリサイド化するためには、マスクを
形成することが必要であって、そのために別途のフォト
リソグラフィ及びエッチング工程が必要になる。そこ
で、以下の第２から第４の発明方法は、第１の発明方法
を改良して、別途のフォトリソグラフィ及びエッチング
工程を不要にし、バイポーラトランジスタの電極領域を
経済的にシリサイド化している。
【００２１】第２の発明の半導体装置の製造方法（以
下、第２の発明方法と言う）は、イオン注入型エミッタ
構造を備えるバイポーラトランジスタと、ＭＯＳトラン
ジスタとを共通の半導体基板上に並設した第２の発明に
係る半導体装置の製造方法であって、半導体基板にＭＯ
Ｓトランジスタのウエルを形成し、バイポーラトランジ
スタのコレクタ領域及びベース領域を形成した後、基板
上にポリシリコン層を成膜し、パターニングしてＭＯＳ
トランジスタのゲート電極を形成する際、同時に、エミ
ッタ形成領域を露出させ、かつ、シリコン基板表面に露
出しているエミッタ・ベース接合の上に環状のマスクを
形成する工程と、環状マスクを使ってシリサイド化を施
し、ＭＯＳトランジスタのゲート電極及びソース／ドレ
イン領域の表層、並びにバイポーラトランジスタのコレ
クタ領域、エミッタ領域及びベース領域の表層をシリサ
イド層にする工程とを備えていることを特徴としてい
る。
【００２２】第３の発明の半導体装置の製造方法（以
下、第３の発明方法と言う）は、固相拡散型エミッタ構
造を備えるＮＰＮバイポーラトランジスタと、イオン注
入型エミッタ構造を備えるＶ−ＰＮＰバイポーラトラン
ジスタと、ＭＯＳトランジスタとを共通の半導体基板上
に並設した第３の発明に係る半導体装置の製造方法であ
って、基板上にポリシリコン層を成膜し、パターニング
してＭＯＳトランジスタのゲート電極を形成する際、同
時に、ＰＮＰバイポーラトランジスタのエミッタ形成領
域を露出させ、かつ、シリコン基板表面に露出している
エミッタ・ベース接合の上に環状のマスクを形成する工
程と、環状マスクを使ってシリサイド化を施し、ＭＯＳ
トランジスタのゲート電極及びソース／ドレイン領域の
表層、並びにバイポーラトランジスタのコレクタ領域、
エミッタ領域及びベース領域の表層をシリサイド層にす
る工程とを備えていることを特徴としている。
【００２３】第４の発明の半導体装置の製造方法（以
下、第４の発明方法と言う）は、固相拡散型エミッタ構
造を備えるＮＰＮバイポーラトランジスタと、イオン注
入型エミッタ構造を備えるＶ−ＰＮＰバイポーラトラン
ジスタと、ＭＯＳトランジスタとを共通の半導体基板上
に並設した第４の発明に係る半導体装置の製造方法であ
って、固相拡散用ポリシリコン層を基板全面に成膜し、
次いでパターニングして、ＮＰＮバイポーラトランジス
タのエミッタ形成領域上に固相拡散用ポリシリコン層を
形成する際、同時に、ＰＮＰバイポーラトランジスタの
エミッタ形成領域を露出させ、かつ、シリコン基板表面
に露出しているエミッタ・ベース接合の上に環状のマス
クを形成する工程と、環状マスクを使ってシリサイド化
を施し、ＭＯＳトランジスタのゲート電極及びソース／
ドレイン領域の表層、並びにバイポーラトランジスタの
コレクタ領域、エミッタ領域及びベース領域の表層をシ
リサイド層にする工程とを備えていることを特徴として
いる。
【００２４】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。半導体装置の実施形態例１ 本実施形態例は、第１の発明に係る半導体装置の実施形
態の一例であって、図１は本実施形態例の半導体装置の
構成を示す基板断面図である。実施形態例の半導体装置
１００は、ＢｉＣＭＯＳ半導体装置であって、図１に示
すように、それぞれ、ｐ型基板１２上に、素子分離領域
（フィールド酸化膜）１３で区画された、ＮＰＮバイポ
ーラトランジスタ形成領域１４（以下、ＮＰＮ領域１４
と言う）、Ｖ−ＰＮＰバイポーラトランジスタ形成領域
１６（以下、Ｖ−ＰＮＰ領域１６と言う）、ＰＭＯＳト
ランジスタ形成領域１８（以下、ＰＭＯＳ領域１８と言
う）、及びＮＭＯＳトランジスタ形成領域２０（以下、
ＮＭＯＳ領域２０と言う）を備えている。
【００２５】ＮＰＮ領域１４には、Ｎ型コレクタ領域２
２、Ｎ+ 領域２４（コレクタ電極領域、以下同様）、Ｐ
型ベース領域２６、Ｐ+ 領域４８（ベース電極領域、以
下同様）、及びＮ型エミッタ領域４２が、所定の場所に
形成されている。また、Ｖ−ＰＮＰ領域１６には、Ｎ型
領域２８、Ｐ型コレクタ領域３０、Ｐ+領域３２（コレ
クタ電極領域、以下同様）、Ｎ型ベース領域３４、Ｎ+
領域４４（ベース電極領域、以下同様）、及びＰ型エミ
ッタ領域４８が、所定の場所に形成されている。ＮＰＮ
領域１４のＮ型エミッタ領域４２、及びＶ−ＰＮＰ領域
１６のＰ型エミッタ領域４８は、それぞれ、イオン注入
方式により形成されている。
【００２６】ＰＭＯＳ領域１８には、Ｎウエル３６が形
成され、Ｎウエル３６内に二つのＰ + 領域４８（ソース
／ドレイン領域）が形成され、更に、Ｐ+ 領域４８の間
でＮウエル３６上にゲート酸化膜３９を介してサイドウ
ォール４１を有するゲート電極４０が形成されている。
ＮＭＯＳ領域２０には、Ｐウエル３８が形成され、Ｐウ
エル３８内に二つのＮ + 領域４４（ソース／ドレイン領
域）が形成され、更に、Ｎ+ 領域４４の間でＰ + エル３
８上にゲート酸化膜３９を介してサイドウォール４１を
有するゲート電極４０が形成されている。
【００２７】ＰＭＯＳ領域１８及びＮＭＯＳ領域２０で
は、従来のＢｉＣＭＯＳ半導体装置と同様に、Ｐ+ 領域
４８（ソース／ドレイン領域）、Ｎ+ 領域４４（ソース
／ドレイン領域）及びゲート電極４０の表層がシリサイ
ド化され、例えばＣｏＳｉからなるシリサイド層７０が
形成されている。更に、本実施形態例のＮＰＮ領域１４
では、Ｎ+ 領域２４及びＰ+ 領域４８の表層がシリサイ
ド化され、例えばＣｏＳｉからなるシリサイド層７０が
形成されており、Ｖ−ＰＮＰ領域１６では、Ｐ+ 領域３
２及びＮ+ 領域４４の表層がシリサイド化され、例えば
ＣｏＳｉからなるシリサイド層７０が形成されている。
なお、ＮＰＮ，ＰＮＰのいずれの領域においても、シリ
コン基板表面に存在するエミッタ・ベース接合が、酸化
膜５１で覆われている。この酸化膜５１が、シリサイド
化の際にマスクとなるので、シリサイド化を行っても、
前述のエミッタ・ベース接合が短絡することはない。
【００２８】基板全面に層間絶縁膜５３が成膜され、層
間絶縁膜５３を貫通するコンタクト５４が、コンタクト
ホールをタングステンで埋め込んで形成され、ＮＰＮ領
域１４のＮ+ 領域２４、Ｎ型エミッタ領域４２、及びＰ
+ 領域４８、Ｖ−ＰＮＰ領域１６のＰ+ 領域３２、Ｐ型
エミッタ領域４８及びＮ+ 領域４４、ＰＭＯＳ領域１８
のＰ+ 領域４８、並びにＮＭＯＳ領域２０のＮ+ 領域４
４に接続している。更に、アルミニウム合金からなる配
線５６が層間絶縁膜５３上に形成され、コンタクト５４
の上端と接続している。
【００２９】半導体装置の実施形態例２ 本実施形態例は、第１の発明に係る半導体装置の実施形
態の別の例であって、図２は本実施形態例の半導体装置
の構成を示す基板断面図である。実施形態例の半導体装
置１０２は、ＢｉＣＭＯＳ半導体装置であって、図２に
示すように、ＮＰＮ領域１４のＮ型エミッタ領域４２の
表層、及びＶ−ＰＮＰ領域１６のＰ型エミッタ領域４８
の表層がシリサイド化され、例えばＣｏＳｉからなるシ
リサイド層７０が形成されていることを除いて、実施形
態例１の半導体装置１００と同じ構成を備えている。
【００３０】半導体装置の実施形態例３ 本実施形態例は、第２の発明に係る半導体装置の実施形
態の一例であって、図３（ａ）は本実施形態例の半導体
装置の構成を示す基板断面図、図３（ｂ）はリング状マ
スクの平面図である。本実施形態例の半導体装置１０４
は、ＢｉＣＭＯＳ半導体装置であって、次のことを除い
て、実施形態例２の半導体装置１０２と同じ構成を備え
ている。
【００３１】即ち、実施形態例２のＮＰＮ領域１４のＮ
型エミッタ領域４２、及びＶ−ＰＮＰ領域１６のＰ型エ
ミッタ領域４８の構成とは異なり、本実施形態例のＮ型
エミッタ領域４２及びＰ型エミッタ領域４８は、図３
（ａ）に示すように、ＰＭＯＳ領域１８及びＮＭＯＳ２
０のゲート電極４０の形成工程と同じ工程で成膜され、
パターニングされたポリシリコン層からなるリング状マ
スク６１、６２により取り囲まれている。リング状マス
ク６１、６２は、図３（ｂ）に示すように、エミッタ領
域４２、４８を環状に取り囲んでいる。また、リング状
マスク６１、６２の表層がシリサイド化され、例えばＣ
ｏＳｉからなるシリサイド層７０が形成されている。な
お、ＮＰＮ，ＰＮＰいずれの領域においても、シリコン
基板表面に存在するエミッタ・ベース接合は、酸化膜３
９とリング状マスク６１、６２で覆われている。このた
め、エミッタ・ベース接合が短絡することなくシリサイ
ド化することができる。
【００３２】半導体装置の実施形態例４ 本実施形態例は、第３の発明に係る半導体装置の実施形
態の一例であって、図４（ａ）は本実施形態例の半導体
装置の構成を示す基板断面図である。本実施形態例の半
導体装置１０６は、ＢｉＣＭＯＳ半導体装置であって、
次のことを除いて、実施形態例３の半導体装置１０４と
同じ構成を備えている。即ち、実施形態例２のＮＰＮ領
域１４のＮ型エミッタ領域４２の構成とは異なり、本実
施形態例のＮ型エミッタ領域４２は、固相拡散方式で形
成されており、図４（ａ）に示すように、Ｎ型エミッタ
４２上にＮ型不純物の拡散元となったポリシリコン層６
４が形成され、Ｎ型エミッタ領域４２はポリシリコン層
６４及びコンタクト５４を介して配線５６と接続されて
いる。また、ポリシリコン層６４の表層はシリサイド化
され、例えばＣｏＳｉからなるシリサイド層７０が形成
されている。
【００３３】半導体装置の実施形態例５ 本実施形態例は、第４の発明に係る半導体装置の実施形
態の一例であって、図４（ｂ）は本実施形態例の半導体
装置の構成を示す基板断面図である。本実施形態例の半
導体装置１０６は、ＢｉＣＭＯＳ半導体装置であって、
次のことを除いて、実施形態例４の半導体装置１０６と
同じ構成を備えている。
【００３４】即ち、本実施形態例では、Ｖ−ＰＮＰ領域
１６のＰ型エミッタ領域４２を取り囲むリング状マスク
６２は、図４（ｂ）に示すように、実施形態例４のＶ−
ＰＮＰ領域１６のＰ型エミッタ領域４８を取り囲むリン
グ状マスク６２と同じ形状を備えているものの、実施形
態例４のリング状マスク６２とは異なり、Ｎ型不純物の
拡散元となるポリシリコン層６４の形成工程と同じ工程
で成膜され、パターニングされたポリシリコン層６４で
形成されている。
【００３５】半導体装置の製造方法の実施形態例１ 本実施形態例は、実施形態例１の半導体装置１００を製
造するための方法であって、第１の発明方法に係る半導
体装置の製造方法の実施形態の一例である。図５（ａ）
から（ｃ）は、それぞれ、本実施形態例方法に従って実
施形態例１の半導体装置を製造する際の各工程の基板断
面図である。本実施形態例方法では、前述した従来の方
法に従って、ＮＰＮ領域１４に、Ｎ型コレクタ領域２
２、Ｎ+ 領域２４及びＰ型ベース領域２６を形成する。
また、Ｖ−ＰＮＰ領域１６には、Ｎ型領域２８、Ｐ型コ
レクタ領域３０、Ｐ+ 領域３２及びＮ型ベース領域３４
を形成する。ＰＭＯＳ領域１８及びＮＭＯＳ領域２０に
は、それぞれ、Ｎウエル３６及びＰウエル３８を形成す
る。また、各フィールド領域には、ゲート酸化膜３９を
成膜する。
【００３６】更に、ＰＭＯＳ領域１８及びＮＭＯＳ領域
２０にゲート電極４０及びサイドウォール４１を形成す
る。次いで、Ｎ型不純物のイオン注入を行って、Ｎ型エ
ミッタ領域４２及びＮ+ 領域４４を形成する。続いて、
Ｐ型不純物のイオン注入を行って、Ｐ+ 領域４８を形成
する。次に、酸化膜５１を成膜する。これにより、図１
３（ｅ）に示す状態の基板を形成することができる。
【００３７】本実施形態例方法では、次いで、マスク５
８をレジスト膜で形成する。マスク５８は、図５（ａ）
に示すように、ＮＰＮ領域１４では、エミッタ領域４２
と、エミッタ領域４２を取り囲んでベース領域４８から
分離する環状の分離領域４７とを覆い、Ｖ−ＰＮＰ領域
１６では、エミッタ領域４８と、エミッタ領域４８を取
り囲んでベース領域４４から分離する環状の分離領域４
９とを覆う。マスク５８で覆った領域以外の領域は露出
している。次いで、マスク５８を使って、酸化膜５１を
エッチングし、酸化膜５１が、図５（ａ）に示すよう
に、ＮＰＮ領域１４では、エミッタ領域４２と分離領域
４７とを覆い、Ｖ−ＰＮＰ領域１６では、エミッタ領域
４８と分離領域４９とを覆うようにする。
【００３８】更に、レジスト５８を除去後、酸化膜５１
をマスクとしてシリサイド化を施し、図５（ｂ）に示す
ように、ＮＰＮ領域１４では、ベース領域４８及びコレ
クタ領域２４の表層、Ｖ−ＰＮＰ領域１６では、ベース
領域４４及びコレクタ領域３２の表層、ＰＭＯＳ領域１
８ではゲート電極４０及びソース／ドレイン領域４８の
表層、並びに、ＮＭＯＳ領域２０ではゲート電極４０及
びソース／ドレイン領域４４の表層をシリサイド化し
て、シリサイド層７０を形成する。シリサイド化する際
の高融点金属の種類に制約はなく、例えばＣｏ、Ｗ等を
使用する。
【００３９】次いで、図５（ｃ）に示すように、エミッ
タ領域４２、４８を露出させるように、酸化膜３９、５
１を開口する。次いで、層間絶縁膜５３を基板全面に成
膜し、コンタクトホールを開口し、コンタクトホールを
タングステンで埋め込んで層間絶縁膜５３を貫通するコ
ンタクト５４を形成する。次いで、アルミニウム合金層
を堆積し、パターニングして配線５６を形成する。以上
の工程により、実施形態例１の半導体装置１００を製造
することができる。
【００４０】半導体装置の製造方法の実施形態例２ 本実施形態例は、実施形態例２の半導体装置１０２を製
造するための方法であって、第１の発明方法に係る半導
体装置の製造方法の実施形態の別の例である。図６
（ａ）から（ｃ）は、それぞれ、本実施形態例方法に従
って実施形態例２の半導体装置を製造する際の各工程の
基板断面図である。半導体装置の製造方法の実施形態例
２と同様にして、半導体装置の従来の製造方法で説明し
た図１３（ｅ）に示す状態の基板を形成する。
【００４１】本実施形態例方法では、次いで、マスク５
８をレジスト膜で形成する。マスク５８は、図６（ａ）
に示すように、ＮＰＮ領域１４では、エミッタ領域４２
を露出させ、かつ、エミッタ領域４２を取り囲んでベー
ス領域４８から分離する分離領域４７を環状に覆い、Ｖ
−ＰＮＰ領域１６では、エミッタ領域４８を露出させ、
かつ、エミッタ領域４８を取り囲んでベース領域４４か
ら分離する分離領域４９を環状に覆う。マスク５８で覆
った領域以外の基板は露出している。次いで、マスク５
８を使って、酸化膜５１をエッチングし、酸化膜５１
が、図６（ａ）に示すように、ＮＰＮ領域１４では、エ
ミッタ領域４２を取り囲んでベース領域４８とを分離す
る分離領域４７上を覆い、Ｖ−ＰＮＰ領域１６では、エ
ミッタ領域４２を取り囲んでベース領域４８とを分離す
る分離領域４９上を覆うようにする。
【００４２】更に、レジストマスク５８を除去後、酸化
膜５１をマスクとしてシリサイド化を施し、図６（ｂ）
に示すように、ＮＰＮ領域１４では、ベース電極領域４
８、エミッタ領域４２及びコレクタ電極領域２４の表
層、Ｖ−ＰＮＰ領域１６では、ベース電極領域４４、エ
ミッタ領域４８及びコレクタ電極領域３２の表層、ＰＭ
ＯＳ領域１８ではゲート電極４０及びソース／ドレイン
領域４８の表層、並びに、ＮＭＯＳ領域２０ではゲート
電極４０及びソース／ドレイン領域４４の表層をシリサ
イド化する。シリサイド化する際の高融点金属の種類に
制約はなく、例えばＣｏ、Ｗ等を使用する。
【００４３】次いで、図６（ｃ）に示すように、層間絶
縁膜５３を基板全面に成膜し、コンタクトホールを開口
し、コンタクトホールをタングステンで埋め込んで層間
絶縁膜５３を貫通するコンタクト５４を形成する。次い
で、アルミニウム合金層を堆積し、パターニングして配
線５６を形成する。以上の工程により、実施形態例２の
半導体装置１０２を製造することができる。
【００４４】半導体装置の製造方法の実施形態例３ 半導体装置の製造方法の実施形態例１及び２は、ＮＰＮ
領域１４及びＶ−ＰＮＰ領域１６の電極領域をシリサイ
ド化するためには、マスク５８を形成することが必要で
あって、そのために別途のフォトリソグラフィ及びエッ
チング工程が必要になる。そこで、本実施形態例方法
は、実施形態例方法１及び２を改良して、別途のフォト
リソグラフィ及びエッチング工程を不要にした方法であ
る。
【００４５】本実施形態例は、実施形態例３の半導体装
置１０４を製造するための方法であって、第２の発明方
法に係る半導体装置の製造方法の実施形態の一例であ
る。図７（ａ）と（ｂ）及び図８（ｃ）から（ｅ）は、
それぞれ、本実施形態例方法に従って実施形態例３の半
導体装置を製造する際の各工程の基板断面図である。本
実施形態例方法では、前述した従来の方法に従って、Ｎ
ＰＮ領域１４に、Ｎ型コレクタ領域２２、Ｎ+ 領域２４
及びＰ型ベース領域２６を形成する。また、Ｖ−ＰＮＰ
領域１６には、Ｎ型領域２８、Ｐ型コレクタ領域３０、
Ｐ+ 領域３２及びＮ型ベース領域３４を形成する。ＰＭ
ＯＳ領域１８及びＮＭＯＳ領域２０には、それぞれ、Ｎ
ウエル３６及びＰウエル３８を形成する。また、各フィ
ールド領域には、ゲート酸化膜３９を成膜する。これに
より、図１２（ａ）に示した状態の基板を形成すること
ができる。
【００４６】次いで、基板全面にポリシリコン層を成膜
し、次いでパターニングして、図７（ａ）に示すよう
に、ＰＭＯＳ領域１８及びＮＭＯＳ領域２０にゲート電
極４０を形成する。同時に、ポリシリコン層のパターニ
ングにより、ＮＰＮ領域１４およびＶ−ＰＮＰ領域１６
に、リング状マスク６２を、それぞれ、図３（ｂ）に示
すように、形成する。マスク６１、６２で覆った領域以
外は露出している。
【００４７】ゲート電極４０及びリング状マスク６１、
６２にサイドウォール４１を形成した後、次に、図７
（ｂ）に示すように、ＮＰＮ領域１４のＮ型エミッタ領
域４２（エミッタ形成領域５９）及びＶ−ＰＮＰ領域１
６のＮ+ 領域４４（ベース形成領域５９）を除く領域を
覆うマスク６３を形成し、Ｎ型不純物のイオン注入を行
って、ＮＰＮ領域１４にＮ型エミッタ領域４２を、Ｖ−
ＰＮＰ領域１６にＮ+ 領域４４を形成する。合わせて、
ＮＭＯＳ領域２０にＮ+ 領域４４（ソース／ドレイン領
域）を形成する。次いで、図８（ｃ）に示すように、Ｐ
+ 領域４８を除く領域を覆うマスク６４を形成し、Ｐ型
不純物のイオン注入を行って、ＮＰＮ領域１４、Ｖ−Ｐ
ＮＰ領域１６、及びＰＭＯＳ領域１８にＰ+ 領域４８を
形成し、それぞれ、ベース電極領域、エミッタ領域、及
び、ソース／ドレイン領域とする。
【００４８】次に、図８（ｄ）に示すように、リング状
マスク６１、６２をマスクにして、ＮＰＮ領域１４のＮ
型エミッタ領域４２、ベース電極領域４８、及びコレク
タ電極領域２４の表層、Ｖ−ＰＮＰ領域１６のベース電
極領域４４、エミッタ領域４８、及びコレクタ電極領域
３２の表層、ＰＭＯＳ領域１８のゲート電極４０及びソ
ース／ドレイン領域４８の表層、並びに、ＮＭＯＳ領域
２０のゲート電極４０及びソース／ドレイン領域４４の
表層にシリサイド化を施して、シリサイド層７０を形成
する。
【００４９】続いて、図８（ｅ）に示すように、層間絶
縁膜５３を基板全面に成膜し、コンタクトホールを開口
し、コンタクトホールをタングステンで埋め込んで層間
絶縁膜５３を貫通するコンタクト５４を形成する。次い
で、アルミニウム合金層を堆積し、パターニングして配
線５６を形成する。以上の工程により、実施形態例３の
半導体装置１０４を形成することができる。
【００５０】本実施形態例では、ＮＰＮ領域１４のエミ
ッタ領域４２及びＶ−ＰＮＰ領域１６のエミッタ領域４
８にコンタクト５４を形成する際、リング状マスク６
１、６２により自己整合的にコンタクト５４を位置決め
することができる。
【００５１】半導体装置の製造方法の実施形態例４ 本実施形態例は、実施形態例４の半導体装置１０６を製
造するための方法であって、第３の発明方法に係る半導
体装置の製造方法の実施形態の一例である。図９（ａ）
から（ｃ）、及び図１０（ｄ）から（ｆ）は、それぞ
れ、本実施形態例方法に従って実施形態例４の半導体装
置を製造する際の各工程の基板断面図である。本実施形
態例では、先ず、前述した従来の方法に従って、ＮＰＮ
領域１４に、Ｎ型コレクタ領域２２、Ｎ+ 領域２４及び
Ｐ型ベース領域２６を形成する。また、Ｖ−ＰＮＰ領域
１６には、Ｎ型領域２８、Ｐ型コレクタ領域３０、Ｐ+
領域３２及びＮ型ベース領域３４を形成する。ＰＭＯＳ
領域１８及びＮＭＯＳ領域２０には、それぞれ、Ｎウエ
ル３６及びＰウエル３８を形成する。また、各フィール
ド領域には、ゲート酸化膜３９を成膜する。これによ
り、図９（ａ）に示す状態の基板を形成することができ
る。
【００５２】次いで、基板全面にポリシリコン層を成膜
し、次いでパターニングして、図９（ａ）に示すよう
に、ＰＭＯＳ領域１８及びＮＭＯＳ領域２０にゲート電
極４０を形成する。同時に、ポリシリコン層のパターニ
ングにより、Ｖ−ＰＮＰ領域１６に、エミッタ形成領域
５９を露出させ、かつ、エミッタ形成領域５９を取り囲
んでベース形成領域３４から分離する分離領域を環状に
覆うリング状マスク６２を形成する。マスク６２で覆っ
た領域以外は露出している。
【００５３】次に、図９（ｂ）に示すように、基板全面
に酸化膜５１を成膜し、ＮＰＮ領域１４のＰ型ベース領
域２６を露出させるように、酸化膜５１及びゲート酸化
膜３９を貫通する開口を明け、続いて、Ｎ型不純物を含
むポリシリコン層６４を基板全面に成膜する。これによ
り、エミッタコンタクト６５を形成することができる。
次いで、図９（ｃ）を示すように、ポリシリコン層６４
をパターニングして、ＮＰＮ領域１４にエミッタ・ポリ
シリコン電極６６を形成する。
【００５４】続いて、図１０（ｄ）に示すように、エミ
ッタ・ポリシリコン電極６６、リング状マスク６２及び
各ゲート電極４０にサイドウォール４１を形成する。次
に、実施形態例１と同様にして、Ｎ+ 領域４４を形成
し、更に、Ｐ+ 領域４８を形成する。本実施形態例で
は、ＮＰＮ領域１４のＮ型エミッタ領域４２は固相拡散
方式により形成され、Ｖ−ＰＮＰ領域１６のエミッタ領
域４８はイオン注入方式により形成される。次に、図１
０（ｅ）に示すように、ＮＰＮ領域１４のエミッタ・ポ
リシリコン電極６６、Ｐ+ 領域４８（ベース電極領
域）、及びＮ+ 領域（コレクタ電極領域）２４、Ｖ−Ｐ
ＮＰ領域１６のＮ+ 領域４４（ベース電極領域）、Ｐ型
エミッタ領域４８、リング状マスク６２、及びＰ+ 領域
３２（コレクタ電極領域）、ＰＭＯＳ１８のゲート電極
４０及びＰ+ 領域４８（ソース／ドレイン領域）、並び
に、ＮＭＯＳ２０のゲート電極４０及びＮ+ 領域４４
（ソース／ドレイン領域）の表層にシリサイド化を施し
てシリサイド層７０を形成する。
【００５５】続いて、図１０（ｆ）に示すように、層間
絶縁膜５３を基板全面に成膜し、コンタクトホールを開
口し、コンタクトホールをタングステンで埋め込んで層
間絶縁膜５３を貫通するコンタクト５４を形成する。次
いで、アルミニウム合金層を堆積し、パターニングして
配線５６を形成する。以上の工程により、実施形態例４
の半導体装置１０６を形成することができる。
【００５６】半導体装置の製造方法の実施形態例５ 本実施形態例は、実施形態例５の半導体装置１０８を製
造するための方法であって、第４の発明方法に係る半導
体装置の製造方法の実施形態の一例である。図１１
（ａ）及び（ｂ）は、それぞれ、本実施形態例方法に従
って実施形態例５の半導体装置を製造する際の各工程の
基板断面図である。本実施形態例では、リング状マスク
６２の形成を除いて、実施形態例方法４の図９（ｂ）に
示す状態の基板を形成する。
【００５７】本実施形態例では、次いで、図１１（ａ）
に示すように、基板全面に酸化膜５１を成膜し、ＮＰＮ
領域１４のＰ型ベース領域２６を露出させるように、酸
化膜５１及びゲート酸化膜３９を貫通する開口を明け、
続いて、Ｎ型不純物を含むポリシリコン層６４を基板全
面に成膜する。これにより、エミッタコンタクト６５を
形成することができる。次いで、図１１（ｂ）を示すよ
うに、ポリシリコン層６４をパターニングして、ＮＰＮ
領域１４には、エミッタ・ポリシリコン電極６６を、Ｖ
−ＰＮＰ領域１６には、ベース領域３４を環状に覆うリ
ング状マスク６２を形成する。
【００５８】以下、実施形態例４の方法と同様にして、
サイドウォール４１を形成し、シリサイド層を形成し、
層間絶縁膜５３を成膜し、配線５６を形成する。
【００５９】半導体装置の実施形態例及び半導体装置の
製造装置の実施形態例では、半導体基板としてＰ型基板
を使用しているが、本発明はこれに限らず、Ｎ型基板上
に形成された半導体装置にも適用できる。
【００６０】
【発明の効果】本発明によれば、ＭＯＳトランジスタの
ゲート電極の表層がシリサイド化されていることに加え
て、バイポーラトランジスタのベース領域、エミッタ領
域及びコレクタ領域のうち少なくとも一つの領域の表層
がシリサイド層である半導体装置を実現している。これ
により、バイポーラトランジスタの電極領域の抵抗を低
減した半導体装置、例えばＢｉＣＭＯＳ半導体装置を実
現している。また、本発明方法は、バイポーラトランジ
スタの電極領域の表層を経済的にシリサイド化する方法
を実現している。
【図面の簡単な説明】
【図１】実施形態例１の半導体装置の構成を示す基板断
面図である。
【図２】実施形態例２の半導体装置の構成を示す基板断
面図である。
【図３】実施形態例３の半導体装置の構成を示す基板断
面図である。
【図４】図４（ａ）は実施形態例４の半導体装置の構成
を示す基板断面図、及び図４（ｂ）は実施形態例４の半
導体装置の構成を示す基板断面図である。
【図５】図５（ａ）から（ｃ）は、それぞれ、実施形態
例方法１に従って実施形態例１の半導体装置を製造する
際の各工程の基板断面図である。
【図６】図６（ａ）から（ｃ）は、それぞれ、実施形態
例方法２に従って実施形態例２の半導体装置を製造する
際の各工程の基板断面図である。
【図７】図７（ａ）と（ｂ）は、それぞれ、実施形態例
方法３に従って実施形態例３の半導体装置を製造する際
の各工程の基板断面図である。
【図８】図８（ｃ）から（ｅ）は、それぞれ、図７
（ｂ）に続いて、実施形態例方法３に従って実施形態例
３の半導体装置を製造する際の各工程の基板断面図であ
る。
【図９】図９（ａ）から（ｃ）は、それぞれ、実施形態
例方法４に従って実施形態例４の半導体装置を製造する
際の各工程の基板断面図である。
【図１０】図１０（ｄ）から（ｆ）は、それぞれ、図９
（ｃ）に続いて、実施形態例方法４に従って実施形態例
４の半導体装置を製造する際の各工程の基板断面図であ
る。
【図１１】図１１（ａ）及び（ｂ）は、それぞれ、実施
形態例方法５に従って実施形態例５の半導体装置を製造
する際の各工程の基板断面図である。
【図１２】図１２（ａ）から（ｃ）は、それぞれ、従来
の製造方法に従ってＢｉＣＭＯＳ半導体装置を製造する
際の各工程の基板断面図である。
【図１３】図１３（ｄ）から（ｆ）は、それぞれ、図１
２（ｃ）に続いて、従来の製造方法に従ってＢｉＣＭＯ
Ｓ半導体装置を製造する際の各工程の基板断面図であ
る。
【図１４】図１４（ｇ）と（ｈ）は、それぞれ、図１３
（ｆ）に続いて、従来の製造方法に従ってＢｉＣＭＯＳ
半導体装置を製造する際の各工程の基板断面図である。
【符号の説明】
１２ ｐ型基板 １３ 素子分離領域（フィールド酸化膜） １４ ＮＰＮバイポーラトランジスタ形成領域 １６ Ｖ−ＰＮＰバイポーラトランジスタ形成領域 １８ ＰＭＯＳトランジスタ形成領域 ２０ ＮＭＯＳトランジスタ形成領域 ２２ Ｎ型コレクタ領域 ２４ Ｎ+ 領域 ２６ Ｐ型ベース領域 ２８ Ｎ型領域 ３０ Ｐ型コレクタ領域 ３２ Ｐ+ 領域 ３４ Ｎ型ベース領域 ３６ Ｎウエル ３８ Ｐウエル ３９ 酸化膜 ４０ ゲート電極 ４１ サイドウォール ４２ Ｎ型エミッタ領域 ４４ Ｎ+ 領域 ４６ マスク ４８ Ｐ+ 領域 ５０ マスク ５１ 酸化膜 ５２ マスク ５３ 層間絶縁膜 ５４ コンタクト ５６ 配線 ５８ マスク ５９ エミッタ形成領域 ６０ ベース形成領域 ６１、６２、６３ リング状マスク ６４ ポリシリコン層 ６５ エミッタコンタクト ６６ エミッタポリシリコン電極 ７０ シリサイド層 １００ 実施形態例１の半導体装置 １０２ 実施形態例２の半導体装置 １０４ 実施形態例３の半導体装置 １０６ 実施形態例４の半導体装置 １０８ 実施形態例５の半導体装置
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 CC01 CC05 DD06 DD32 DD84 FF13 FF14 FF21 GG06 GG09 GG10 GG13 5F048 AA10 AC05 BB05 BB08 BE03 BF02 BF06 BF07 BH01 CA02 CA13 CA17 DA23 5F082 AA11 BA03 BA31 BA35 BA41 BC04 BC09 DA09 EA09

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 イオン注入型エミッタ構造を有するバイ
    ポーラトランジスタと、ＭＯＳトランジスタとを共通の
    半導体基板上に並設した半導体装置において、 ＭＯＳトランジスタのゲート電極の表層がシリサイド化
    されていることに加えて、バイポーラトランジスタのベ
    ース領域、エミッタ領域及びコレクタ領域のうちの少な
    くとも一つの領域の表層が、シリサイド層であることを
    特徴とする半導体装置。
  2. 【請求項２】 イオン注入型エミッタ構造を備えるバイ
    ポーラトランジスタと、ＭＯＳトランジスタとを共通の
    半導体基板上に並設した半導体装置において、 シリコン基板表面に露出しているエミッタ・ベース接合
    が、ＭＯＳトランジスタのゲート電極の形成工程と同じ
    工程で成膜、パターニングされた環状ポリシリコンとそ
    の下部の酸化膜で覆われており、 ＭＯＳトランジスタのゲート電極の表層がシリサイド化
    されていることに加えて、バイポーラトランジスタのベ
    ース領域、エミッタ領域及びコレクタ領域の各領域の表
    層が、シリサイド層であることを特徴とする半導体装
    置。
  3. 【請求項３】 固相拡散型エミッタ構造を備えるＮＰＮ
    バイポーラトランジスタと、イオン注入型エミッタ構造
    を備えるＰＮＰバイポーラトランジスタと、ＭＯＳトラ
    ンジスタとを共通の半導体基板上に並設した半導体装置
    において、 シリコン基板表面に露出しているＰＮＰバイポーラトラ
    ンジスタのエミッタ・ベース接合が、ＭＯＳトランジス
    タのゲート電極の形成工程と同じ工程で成膜、パターニ
    ングされた環状ポリシリコンとその下部の酸化膜で覆わ
    れており、 ＭＯＳトランジスタのゲート電極の表層がシリサイド化
    されていることに加えて、ＮＰＮバイポーラトランジス
    タのベース領域、エミッタ領域及びコレクタ領域の各領
    域の表層が、シリサイド層であることを特徴とする半導
    体装置。
  4. 【請求項４】 固相拡散型エミッタ構造を備えるＮＰＮ
    バイポーラトランジスタと、イオン注入型エミッタ構造
    を備えるＰＮＰバイポーラトランジスタと、ＭＯＳトラ
    ンジスタとを共通の半導体基板上に並設した半導体装置
    において、 シリコン基板表面に露出しているＰＮＰバイポーラトラ
    ンジスタのエミッタ・ベース接合が、固相拡散用ポリシ
    リコン層の形成工程と同じ工程で成膜、パターニングさ
    れた環状ポリシリコンとその下部の酸化膜で覆われてお
    り、 ＭＯＳトランジスタのゲート電極の表層がシリサイド化
    されていることに加えて、ＮＰＮバイポーラトランジス
    タのベース領域エミッタ領域及びコレクタ領域、並び
    に、ＰＮＰバイポーラトランジスタのベース領域、エミ
    ッタ領域及びコレクタ領域の各領域の表層がシリサイド
    層であることを特徴とする半導体装置。
  5. 【請求項５】 半導体装置が、イオン注入型エミッタ構
    造を備えるバイポーラトランジスタと、ＣＭＯＳトラン
    ジスタとを共通の半導体基板上に備えるＢｉＣＭＯＳ半
    導体装置であることを特徴とする請求項１から４のうち
    のいずれか１項に記載の半導体装置。
  6. 【請求項６】 イオン注入型エミッタ構造を有するバイ
    ポーラトランジスタと、ＭＯＳトランジスタとを共通の
    半導体基板上に並設した半導体装置の製造方法であっ
    て、半導体基板上にバイポーラトランジスタを構成する
    ベース領域、コレクタ領域及びエミッタ領域、並びにＭ
    ＯＳトランジスタを構成するゲート電極及びソース／ド
    レイン領域を形成した後、 シリコン基板表面に露出しているエミッタ・ベース接合
    の上に環状のマスクを形成する工程と、 マスクを使ってシリサイド化を施し、ＭＯＳトランジス
    タのゲート電極及びソース／ドレイン領域の表層、並び
    にバイポーラトランジスタのコレクタ領域及びベース領
    域の表層をシリサイド層にする工程とを備えていること
    を特徴とする半導体装置の製造方法。
  7. 【請求項７】 半導体基板上にバイポーラトランジスタ
    を構成する拡散領域及びＭＯＳトランジスタを構成する
    ゲート電極及びソース／ドレイン領域を形成した後、 基板全面に酸化膜を成膜する工程と、 シリコン基板表面に露出しているエミッタ・ベース接合
    の上に環状のマスクを形成する工程と、 マスクを使って酸化膜をエッチング除去する工程と、 マスクを使ってシリサイド化を施し、ＭＯＳトランジス
    タのゲート電極及びソース／ドレイン領域の表層、並び
    にバイポーラトランジスタのコレクタ領域及びベース領
    域の表層をシリサイド層にする工程とを備えていること
    を特徴とする請求項６に記載の半導体装置の製造方法。
  8. 【請求項８】 マスクを形成する工程では、エミッタ領
    域を露出させ、かつ、シリコン基板表面に露出している
    エミッタ・ベース接合の上に、環状のマスクを形成する
    ことを特徴とする請求項６又は７に記載の半導体装置の
    製造方法。
  9. 【請求項９】 イオン注入型エミッタ構造を備えるバイ
    ポーラトランジスタと、ＭＯＳトランジスタとを共通の
    半導体基板上に並設した半導体装置の製造方法であっ
    て、半導体基板にＭＯＳトランジスタのウエルを形成
    し、バイポーラトランジスタのコレクタ領域及びベース
    領域を形成した後、 基板上にポリシリコン層を成膜し、パターニングしてＭ
    ＯＳトランジスタのゲート電極を形成する際、シリコン
    基板表面に露出しているエミッタ・ベース接合の上に環
    状のマスクを形成する工程と、 環状マスクを使ってシリサイド化を施し、ＭＯＳトラン
    ジスタのゲート電極及びソース／ドレイン領域の表層、
    並びにバイポーラトランジスタのコレクタ領域、エミッ
    タ領域及びベース領域の表層をシリサイド層にする工程
    とを備えていることを特徴とする半導体装置の製造方
    法。
  10. 【請求項１０】 固相拡散型エミッタ構造を備えるＮＰ
    Ｎバイポーラトランジスタと、イオン注入型エミッタ構
    造を備えるＰＮＰバイポーラトランジスタと、ＭＯＳト
    ランジスタとを共通の半導体基板上に並設した半導体装
    置の製造方法であって、 基板上にポリシリコン層を成膜し、パターニングしてＭ
    ＯＳトランジスタのゲート電極を形成する際、同時に、
    ＰＮＰバイポーラトランジスタのエミッタ形成領域を露
    出させ、かつ、シリコン基板表面に露出しているエミッ
    タ・ベース接合の上に環状のマスクを形成する工程と、 環状マスクを使ってシリサイド化を施し、ＭＯＳトラン
    ジスタのゲート電極及びソース／ドレイン領域の表層、
    並びにバイポーラトランジスタのコレクタ領域、エミッ
    タ領域及びベース領域の表層をシリサイド層にする工程
    とを備えていることを特徴とする半導体装置の製造方
    法。
  11. 【請求項１１】 固相拡散型エミッタ構造を備えるＮＰ
    Ｎバイポーラトランジスタと、イオン注入型エミッタ構
    造を備えるＰＮＰバイポーラトランジスタと、ＭＯＳト
    ランジスタとを共通の半導体基板上に並設した半導体装
    置の製造方法であって、 固相拡散用ポリシリコン層を基板全面に成膜し、次いで
    パターニングして、ＮＰＮバイポーラトランジスタのエ
    ミッタ形成領域上に固相拡散用ポリシリコン層を形成す
    る際、同時に、ＰＮＰバイポーラトランジスタのエミッ
    タ形成領域を露出させ、かつ、シリコン基板表面に露出
    しているエミッタ・ベース接合の上に環状のマスクを形
    成する工程と、 環状マスクを使ってシリサイド化を施し、ＭＯＳトラン
    ジスタのゲート電極及びソース／ドレイン領域の表層、
    並びにバイポーラトランジスタのコレクタ領域、エミッ
    タ領域及びベース領域の表層をシリサイド層にする工程
    とを備えていることを特徴とする半導体装置の製造方
    法。
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