JPH0927551A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0927551A JPH0927551A JP7197914A JP19791495A JPH0927551A JP H0927551 A JPH0927551 A JP H0927551A JP 7197914 A JP7197914 A JP 7197914A JP 19791495 A JP19791495 A JP 19791495A JP H0927551 A JPH0927551 A JP H0927551A
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- transistor
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- polysilicon
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Abstract
(57)【要約】
【目的】 少なくともＮＰＮトランジスタと縦型ＰＮＰ
トランジスタを同一基板上に形成する半導体装置の製造
方法において、高いｈFEと高いアーリ電圧及び高い周波
数特性をもつ縦型ＰＮＰトランジスタの製法を提供す
る。 【構成】 Ｐ型基板１に、Ｎ型埋込み層２と、Ｐ型埋込
み層３と、Ｎ型エピタキシャル層４と、Ｐ型コレクタ引
き出し拡散層６を形成した後、ベース領域にリンを、エ
ミッタ領域とコレクタコンタクト領域にＢＦ2 をイオン
注入しアニールを行って、Ｎ型ベース層７と、Ｎ型外部
ベース層８と，Ｐ型エミッタ層10と、Ｐ型コレクタコン
タクト拡散層９とを形成し、次いでＢＦ2 をイオン注入
したＰ型ポリシリコンでＰ型エミッタポリシリコン13
と、Ｐ型コレクタポリシリコン14を形成し、縦型ＰＮＰ
トランジスタを作製する。
トランジスタを同一基板上に形成する半導体装置の製造
方法において、高いｈFEと高いアーリ電圧及び高い周波
数特性をもつ縦型ＰＮＰトランジスタの製法を提供す
る。 【構成】 Ｐ型基板１に、Ｎ型埋込み層２と、Ｐ型埋込
み層３と、Ｎ型エピタキシャル層４と、Ｐ型コレクタ引
き出し拡散層６を形成した後、ベース領域にリンを、エ
ミッタ領域とコレクタコンタクト領域にＢＦ2 をイオン
注入しアニールを行って、Ｎ型ベース層７と、Ｎ型外部
ベース層８と，Ｐ型エミッタ層10と、Ｐ型コレクタコン
タクト拡散層９とを形成し、次いでＢＦ2 をイオン注入
したＰ型ポリシリコンでＰ型エミッタポリシリコン13
と、Ｐ型コレクタポリシリコン14を形成し、縦型ＰＮＰ
トランジスタを作製する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法、特に同一基板上に少なくともＮＰＮトランジス
タと縦型ＰＮＰトランジスタを備えた半導体装置の製造
方法に関する。
造方法、特に同一基板上に少なくともＮＰＮトランジス
タと縦型ＰＮＰトランジスタを備えた半導体装置の製造
方法に関する。
【０００２】
【従来の技術】従来、ＮＰＮトランジスタと縦型ＰＮＰ
トランジスタを同一基板上に形成する場合や、更にはそ
れらとＣＭＯＳトランジスタをも同一基板上に形成する
場合における縦型ＰＮＰトランジスタとしては、特公昭
６１−５６６２５号公報には、図16に示すような構成の
ものが開示されている。図16において、101 はＰ型基
板、102 はＮ型埋込み層、103 はＰ型埋込み層、104 は
Ｎ型エピタキシャル層、105 はＰ型コレクタ引き出し拡
散層、106 はＮ型ベース層、107 はＮ型外部ベース層、
108 はＰ型エミッタ層である。この縦型ＰＮＰトランジ
スタのエミッタは、Ｎ型ベース層106 に高濃度のＰ型拡
散層を形成してなるＰ型エミッタ層108 で構成されてい
る。
トランジスタを同一基板上に形成する場合や、更にはそ
れらとＣＭＯＳトランジスタをも同一基板上に形成する
場合における縦型ＰＮＰトランジスタとしては、特公昭
６１−５６６２５号公報には、図16に示すような構成の
ものが開示されている。図16において、101 はＰ型基
板、102 はＮ型埋込み層、103 はＰ型埋込み層、104 は
Ｎ型エピタキシャル層、105 はＰ型コレクタ引き出し拡
散層、106 はＮ型ベース層、107 はＮ型外部ベース層、
108 はＰ型エミッタ層である。この縦型ＰＮＰトランジ
スタのエミッタは、Ｎ型ベース層106 に高濃度のＰ型拡
散層を形成してなるＰ型エミッタ層108 で構成されてい
る。
【０００３】また、特開昭６３−２９２６６６号公報や
特開平２−４５９７２号公報には、図17に示す構成のも
のが開示されており、211 はＰ型基板、212 はＮ型埋込
み層、213 はＰ型埋込み層、214 はＮ型エピタキシャル
層、215 はＰ型コレクタ層、216 はＮ型ベース層、217
Ｐ型コレクタ引き出し拡散層、218 はＮ型外部ベース
層、219 は絶縁膜、220 はＰ型エミッタポリシリコン、
221 はＰ型エミッタ層である。Ｐ型エミッタ層221 は高
濃度にドープされたＰ型ポリシリコン220 からＮ型ベー
ス層216 に拡散して形成されている。また、ポリシリコ
ンより拡散してエミッタを形成する方法は、特公昭５２
−１８７６号公報や特開昭５２−７０７６１号公報にも
開示されている。
特開平２−４５９７２号公報には、図17に示す構成のも
のが開示されており、211 はＰ型基板、212 はＮ型埋込
み層、213 はＰ型埋込み層、214 はＮ型エピタキシャル
層、215 はＰ型コレクタ層、216 はＮ型ベース層、217
Ｐ型コレクタ引き出し拡散層、218 はＮ型外部ベース
層、219 は絶縁膜、220 はＰ型エミッタポリシリコン、
221 はＰ型エミッタ層である。Ｐ型エミッタ層221 は高
濃度にドープされたＰ型ポリシリコン220 からＮ型ベー
ス層216 に拡散して形成されている。また、ポリシリコ
ンより拡散してエミッタを形成する方法は、特公昭５２
−１８７６号公報や特開昭５２−７０７６１号公報にも
開示されている。
【０００４】
【発明が解決しようとする課題】ところで、図16に示し
た従来例においては、Ｐ型エミッタ層108 は高濃度のＰ
型拡散層で形成されているため、エミッタ注入効率が良
く、高いｈFEと高いアーリ電圧を得ることができる。し
かし、エミッタ・ベース容量を小さくし高い周波数特性
を得るために、エミッタの拡散深さを浅く形成すると、
図18に示すように、Ｐ型エミッタ層108 上に形成したア
ルミニウム配線110 からのアルミニウムのスパイク111
によりエミッタとベースがショートし、歩留まりが低下
してしまう。このため、図16に示した従来例の構造で
は、エミッタの拡散深さを浅く形成することができず、
高い周波数特性が得られないという欠点がある。なお、
図18において、109 は絶縁膜である。
た従来例においては、Ｐ型エミッタ層108 は高濃度のＰ
型拡散層で形成されているため、エミッタ注入効率が良
く、高いｈFEと高いアーリ電圧を得ることができる。し
かし、エミッタ・ベース容量を小さくし高い周波数特性
を得るために、エミッタの拡散深さを浅く形成すると、
図18に示すように、Ｐ型エミッタ層108 上に形成したア
ルミニウム配線110 からのアルミニウムのスパイク111
によりエミッタとベースがショートし、歩留まりが低下
してしまう。このため、図16に示した従来例の構造で
は、エミッタの拡散深さを浅く形成することができず、
高い周波数特性が得られないという欠点がある。なお、
図18において、109 は絶縁膜である。
【０００５】また、図17に示した従来例においては、Ｐ
型エミッタ層221 は高濃度にドープされたＰ型ポリシリ
コン220 から拡散して形成されているため、図19に示す
ように、Ｐ型ポリシリコン220 上に形成したアルミニウ
ム配線223 からのアルミニウムスパイク224 によりエミ
ッタとベースがショートすることなく、Ｐ型エミッタ層
221 の拡散深さを浅く形成でき、高い周波数特性を得る
ことができる。しかし、エミッタの拡散深さを浅くする
には、拡散温度を低温にする必要がある。このため、Ｐ
型ポリシリコン220 にドープされたBoron 等のＰ型不純
物の活性化が十分に行われず、エミッタ注入効率が劣化
しｈFEが小さくなり、高いｈFEと高いアーリ電圧が得ら
れないという欠点がある。
型エミッタ層221 は高濃度にドープされたＰ型ポリシリ
コン220 から拡散して形成されているため、図19に示す
ように、Ｐ型ポリシリコン220 上に形成したアルミニウ
ム配線223 からのアルミニウムスパイク224 によりエミ
ッタとベースがショートすることなく、Ｐ型エミッタ層
221 の拡散深さを浅く形成でき、高い周波数特性を得る
ことができる。しかし、エミッタの拡散深さを浅くする
には、拡散温度を低温にする必要がある。このため、Ｐ
型ポリシリコン220 にドープされたBoron 等のＰ型不純
物の活性化が十分に行われず、エミッタ注入効率が劣化
しｈFEが小さくなり、高いｈFEと高いアーリ電圧が得ら
れないという欠点がある。
【０００６】このように従来例においては、高いｈFEと
高いアーリ電圧と共に、高い周波数特性をもつ縦型ＰＮ
Ｐトランジスタは得られず、ビデオ帯域などの高周波領
域で使用するアナログＩＣの設計は容易にできなかっ
た。
高いアーリ電圧と共に、高い周波数特性をもつ縦型ＰＮ
Ｐトランジスタは得られず、ビデオ帯域などの高周波領
域で使用するアナログＩＣの設計は容易にできなかっ
た。
【０００７】本発明は、従来の半導体装置における上記
問題点を解消するためになされたもので、請求項１記載
の発明は、ＮＰＮトランジスタと縦型ＰＮＰトランジス
タを同一基板上に形成した半導体装置において、高いｈ
FEと高いアーリ電圧及び高い周波数特性が同時に得られ
る縦型ＰＮＰトランジスタを備えた半導体装置の製造方
法を提供することを目的とする。請求項２記載の発明
は、請求項１記載の半導体装置における縦型ＰＮＰトラ
ンジスタを、同一基板上にＮＰＮトランジスタと同時に
形成する場合の効率のよい製造方法を提供することを目
的とし、また請求項３記載の発明は、請求項１記載の半
導体装置における縦型ＰＮＰトランジスタを、同一基板
上にＮＰＮトランジスタ及びＣＭＯＳトランジスタと同
時に形成する場合の効率のよい製造方法を提供すること
を目的とする。
問題点を解消するためになされたもので、請求項１記載
の発明は、ＮＰＮトランジスタと縦型ＰＮＰトランジス
タを同一基板上に形成した半導体装置において、高いｈ
FEと高いアーリ電圧及び高い周波数特性が同時に得られ
る縦型ＰＮＰトランジスタを備えた半導体装置の製造方
法を提供することを目的とする。請求項２記載の発明
は、請求項１記載の半導体装置における縦型ＰＮＰトラ
ンジスタを、同一基板上にＮＰＮトランジスタと同時に
形成する場合の効率のよい製造方法を提供することを目
的とし、また請求項３記載の発明は、請求項１記載の半
導体装置における縦型ＰＮＰトランジスタを、同一基板
上にＮＰＮトランジスタ及びＣＭＯＳトランジスタと同
時に形成する場合の効率のよい製造方法を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、ＮＰＮトランジスタと縦型
ＰＮＰトランジスタを同一基板上に形成する半導体装置
の製造方法において、前記縦型ＰＮＰトランジスタのエ
ミッタを、予め形成された拡散深さの浅い高濃度のＰ型
拡散層と該Ｐ型拡散層上に接続する高濃度にドープされ
たＰ型ポリシリコンとで形成するものである。
め、請求項１記載の発明は、ＮＰＮトランジスタと縦型
ＰＮＰトランジスタを同一基板上に形成する半導体装置
の製造方法において、前記縦型ＰＮＰトランジスタのエ
ミッタを、予め形成された拡散深さの浅い高濃度のＰ型
拡散層と該Ｐ型拡散層上に接続する高濃度にドープされ
たＰ型ポリシリコンとで形成するものである。
【０００９】このように、縦型ＰＮＰトランジスタのエ
ミッタを、予め形成された拡散深さの浅い高濃度のＰ型
拡散層と該Ｐ型拡散層上に接続するＰ型ポリシリコンで
形成することにより、Ｐ型拡散層とＮ型ベース層のエミ
ッタ・ベース容量が減少し高い周波数特性が得られ、ま
た同時に、ＤＣ動作上はＰ型拡散層とＰ型ポリシリコン
の両方がエミッタとして機能するため、エミッタ注入効
率がよく高いｈFEと高いアーリ電圧をもつ縦型ＰＮＰト
ランジスタが得られる。
ミッタを、予め形成された拡散深さの浅い高濃度のＰ型
拡散層と該Ｐ型拡散層上に接続するＰ型ポリシリコンで
形成することにより、Ｐ型拡散層とＮ型ベース層のエミ
ッタ・ベース容量が減少し高い周波数特性が得られ、ま
た同時に、ＤＣ動作上はＰ型拡散層とＰ型ポリシリコン
の両方がエミッタとして機能するため、エミッタ注入効
率がよく高いｈFEと高いアーリ電圧をもつ縦型ＰＮＰト
ランジスタが得られる。
【００１０】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法において、前記縦型ＰＮＰトランジ
スタのエミッタのうち予め形成される拡散深さの浅い高
濃度のＰ型拡散層を、前記ＮＰＮトランジスタの外部ベ
ースを形成する高濃度のＰ型拡散層と同一の工程で形成
するものである。これにより、工程数の増加を最小限に
し、効率よく請求項１記載の半導体装置における縦型Ｐ
ＮＰトランジスタを、ＮＰＮトランジスタと同一基板上
に形成することができる。
導体装置の製造方法において、前記縦型ＰＮＰトランジ
スタのエミッタのうち予め形成される拡散深さの浅い高
濃度のＰ型拡散層を、前記ＮＰＮトランジスタの外部ベ
ースを形成する高濃度のＰ型拡散層と同一の工程で形成
するものである。これにより、工程数の増加を最小限に
し、効率よく請求項１記載の半導体装置における縦型Ｐ
ＮＰトランジスタを、ＮＰＮトランジスタと同一基板上
に形成することができる。
【００１１】請求項３記載の発明は、ＮＰＮトランジス
タと縦型ＰＮＰトランジスタとＣＭＯＳトランジスタと
を同一基板上に形成する半導体装置の製造方法におい
て、前記縦型ＰＮＰトランジスタのエミッタを、予め形
成された拡散深さの浅い高濃度のＰ型拡散層と該Ｐ型拡
散層上に接続する高濃度にドープされたＰ型ポリシリコ
ンとで形成すると共に、前記Ｐ型拡散層を、前記ＮＰＮ
トランジスタの外部ベースを形成する高濃度のＰ型拡散
層及びＰＭＯＳトランジスタのソース・ドレインを形成
する高濃度のＰ型拡散層と同一の工程で形成するもので
ある。これにより、工程数の増加を最小限にし、効率よ
く請求項１記載の半導体装置における縦型ＰＮＰトラン
ジスタを、ＮＰＮトランジスタ及びＣＭＯＳトランジス
タと同一基板上に形成することができる。
タと縦型ＰＮＰトランジスタとＣＭＯＳトランジスタと
を同一基板上に形成する半導体装置の製造方法におい
て、前記縦型ＰＮＰトランジスタのエミッタを、予め形
成された拡散深さの浅い高濃度のＰ型拡散層と該Ｐ型拡
散層上に接続する高濃度にドープされたＰ型ポリシリコ
ンとで形成すると共に、前記Ｐ型拡散層を、前記ＮＰＮ
トランジスタの外部ベースを形成する高濃度のＰ型拡散
層及びＰＭＯＳトランジスタのソース・ドレインを形成
する高濃度のＰ型拡散層と同一の工程で形成するもので
ある。これにより、工程数の増加を最小限にし、効率よ
く請求項１記載の半導体装置における縦型ＰＮＰトラン
ジスタを、ＮＰＮトランジスタ及びＣＭＯＳトランジス
タと同一基板上に形成することができる。
【００１２】
【実施例】次に実施例について説明する。図１〜図４
は、本発明に係る半導体装置の製造方法の第１実施例を
説明するたの製造工程を示す図である。まず、図１に示
すように、Ｐ型基板１に選択的にアンチモンを拡散し、
Ｎ型埋込み層２を形成する。次に、Ｎ型埋込み層２の領
域に、ボロンを加速電圧50KeＶ，ドーズ量１〜７Ｅ14cm
-2でイオン注入した後、Ｎ型エピタキシャル層４を濃度
１〜10Ｅ15cm-3，膜厚２〜５μｍで形成すると、ボロン
がＮ型エピタキシャル層４に拡散しＰ型埋込み層３が形
成される。その後、Ｐ型埋込み層３に達するＰ型コレク
タ拡散層６を形成するために、ボロンを加速電圧150 〜
180 KeＶ，ドーズ量１〜10Ｅ14cm-2でイオン注入し、10
00〜1200℃で300 〜600 分の拡散を行う。その後、通常
の選択酸化法によりフィールド酸化膜５を形成する。
は、本発明に係る半導体装置の製造方法の第１実施例を
説明するたの製造工程を示す図である。まず、図１に示
すように、Ｐ型基板１に選択的にアンチモンを拡散し、
Ｎ型埋込み層２を形成する。次に、Ｎ型埋込み層２の領
域に、ボロンを加速電圧50KeＶ，ドーズ量１〜７Ｅ14cm
-2でイオン注入した後、Ｎ型エピタキシャル層４を濃度
１〜10Ｅ15cm-3，膜厚２〜５μｍで形成すると、ボロン
がＮ型エピタキシャル層４に拡散しＰ型埋込み層３が形
成される。その後、Ｐ型埋込み層３に達するＰ型コレク
タ拡散層６を形成するために、ボロンを加速電圧150 〜
180 KeＶ，ドーズ量１〜10Ｅ14cm-2でイオン注入し、10
00〜1200℃で300 〜600 分の拡散を行う。その後、通常
の選択酸化法によりフィールド酸化膜５を形成する。
【００１３】次に、図２に示すように、ベース領域にリ
ンを加速電圧100 〜180 KeＶ，ドーズ量５〜10Ｅ13cm-2
でイオン注入し、外部ベース領域にヒ素を加速電圧100
〜180 KeＶ，ドーズ量１〜10Ｅ15cm-2でイオン注入し、
コレクタコンタクト領域とエミッタ領域にＢＦ2 を加速
電圧30〜100 KeＶ，ドーズ量１〜５Ｅ15cm-2でイオン注
入した後、900 ℃で10〜60分のアニールを行うことによ
り、Ｎ型ベース層７，Ｎ型外部ベース層８，Ｐ型コレク
タコンタクト拡散層９，Ｐ型エミッタ層10を形成する。
ンを加速電圧100 〜180 KeＶ，ドーズ量５〜10Ｅ13cm-2
でイオン注入し、外部ベース領域にヒ素を加速電圧100
〜180 KeＶ，ドーズ量１〜10Ｅ15cm-2でイオン注入し、
コレクタコンタクト領域とエミッタ領域にＢＦ2 を加速
電圧30〜100 KeＶ，ドーズ量１〜５Ｅ15cm-2でイオン注
入した後、900 ℃で10〜60分のアニールを行うことによ
り、Ｎ型ベース層７，Ｎ型外部ベース層８，Ｐ型コレク
タコンタクト拡散層９，Ｐ型エミッタ層10を形成する。
【００１４】次に、図３に示すように、ＬＰーＣＶＤに
より酸化膜を100 nm積層し、絶縁膜11を形成した後、Ｐ
型コレクタコンタクト拡散層９とＰ型エミッタ層10の領
域の絶縁膜11をＲＩＥでエッチングし、窓を開口する。
その後、ＬＰーＣＶＤによりポリシリコンを200 nm積層
し、ＢＦ2 を加速電圧50KeＶ，ドーズ量５〜10Ｅ15cm-2
でイオン注入し、Ｐ型ポリシリコン12を形成する。
より酸化膜を100 nm積層し、絶縁膜11を形成した後、Ｐ
型コレクタコンタクト拡散層９とＰ型エミッタ層10の領
域の絶縁膜11をＲＩＥでエッチングし、窓を開口する。
その後、ＬＰーＣＶＤによりポリシリコンを200 nm積層
し、ＢＦ2 を加速電圧50KeＶ，ドーズ量５〜10Ｅ15cm-2
でイオン注入し、Ｐ型ポリシリコン12を形成する。
【００１５】次に、図４に示すように、Ｐ型ポリシリコ
ン12をＲＩＥでエッチングした後、950 ℃で10〜60分の
アニールを行い、Ｐ型エミッタポリシリコン13，Ｐ型コ
レクタポリシリコン14が形成される。また、このアニー
ルによりＰ型エミッタ層10は、拡散深さが0.1 〜0.3 μ
ｍと浅く、濃度が１Ｅ19〜１Ｅ20cm-3と高濃度に形成で
き、縦型ＰＮＰトランジスタが構成される。
ン12をＲＩＥでエッチングした後、950 ℃で10〜60分の
アニールを行い、Ｐ型エミッタポリシリコン13，Ｐ型コ
レクタポリシリコン14が形成される。また、このアニー
ルによりＰ型エミッタ層10は、拡散深さが0.1 〜0.3 μ
ｍと浅く、濃度が１Ｅ19〜１Ｅ20cm-3と高濃度に形成で
き、縦型ＰＮＰトランジスタが構成される。
【００１６】次に、本発明に係る半導体装置の製造方法
の第２実施例を、図５〜図９に示す製造工程図に基づい
て説明する。まず、図５に示すように、Ｐ型基板21のＮ
ＰＮトランジスタと縦型ＰＮＰトランジスタの形成領域
に、アンチモンを拡散し、Ｎ型埋込み層22を形成する。
次に、縦型ＰＮＰトランジスタのＮ型埋込み層22の領域
と素子分離領域に、ボロンを加速電圧50KeＶ，ドーズ量
１〜７Ｅ14cm-2でイオン注入した後、Ｎ型エピタキシャ
ル層25を濃度１〜10Ｅ15cm-3，膜厚２〜５μｍで形成す
ると、ボロンがＮ型エピタキシャル層25に拡散し、Ｐ型
埋込み層23とＰ型素子分離用埋込み層24が形成される。
その後、素子分離領域にボロンを加速電圧50〜150 Ke
Ｖ，ドーズ量１〜10Ｅ13cm-2でイオン注入し、ＮＰＮト
ランジスタのコレクタ引き出し領域に、リンを加速電圧
150 〜180 KeＶ，ドーズ量１〜10Ｅ14cm-2でイオン注入
し、縦型ＰＮＰトランジスタのコレクタ引き出し領域
に、ボロンを加速電圧150 〜180 KeＶ，ドーズ量１〜10
Ｅ14cm-2でイオン注入し、1000〜1200℃で300 〜600 分
の拡散を行うことにより、Ｐ型素子分離用拡散層27，Ｎ
型コレクタ引き出し層28，Ｐ型コレクタ引き出し層29を
形成する。その後、通常の選択酸化法によりフィールド
酸化膜26を形成する。
の第２実施例を、図５〜図９に示す製造工程図に基づい
て説明する。まず、図５に示すように、Ｐ型基板21のＮ
ＰＮトランジスタと縦型ＰＮＰトランジスタの形成領域
に、アンチモンを拡散し、Ｎ型埋込み層22を形成する。
次に、縦型ＰＮＰトランジスタのＮ型埋込み層22の領域
と素子分離領域に、ボロンを加速電圧50KeＶ，ドーズ量
１〜７Ｅ14cm-2でイオン注入した後、Ｎ型エピタキシャ
ル層25を濃度１〜10Ｅ15cm-3，膜厚２〜５μｍで形成す
ると、ボロンがＮ型エピタキシャル層25に拡散し、Ｐ型
埋込み層23とＰ型素子分離用埋込み層24が形成される。
その後、素子分離領域にボロンを加速電圧50〜150 Ke
Ｖ，ドーズ量１〜10Ｅ13cm-2でイオン注入し、ＮＰＮト
ランジスタのコレクタ引き出し領域に、リンを加速電圧
150 〜180 KeＶ，ドーズ量１〜10Ｅ14cm-2でイオン注入
し、縦型ＰＮＰトランジスタのコレクタ引き出し領域
に、ボロンを加速電圧150 〜180 KeＶ，ドーズ量１〜10
Ｅ14cm-2でイオン注入し、1000〜1200℃で300 〜600 分
の拡散を行うことにより、Ｐ型素子分離用拡散層27，Ｎ
型コレクタ引き出し層28，Ｐ型コレクタ引き出し層29を
形成する。その後、通常の選択酸化法によりフィールド
酸化膜26を形成する。
【００１７】次に、図６に示すように、ＮＰＮトランジ
スタのベース領域に、ボロン又はＢＦ2 を加速電圧20〜
60KeＶ，ドーズ量５〜20Ｅ13cm-2でイオン注入し、縦型
ＰＮＰトランジスタのベース領域に、リンを加速電圧10
0 〜180 KeＶ，ドーズ量５〜10Ｅ13cm-2でイオン注入
し、ＮＰＮトランジスタのコレクタコンタクト領域と縦
型ＰＮＰトランジスタの外部ベース領域に、ヒ素を加速
電圧100 〜180 KeＶ，ドーズ量１〜10Ｅ15cm-2でイオン
注入し、ＮＰＮトランジスタの外部ベース領域と縦型Ｐ
ＮＰトランジスタのコレクタコンタクト領域とエミッタ
領域に、ＢＦ2を加速電圧30〜100 KeＶ，ドーズ量１〜
５Ｅ15cm-2でイオン注入した後、900 ℃で10〜60分のア
ニールを行うことにより、ＮＰＮトランジスタのＰ型ベ
ース層30，Ｐ型外部ベース層35，Ｎ型コレクタコンタク
ト層33，縦型ＰＮＰトランジスタのＰ型エミッタ層36，
Ｎ型ベース層31，Ｎ型外部ベース層32，Ｐ型コレクタコ
ンタクト層34を形成する。
スタのベース領域に、ボロン又はＢＦ2 を加速電圧20〜
60KeＶ，ドーズ量５〜20Ｅ13cm-2でイオン注入し、縦型
ＰＮＰトランジスタのベース領域に、リンを加速電圧10
0 〜180 KeＶ，ドーズ量５〜10Ｅ13cm-2でイオン注入
し、ＮＰＮトランジスタのコレクタコンタクト領域と縦
型ＰＮＰトランジスタの外部ベース領域に、ヒ素を加速
電圧100 〜180 KeＶ，ドーズ量１〜10Ｅ15cm-2でイオン
注入し、ＮＰＮトランジスタの外部ベース領域と縦型Ｐ
ＮＰトランジスタのコレクタコンタクト領域とエミッタ
領域に、ＢＦ2を加速電圧30〜100 KeＶ，ドーズ量１〜
５Ｅ15cm-2でイオン注入した後、900 ℃で10〜60分のア
ニールを行うことにより、ＮＰＮトランジスタのＰ型ベ
ース層30，Ｐ型外部ベース層35，Ｎ型コレクタコンタク
ト層33，縦型ＰＮＰトランジスタのＰ型エミッタ層36，
Ｎ型ベース層31，Ｎ型外部ベース層32，Ｐ型コレクタコ
ンタクト層34を形成する。
【００１８】次に、図７に示すように、ＬＰーＣＶＤに
より酸化膜を100 nm積層して、絶縁膜37を形成した後、
ＮＰＮトランジスタの外部ベース領域、エミッタ形成予
定領域、コレクタコンタクト領域、及び縦型ＰＮＰトラ
ンジスタの外部ベース領域、エミッタ領域、コレクタコ
ンタクト領域の絶縁膜11をＲＩＥでエッチングし、窓を
開口する。その後、ＬＰーＣＶＤによりノンドープポリ
シリコン38を200 nm積層した後、Ｎ型イオン注入用レジ
スト39を形成し、ヒ素を加速電圧100 KeＶ，ドーズ量５
〜20Ｅ15cm-2でイオン注入し、ＮＰＮトランジスタのエ
ミッタ形成予定領域、コレクタコンタクト領域、及び縦
型ＰＮＰトランジスタの外部ベース領域のノンドープポ
リシリコン38をＮ型のポリシリコンにする。
より酸化膜を100 nm積層して、絶縁膜37を形成した後、
ＮＰＮトランジスタの外部ベース領域、エミッタ形成予
定領域、コレクタコンタクト領域、及び縦型ＰＮＰトラ
ンジスタの外部ベース領域、エミッタ領域、コレクタコ
ンタクト領域の絶縁膜11をＲＩＥでエッチングし、窓を
開口する。その後、ＬＰーＣＶＤによりノンドープポリ
シリコン38を200 nm積層した後、Ｎ型イオン注入用レジ
スト39を形成し、ヒ素を加速電圧100 KeＶ，ドーズ量５
〜20Ｅ15cm-2でイオン注入し、ＮＰＮトランジスタのエ
ミッタ形成予定領域、コレクタコンタクト領域、及び縦
型ＰＮＰトランジスタの外部ベース領域のノンドープポ
リシリコン38をＮ型のポリシリコンにする。
【００１９】次に、図８に示すように、Ｐ型イオン注入
用レジスト40を形成し、ＢＦ2 を加速電圧50KeＶ，ドー
ズ量５〜10Ｅ15cm-2でイオン注入し、ＮＰＮトランジス
タの外部ベース領域、及び縦型ＰＮＰトランジスタのエ
ミッタ領域、コレクタコンタクト領域のノンドープポリ
シリコン38をＰ型のポリシリコンにする。
用レジスト40を形成し、ＢＦ2 を加速電圧50KeＶ，ドー
ズ量５〜10Ｅ15cm-2でイオン注入し、ＮＰＮトランジス
タの外部ベース領域、及び縦型ＰＮＰトランジスタのエ
ミッタ領域、コレクタコンタクト領域のノンドープポリ
シリコン38をＰ型のポリシリコンにする。
【００２０】次に、図９に示すように、Ｎ型又はＰ型に
ドープされたポリシリコンをＲＩＥでエッチングした
後、950 ℃で10〜60分のアニールを行い、縦型ＰＮＰト
ランジスタのＰ型エミッタポリシリコン41，Ｐ型コレク
タポリシリコン42，Ｎ型ベースポリシリコン46，ＮＰＮ
トランジスタのＰ型ベースポリシリコン43，Ｎ型エミッ
タポリシリコン44，Ｎ型コレクタポリシリコン45，Ｎ型
エミッタポリシリコン44から拡散させたＮ型エミッタ層
47が形成される。また、このアニールによりＰ型エミッ
タ層36は拡散深さが0.1 〜0.3 μｍと浅く、濃度が１Ｅ
19〜１Ｅ20cm-3と高濃度に形成でき、ＮＰＮトランジス
タと縦型ＰＮＰトランジスタが同一基板上に構成され
る。
ドープされたポリシリコンをＲＩＥでエッチングした
後、950 ℃で10〜60分のアニールを行い、縦型ＰＮＰト
ランジスタのＰ型エミッタポリシリコン41，Ｐ型コレク
タポリシリコン42，Ｎ型ベースポリシリコン46，ＮＰＮ
トランジスタのＰ型ベースポリシリコン43，Ｎ型エミッ
タポリシリコン44，Ｎ型コレクタポリシリコン45，Ｎ型
エミッタポリシリコン44から拡散させたＮ型エミッタ層
47が形成される。また、このアニールによりＰ型エミッ
タ層36は拡散深さが0.1 〜0.3 μｍと浅く、濃度が１Ｅ
19〜１Ｅ20cm-3と高濃度に形成でき、ＮＰＮトランジス
タと縦型ＰＮＰトランジスタが同一基板上に構成され
る。
【００２１】次に、本発明に係る半導体装置の製造方法
の第３実施例を、図10〜図15に示す製造工程図に基づい
て説明する。まず図10に示すように、Ｐ型基板51のＮＰ
Ｎトランジスタと縦型ＰＮＰトランジスタ及びＰＭＯＳ
トランジスタとＮＭＯＳトランジスタの形成領域に、ア
ンチモンを拡散してＮ型埋込み層52を形成する。次に、
縦型ＰＮＰトランジスタのＮ型埋込み層52の領域とＮＭ
ＯＳトランジスタのＮ型埋込み層52の領域と素子分離領
域に、ボロンを加速電圧50KeＶ，ドーズ量１〜７Ｅ14cm
-2でイオン注入した後、Ｎ型エピタキシャル層56を濃度
１〜10Ｅ15cm-3，膜厚２〜５μｍで形成すると、ボロン
がＮ型エピタキシャル層56に拡散し、Ｐ型埋込みコレク
タ層53とＰ型埋込みウエル層54とＰ型素子分離用埋込み
層55が形成される。
の第３実施例を、図10〜図15に示す製造工程図に基づい
て説明する。まず図10に示すように、Ｐ型基板51のＮＰ
Ｎトランジスタと縦型ＰＮＰトランジスタ及びＰＭＯＳ
トランジスタとＮＭＯＳトランジスタの形成領域に、ア
ンチモンを拡散してＮ型埋込み層52を形成する。次に、
縦型ＰＮＰトランジスタのＮ型埋込み層52の領域とＮＭ
ＯＳトランジスタのＮ型埋込み層52の領域と素子分離領
域に、ボロンを加速電圧50KeＶ，ドーズ量１〜７Ｅ14cm
-2でイオン注入した後、Ｎ型エピタキシャル層56を濃度
１〜10Ｅ15cm-3，膜厚２〜５μｍで形成すると、ボロン
がＮ型エピタキシャル層56に拡散し、Ｐ型埋込みコレク
タ層53とＰ型埋込みウエル層54とＰ型素子分離用埋込み
層55が形成される。
【００２２】次に、図11に示すように、素子分離領域に
ボロンを加速電圧50〜150 KeＶ，ドズ量１〜10Ｅ13cm-2
でイオン注入し、ＮＭＯＳトランジスタのコレクタ引き
出し領域とＣＭＯＳトランジスタの素子分離領域に、リ
ンを加速電圧150 〜180 KeＶ，ドーズ量１〜10Ｅ14cm-2
でイオン注入し、縦型ＰＮＰトランジスタのコレクタ引
き出し領域に、ボロンを加速電圧150 〜180 KeＶ，ドー
ズ量１〜10Ｅ14cm-2でイオン注入し、ＰＭＯＳトランジ
スタ領域にリンを加速電圧50〜150 KeＶ，ドーズ量１〜
10Ｅ12cm-2でイオン注入し、ＮＭＯＳトランジスタ領域
にボロンを加速電圧100 〜180 KeＶ，ドーズ量１〜10Ｅ
12cm-2でイオン注入し、1000〜1200℃で300 〜600 分の
拡散を行うことにより、Ｐ型素子分離用拡散層58，Ｎ型
コレクタ引き出し層59，Ｐ型コレクタ引き出し層60，Ｎ
型素子分離用拡散層61，Ｎウエル拡散層62，Ｐウエル拡
散層63を形成する。その後、通常の選択酸化法によりフ
ィールド酸化膜57を形成する。次に、900 〜1000℃で10
〜60分の酸化を行うことにより、20〜50nmのゲート酸化
膜64を形成した後、ＬＰーＣＶＤにより300 〜500nmの
Ｎ型にドープしたポリシリコンを積層し、ＲＩＥでエッ
チングすることにより、ゲートポリシリコン65を形成す
る。
ボロンを加速電圧50〜150 KeＶ，ドズ量１〜10Ｅ13cm-2
でイオン注入し、ＮＭＯＳトランジスタのコレクタ引き
出し領域とＣＭＯＳトランジスタの素子分離領域に、リ
ンを加速電圧150 〜180 KeＶ，ドーズ量１〜10Ｅ14cm-2
でイオン注入し、縦型ＰＮＰトランジスタのコレクタ引
き出し領域に、ボロンを加速電圧150 〜180 KeＶ，ドー
ズ量１〜10Ｅ14cm-2でイオン注入し、ＰＭＯＳトランジ
スタ領域にリンを加速電圧50〜150 KeＶ，ドーズ量１〜
10Ｅ12cm-2でイオン注入し、ＮＭＯＳトランジスタ領域
にボロンを加速電圧100 〜180 KeＶ，ドーズ量１〜10Ｅ
12cm-2でイオン注入し、1000〜1200℃で300 〜600 分の
拡散を行うことにより、Ｐ型素子分離用拡散層58，Ｎ型
コレクタ引き出し層59，Ｐ型コレクタ引き出し層60，Ｎ
型素子分離用拡散層61，Ｎウエル拡散層62，Ｐウエル拡
散層63を形成する。その後、通常の選択酸化法によりフ
ィールド酸化膜57を形成する。次に、900 〜1000℃で10
〜60分の酸化を行うことにより、20〜50nmのゲート酸化
膜64を形成した後、ＬＰーＣＶＤにより300 〜500nmの
Ｎ型にドープしたポリシリコンを積層し、ＲＩＥでエッ
チングすることにより、ゲートポリシリコン65を形成す
る。
【００２３】次に、図12に示すように、900 〜1000℃で
10〜60分の酸化を行うことにより、20〜50nmの酸化膜
（図示せず）を形成した後、ＮＰＮトランジスタのベー
ス領域に、ボロン又はＢＦ2 を加速電圧20〜60KeＶ，ド
ーズ量５〜20Ｅ13cm-2でイオン注入し、縦型ＰＮＰトラ
ンジスタのベース領域に、リンを加速電圧100 〜180 Ke
Ｖ，ドーズ量５〜10Ｅ13cm-2でイオン注入し、ＮＰＮト
ランジスタのコレクタコンタクト領域と縦型ＰＮＰトラ
ンジスタの外部ベース領域及びＮＭＯＳトランジスタの
ソース・ドレイン領域に、ヒ素を加速電圧100 〜180 Ke
Ｖ，ドーズ量１〜10Ｅ15cm-2でイオン注入し、ＮＰＮト
ランジスタの外部ベース領域と縦型ＰＮＰトランジスタ
のコレクタコンタクト領域とエミッタ領域及びＰＭＯＳ
トランジスタのソース・ドレイン領域に、ＢＦ2 を加速
電圧30〜100 KeＶ，ドーズ量１〜５Ｅ15cm-2でイオン注
入した後、900 ℃で10〜60分のアニールを行うことによ
り、ＮＰＮトランジスタのＰ型ベース層66，Ｐ型外部ベ
ース層71，Ｎ型コレクタコンタクト層69，縦型ＰＮＰト
ランジスタのＰ型エミッタ層72，Ｎ型ベース層67，Ｎ型
外部ベース層68，Ｐ型コレクタコンタクト層70，ＰＭＯ
ＳトランジスタのＰ型ソース・ドレイン層73，ＮＭＯＳ
トランジスタのＮ型ソース・ドレイン層74を形成する。
10〜60分の酸化を行うことにより、20〜50nmの酸化膜
（図示せず）を形成した後、ＮＰＮトランジスタのベー
ス領域に、ボロン又はＢＦ2 を加速電圧20〜60KeＶ，ド
ーズ量５〜20Ｅ13cm-2でイオン注入し、縦型ＰＮＰトラ
ンジスタのベース領域に、リンを加速電圧100 〜180 Ke
Ｖ，ドーズ量５〜10Ｅ13cm-2でイオン注入し、ＮＰＮト
ランジスタのコレクタコンタクト領域と縦型ＰＮＰトラ
ンジスタの外部ベース領域及びＮＭＯＳトランジスタの
ソース・ドレイン領域に、ヒ素を加速電圧100 〜180 Ke
Ｖ，ドーズ量１〜10Ｅ15cm-2でイオン注入し、ＮＰＮト
ランジスタの外部ベース領域と縦型ＰＮＰトランジスタ
のコレクタコンタクト領域とエミッタ領域及びＰＭＯＳ
トランジスタのソース・ドレイン領域に、ＢＦ2 を加速
電圧30〜100 KeＶ，ドーズ量１〜５Ｅ15cm-2でイオン注
入した後、900 ℃で10〜60分のアニールを行うことによ
り、ＮＰＮトランジスタのＰ型ベース層66，Ｐ型外部ベ
ース層71，Ｎ型コレクタコンタクト層69，縦型ＰＮＰト
ランジスタのＰ型エミッタ層72，Ｎ型ベース層67，Ｎ型
外部ベース層68，Ｐ型コレクタコンタクト層70，ＰＭＯ
ＳトランジスタのＰ型ソース・ドレイン層73，ＮＭＯＳ
トランジスタのＮ型ソース・ドレイン層74を形成する。
【００２４】次に、図13に示すように、ＬＰーＣＶＤに
より酸化膜を100 nm積層し、絶縁膜75を形成した後、Ｎ
ＰＮトランジスタの外部ベース領域、エミッタ形成予定
領域、コレクタコンタクト領域、縦型ＰＮＰトランジス
タの外部ベース領域、エミッタ領域、コレクタコンタク
ト領域、ＰＭＯＳトランジスタのソース・ドレイン領
域，ゲートコンタクト領域、ＮＭＯＳトランジスタのソ
ース・ドレイン領域，ゲートコンタクト領域の絶縁膜75
を、ＲＩＥでエッチングし窓を開口する。その後、ＬＰ
ーＣＶＤによりノンドープポリシリコン76を200 nm積層
した後、Ｎ型イオン注入用レジスト77を形成し、ヒ素を
加速電圧100 KeＶ，ドーズ量５〜20Ｅ15cm-2でイオン注
入し、ＮＰＮトランジスタのエミッタ形成予定領域、コ
レクタコンタクト領域、及び縦型ＰＮＰトランジスタの
外部ベース領域、ＰＭＯＳトランジスタのゲートコンタ
クト領域、ＮＭＯＳトランジスタのソース・ドレイン領
域，ゲートコンタクト領域のノンドープポリシリコン76
をＮ型のポリシリコンにする。
より酸化膜を100 nm積層し、絶縁膜75を形成した後、Ｎ
ＰＮトランジスタの外部ベース領域、エミッタ形成予定
領域、コレクタコンタクト領域、縦型ＰＮＰトランジス
タの外部ベース領域、エミッタ領域、コレクタコンタク
ト領域、ＰＭＯＳトランジスタのソース・ドレイン領
域，ゲートコンタクト領域、ＮＭＯＳトランジスタのソ
ース・ドレイン領域，ゲートコンタクト領域の絶縁膜75
を、ＲＩＥでエッチングし窓を開口する。その後、ＬＰ
ーＣＶＤによりノンドープポリシリコン76を200 nm積層
した後、Ｎ型イオン注入用レジスト77を形成し、ヒ素を
加速電圧100 KeＶ，ドーズ量５〜20Ｅ15cm-2でイオン注
入し、ＮＰＮトランジスタのエミッタ形成予定領域、コ
レクタコンタクト領域、及び縦型ＰＮＰトランジスタの
外部ベース領域、ＰＭＯＳトランジスタのゲートコンタ
クト領域、ＮＭＯＳトランジスタのソース・ドレイン領
域，ゲートコンタクト領域のノンドープポリシリコン76
をＮ型のポリシリコンにする。
【００２５】次に、図14に示すように、Ｐ型イオン注入
用レジスト78を形成し、ＢＦ2 を加速電圧50KeＶ，ドー
ズ量５〜10Ｅ15cm-2でイオン注入し、ＮＰＮトランジス
タの外部ベース領域、及び縦型ＰＮＰトランジスタのエ
ミッタ領域，コレクタコンタクト領域、ＰＭＯＳトラン
ジスタのソース・ドレイン領域のノンドープポリシリコ
ン38をＰ型のポリシリコンにする。
用レジスト78を形成し、ＢＦ2 を加速電圧50KeＶ，ドー
ズ量５〜10Ｅ15cm-2でイオン注入し、ＮＰＮトランジス
タの外部ベース領域、及び縦型ＰＮＰトランジスタのエ
ミッタ領域，コレクタコンタクト領域、ＰＭＯＳトラン
ジスタのソース・ドレイン領域のノンドープポリシリコ
ン38をＰ型のポリシリコンにする。
【００２６】次に、図15に示すように、Ｎ型又はＰ型に
ドープされたポリシリコンをＲＩＥでエッチングした
後、950 ℃で10〜60分のアニールを行い、縦型ＰＮＰト
ランジスタのＰ型エミッタポリシリコン79，Ｐ型コレク
タポリシリコン80，Ｎ型ベースポリシリコン84，ＮＰＮ
トランジスタのＰ型ベースポリシリコン81，Ｎ型エミッ
タポリシリコン82，Ｎ型コレクタポリシリコン83，Ｎ型
エミッタポリシリコン82から拡散させたＮ型エミッタ層
85，ＰＭＯＳトランジスタのＰ型ソース・ドレインポリ
シリコン86，Ｎ型ゲートコンタクトポリシリコン88，Ｎ
ＭＯＳトランジスタのソース・ドレインポリシリコン8
7，Ｎ型ゲートコンタクトポリシリコン88が形成され
る。また、このアニールによりＰ型エミッタ層72は拡散
深さが0.1 〜0.3 μｍと浅く、濃度が１Ｅ19〜１Ｅ20cm
-3と高濃度に形成でき、ＮＰＮトランジスタと縦型ＰＮ
Ｐトランジスタ及びＣＭＯＳトランジスタが同一基板上
に構成される。
ドープされたポリシリコンをＲＩＥでエッチングした
後、950 ℃で10〜60分のアニールを行い、縦型ＰＮＰト
ランジスタのＰ型エミッタポリシリコン79，Ｐ型コレク
タポリシリコン80，Ｎ型ベースポリシリコン84，ＮＰＮ
トランジスタのＰ型ベースポリシリコン81，Ｎ型エミッ
タポリシリコン82，Ｎ型コレクタポリシリコン83，Ｎ型
エミッタポリシリコン82から拡散させたＮ型エミッタ層
85，ＰＭＯＳトランジスタのＰ型ソース・ドレインポリ
シリコン86，Ｎ型ゲートコンタクトポリシリコン88，Ｎ
ＭＯＳトランジスタのソース・ドレインポリシリコン8
7，Ｎ型ゲートコンタクトポリシリコン88が形成され
る。また、このアニールによりＰ型エミッタ層72は拡散
深さが0.1 〜0.3 μｍと浅く、濃度が１Ｅ19〜１Ｅ20cm
-3と高濃度に形成でき、ＮＰＮトランジスタと縦型ＰＮ
Ｐトランジスタ及びＣＭＯＳトランジスタが同一基板上
に構成される。
【００２７】
【発明の効果】以上実施例に基づいて説明したように、
請求項１記載の発明によれば、ＮＰＮトランジスタと縦
型ＰＮＰトランジスタを同一基板上に形成した半導体装
置の製造方法において、縦型ＰＮＰトランジスタのエミ
ッタを、予め形成された拡散深さの浅い高濃度のＰ型拡
散層と該Ｐ型拡散層上に接続した高濃度にドープされた
Ｐ型ポリシリコンとで形成するようにしているので、Ｐ
型拡散層とＮ型ベース層とのエミッタ・ベース容量が減
少し高い周波数特性が得られると共に、ＤＣ動作上はＰ
型拡散層とＰ型ポリシリコンの両方がエミッタとして機
能するためエミッタ注入効率がよく高いｈFEと高いアー
リ電圧をもつ縦型ＰＮＰトランジスタが得られる。また
請求項２記載の発明によれば、縦型ＰＮＰトランジスタ
のエミッタのうち、予め形成される拡散深さの浅い高濃
度のＰ型拡散層を、ＮＰＮトランジスタの外部ベースを
形成する高濃度のＰ型拡散層と同一の工程で形成するよ
うにしているので、工程数の増加を最小限にして効率良
く請求項１記載の縦型ＰＮＰトランジスタとＮＰＮトラ
ンジスタを同一基板上に形成することができる。また請
求項３記載の発明によれば、縦型ＰＮＰトランジスタの
エミッタのうち、予め形成される拡散深さの浅い高濃度
のＰ型拡散層を、ＮＰＮトランジスタの外部ベースを形
成する高濃度のＰ型拡散層とＰＭＯＳトランジスタのソ
ース・ドレインを形成する高濃度のＰ型拡散層と同一の
工程で形成するようにしているので、工程数の増加を最
小限にして効率良く請求項１記載の縦型ＰＮＰトランジ
スタとＮＰＮトランジスタとＣＭＯＳトランジスタを同
一基板上に形成することができる。
請求項１記載の発明によれば、ＮＰＮトランジスタと縦
型ＰＮＰトランジスタを同一基板上に形成した半導体装
置の製造方法において、縦型ＰＮＰトランジスタのエミ
ッタを、予め形成された拡散深さの浅い高濃度のＰ型拡
散層と該Ｐ型拡散層上に接続した高濃度にドープされた
Ｐ型ポリシリコンとで形成するようにしているので、Ｐ
型拡散層とＮ型ベース層とのエミッタ・ベース容量が減
少し高い周波数特性が得られると共に、ＤＣ動作上はＰ
型拡散層とＰ型ポリシリコンの両方がエミッタとして機
能するためエミッタ注入効率がよく高いｈFEと高いアー
リ電圧をもつ縦型ＰＮＰトランジスタが得られる。また
請求項２記載の発明によれば、縦型ＰＮＰトランジスタ
のエミッタのうち、予め形成される拡散深さの浅い高濃
度のＰ型拡散層を、ＮＰＮトランジスタの外部ベースを
形成する高濃度のＰ型拡散層と同一の工程で形成するよ
うにしているので、工程数の増加を最小限にして効率良
く請求項１記載の縦型ＰＮＰトランジスタとＮＰＮトラ
ンジスタを同一基板上に形成することができる。また請
求項３記載の発明によれば、縦型ＰＮＰトランジスタの
エミッタのうち、予め形成される拡散深さの浅い高濃度
のＰ型拡散層を、ＮＰＮトランジスタの外部ベースを形
成する高濃度のＰ型拡散層とＰＭＯＳトランジスタのソ
ース・ドレインを形成する高濃度のＰ型拡散層と同一の
工程で形成するようにしているので、工程数の増加を最
小限にして効率良く請求項１記載の縦型ＰＮＰトランジ
スタとＮＰＮトランジスタとＣＭＯＳトランジスタを同
一基板上に形成することができる。
【図１】本発明に係る半導体装置の製造方法の第１実施
例を説明するための製造工程を示す図である。
例を説明するための製造工程を示す図である。
【図２】図１に示した製造工程に続く製造工程を示す図
である。
である。
【図３】図２に示した製造工程に続く製造工程を示す図
である。
である。
【図４】図３に示した製造工程に続く製造工程を示す図
である。
である。
【図５】本発明に係る半導体装置の製造方法の第２実施
例を説明するための製造工程を示す図である。
例を説明するための製造工程を示す図である。
【図６】図５に示した製造工程に続く製造工程を示す図
である。
である。
【図７】図６に示した製造工程に続く製造工程を示す図
である。
である。
【図８】図７に示した製造工程に続く製造工程を示す図
である。
である。
【図９】図８に示した製造工程に続く製造工程を示す図
である。
である。
【図10】本発明に係る半導体装置の製造方法の第３実施
例を説明するための製造工程を示す図である。
例を説明するための製造工程を示す図である。
【図11】図10に示した製造工程に続く製造工程を示す図
である。
である。
【図12】図111 示した製造工程に続く製造工程を示す図
である。
である。
【図13】図12に示した製造工程に続く製造工程を示す図
である。
である。
【図14】図13に示した製造工程に続く製造工程を示す図
である。
である。
【図15】図14に示した製造工程に続く製造工程を示す図
である。
である。
【図16】従来の半導体装置の縦型ＰＮＰトランジスタの
構成例を示す図である。
構成例を示す図である。
【図17】従来の半導体装置の縦型ＰＮＰトランジスタの
他の構成例を示す図である。
他の構成例を示す図である。
【図18】図16に示した従来例の問題点を示す説明図であ
る。
る。
【図19】図17に示した従来例の問題点を示す説明図であ
る。
る。
１ Ｐ型基板 ２ Ｎ型埋込み層 ３ Ｐ型埋込み層 ４ Ｎ型エピタキシャル層 ５ フィールド酸化膜 ６ Ｐ型コレクタ層 ７ Ｎ型ベース層 ８ Ｎ型外部ベース層 ９ Ｐ型コレクタコンタクト拡散層 10 Ｐ型エミッタ層 11 絶縁膜 12 Ｐ型ポリシリコン 13 Ｐ型エミッタポリシリコン 14 Ｐ型コレクタポリシリコン 21 Ｐ型基板 22 Ｎ型埋込み層 23 Ｐ型埋込みコレクタ層 24 Ｐ型素子分離用埋込み層 25 Ｎ型エピタキシャル層 26 フィールド酸化膜 27 Ｐ型素子分離用拡散層 28 Ｎ型コレクタ引き出し層 29 Ｐ型コレクタ引き出し層 30 Ｐ型ベース層 31 Ｎ型ベース層 32 Ｎ型外部ベース層 33 Ｎ型コレクタコンタクト層 34 Ｐ型コレクタコンタクト層 35 Ｐ型外部ベース層 36 Ｐ型エミッタ層 37 絶縁膜 38 ノンドープポリシリコン 39 Ｎ型イオン注入用レジスト 40 Ｐ型イオン注入用レジスト 41 Ｐ型エミッタポリシリコン 42 Ｐ型コレクタポリシリコン 43 Ｐ型ベースポリシリコン 44 Ｎ型エミッタポリシリコン 45 Ｎ型コレクタポリシリコン 46 Ｎ型ベースポリシリコン 47 Ｎ型エミッタ層 51 Ｐ型基板 52 Ｎ型埋込み層 53 Ｐ型埋込みコレクタ層 54 Ｐ型埋込みウエル層 55 Ｐ型素子分離用埋込み層 56 Ｎ型エピタキシャル層 57 フィールド酸化膜 58 Ｐ型素子分離用拡散層 59 Ｎ型コレクタ引き出し層 60 Ｐ型コレクタ引き出し層 61 Ｎ型素子分離用拡散層 62 Ｎウエル拡散層 63 Ｐウエル拡散層 64 ゲート酸化膜 65 ゲートポリシリコン 66 Ｐ型ベース層 67 Ｎ型ベース層 68 Ｎ型外部ベース層 69 Ｎ型コレクタコンタクト層 70 Ｐ型コレクタコンタクト層 71 Ｐ型外部ベース層 72 Ｐ型エミッタ層 73 Ｐ型ソース・ドレイン層 74 Ｎ型ソース・ドレイン層 75 絶縁膜 76 ノンドープポリシリコン 77 Ｎ型イオン注入用レジスト 78 Ｐ型イオン注入用レジスト 79 Ｐ型エミッタポリシリコン 80 Ｐ型コレクタポリシリコン 81 Ｐ型ベースポリシリコン 82 Ｎ型エミッタポリシリコン 83 Ｎ型コレクタポリシリコン 84 Ｎ型ベースポリシリコン 85 Ｎ型エミッタ層 86 Ｐ型ソース・ドレインポリシリコン 87 Ｎ型ソース・ドレインポリシリコン 88 Ｎ型ゲートコンタクトポリシリコン
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (3)
- 【請求項１】 ＮＰＮトランジスタと縦型ＰＮＰトラン
ジスタを同一基板上に形成する半導体装置の製造方法に
おいて、前記縦型ＰＮＰトランジスタのエミッタを、予
め形成された拡散深さの浅い高濃度のＰ型拡散層と該Ｐ
型拡散層上に接続する高濃度にドープされたＰ型ポリシ
リコンとで形成することを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記縦型ＰＮＰトランジスタのエミッタ
のうち予め形成される拡散深さの浅い高濃度のＰ型拡散
層を、前記ＮＰＮトランジスタの外部ベースを形成する
高濃度のＰ型拡散層と同一の工程で形成することを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 ＮＰＮトランジスタと縦型ＰＮＰトラン
ジスタとＣＭＯＳトランジスタとを同一基板上に形成す
る半導体装置の製造方法において、前記縦型ＰＮＰトラ
ンジスタのエミッタを、予め形成された拡散深さの浅い
高濃度のＰ型拡散層と該Ｐ型拡散層上に接続する高濃度
にドープされたＰ型ポリシリコンとで形成すると共に、
前記Ｐ型拡散層を、前記ＮＰＮトランジスタの外部ベー
スを形成する高濃度のＰ型拡散層及びＰＭＯＳトランジ
スタのソース・ドレインを形成する高濃度のＰ型拡散層
と同一の工程で形成することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7197914A JPH0927551A (ja) | 1995-07-12 | 1995-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7197914A JPH0927551A (ja) | 1995-07-12 | 1995-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927551A true JPH0927551A (ja) | 1997-01-28 |
Family
ID=16382378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7197914A Withdrawn JPH0927551A (ja) | 1995-07-12 | 1995-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927551A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1024528A2 (en) * | 1999-01-29 | 2000-08-02 | Nec Corporation | Semiconductor device and method for manufacturing same |
| US6337252B1 (en) | 1998-05-26 | 2002-01-08 | Nec Corporation | Semiconductor device manufacturing method |
| US7271070B1 (en) * | 1998-09-29 | 2007-09-18 | Hartmut Grutzediek | Method for producing transistors |
-
1995
- 1995-07-12 JP JP7197914A patent/JPH0927551A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337252B1 (en) | 1998-05-26 | 2002-01-08 | Nec Corporation | Semiconductor device manufacturing method |
| US7271070B1 (en) * | 1998-09-29 | 2007-09-18 | Hartmut Grutzediek | Method for producing transistors |
| EP1024528A2 (en) * | 1999-01-29 | 2000-08-02 | Nec Corporation | Semiconductor device and method for manufacturing same |
| EP1024528A3 (en) * | 1999-01-29 | 2001-09-19 | Nec Corporation | Semiconductor device and method for manufacturing same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |