JP3186043B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に形成
されたバイポーラトランジスタを備えた半導体装置及び
その製造方法に関し、特に半導体基板に形成されたウェ
ルの中に形成されたバイーポラトランジスタを備えた半
導体装置及びその製造方法に関する。
されたバイポーラトランジスタを備えた半導体装置及び
その製造方法に関し、特に半導体基板に形成されたウェ
ルの中に形成されたバイーポラトランジスタを備えた半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタをシリコン基板
に備えた半導体装置を製造する方法として、従来から、
エピタキシャル成長層を用いない方法についても種々の
方法が提案されている。例えば、特開平４−１８０２６
０号は、バイポーラトランジスタとＭＯＳＦＥＴとを同
一半導体基板上に形成する半導体装置を製造する際に、
ＭＯＳＦＥＴのウエル領域と、バイポーラトランジスタ
のウェル領域とを同時のイオン注入で形成する方法を提
案している。
に備えた半導体装置を製造する方法として、従来から、
エピタキシャル成長層を用いない方法についても種々の
方法が提案されている。例えば、特開平４−１８０２６
０号は、バイポーラトランジスタとＭＯＳＦＥＴとを同
一半導体基板上に形成する半導体装置を製造する際に、
ＭＯＳＦＥＴのウエル領域と、バイポーラトランジスタ
のウェル領域とを同時のイオン注入で形成する方法を提
案している。
【０００３】ここで、図２３を参照して、前掲公報に記
載の半導体装置の製造方法を簡単に説明する。製造する
半導体装置は、図２３に示すように、ＮＰＮバイポーラ
トランジスタと、ＰＮＰバイポーラトランジスタと、ｎ
ＭＯＳトランジスタ及びｐＭＯＳトランジスタとを同一
のｐ型のシリコン基板上に備えている。前掲公報の製造
方法は、ＮＰＮバイポーラトランジスタのＮ型コレクタ
及びＰＭＯＳトランジスタのＮ型ウェル領域２３と、Ｐ
ＮＰバイポーラトランジスタのＰ型コレクタ及びＮＭＯ
ＳトランジスタのＰ型コレクタ領域２６とをそれぞれ同
一イオン注入により形成している。本方法では、エピタ
キシャル成長層を用いず、ウェルを共有化することで、
ウエル領域２３の形成とウェル領域２６の形成の二回で
よいので、従来の方法に比べて素子特性が優れており、
また工程数も増加しない。
載の半導体装置の製造方法を簡単に説明する。製造する
半導体装置は、図２３に示すように、ＮＰＮバイポーラ
トランジスタと、ＰＮＰバイポーラトランジスタと、ｎ
ＭＯＳトランジスタ及びｐＭＯＳトランジスタとを同一
のｐ型のシリコン基板上に備えている。前掲公報の製造
方法は、ＮＰＮバイポーラトランジスタのＮ型コレクタ
及びＰＭＯＳトランジスタのＮ型ウェル領域２３と、Ｐ
ＮＰバイポーラトランジスタのＰ型コレクタ及びＮＭＯ
ＳトランジスタのＰ型コレクタ領域２６とをそれぞれ同
一イオン注入により形成している。本方法では、エピタ
キシャル成長層を用いず、ウェルを共有化することで、
ウエル領域２３の形成とウェル領域２６の形成の二回で
よいので、従来の方法に比べて素子特性が優れており、
また工程数も増加しない。
【０００４】
【発明が解決しようとする課題】ところで、マスクの形
成は、フォトレジスト膜の塗布、露光処理、現像処理、
マスク検査等の多くの処理を必要とし、多大の時間と費
用を要する作業である。また、集積回路の微細化に伴
い、位置ずれのマージンが小さくなったために、マスク
の位置決めに益々時間を要するようになっている。従っ
て、少ないマスク数でイオン注入を行って所定の不純物
領域を形成することは、半導体装置の製造コストを軽減
し、製作精度の高い半導体装置を製造する上で極めて重
要なことである。そして、それとともに、半導体装置の
高性能化、複合機能化の進展に伴って半導体装置に含ま
れている個々の素子の特性をそれぞれ最適化し、高性能
化しておくことが重要になってきている。
成は、フォトレジスト膜の塗布、露光処理、現像処理、
マスク検査等の多くの処理を必要とし、多大の時間と費
用を要する作業である。また、集積回路の微細化に伴
い、位置ずれのマージンが小さくなったために、マスク
の位置決めに益々時間を要するようになっている。従っ
て、少ないマスク数でイオン注入を行って所定の不純物
領域を形成することは、半導体装置の製造コストを軽減
し、製作精度の高い半導体装置を製造する上で極めて重
要なことである。そして、それとともに、半導体装置の
高性能化、複合機能化の進展に伴って半導体装置に含ま
れている個々の素子の特性をそれぞれ最適化し、高性能
化しておくことが重要になってきている。
【０００５】しかし、前掲公報は、ＭＯＳトランジスタ
のウェル領域とバイポーラトランジスタのウェル領域と
を形成する際の経済的な形成方法を提案しているもの
の、それぞれの素子特性を最適化することはできない。
前掲公報による方法では、図２３に示すように、ＮＰＮ
トランジスタのｎ型コレクタとＰＭＯＳのｎ型ウエルと
を、また、ＰＮＰトランジスタのｐ型コレクタとＮＭＯ
Ｓのｐ型ウエルとを、それぞれ、同一イオン注入で形成
している。そして、これによって製造工程数の低減を図
ることができると述べている。図２３中、ｎ型ウエルは
２３、ｐ型ウエルは２６である。ところで、ＭＯＳのゲ
ート長が短くなると、ＰＭＯＳのｎ型ウエル及びＮＭＯ
Ｓのｐ型ウエルは、短チャネル効果によって、しきい値
電圧が減少する。その対策として、一般的には、ＭＯＳ
のウエルの不純物濃度を上げ、短チャネル効果を抑制す
る方法が採られている。
のウェル領域とバイポーラトランジスタのウェル領域と
を形成する際の経済的な形成方法を提案しているもの
の、それぞれの素子特性を最適化することはできない。
前掲公報による方法では、図２３に示すように、ＮＰＮ
トランジスタのｎ型コレクタとＰＭＯＳのｎ型ウエルと
を、また、ＰＮＰトランジスタのｐ型コレクタとＮＭＯ
Ｓのｐ型ウエルとを、それぞれ、同一イオン注入で形成
している。そして、これによって製造工程数の低減を図
ることができると述べている。図２３中、ｎ型ウエルは
２３、ｐ型ウエルは２６である。ところで、ＭＯＳのゲ
ート長が短くなると、ＰＭＯＳのｎ型ウエル及びＮＭＯ
Ｓのｐ型ウエルは、短チャネル効果によって、しきい値
電圧が減少する。その対策として、一般的には、ＭＯＳ
のウエルの不純物濃度を上げ、短チャネル効果を抑制す
る方法が採られている。
【０００６】しかし、前掲公報の方法では、ＮＰＮトラ
ンジスタのｎ型コレクタとＰＭＯＳのｎ型ウエル（図２
３でｎウエル２３）、ＰＮＰトランジスタのｐ型コレク
タとＮＭＯＳのｐ型ウエル（図２３でｐウエル２６）を
それぞれ共有しているために、ＭＯＳのウエルの不純物
濃度が上がると、バイポーラトランジスタのコレクタの
不純物濃度も上がり、ベース・コレクタ間の接合耐圧が
低下してしまう。即ち、ＭＯＳの特性を良くすると、バ
イポーラトランジスタのトランジスタ特性が悪くなり、
逆に、バイポーラトランジスタのトランジスタ特性を良
くすると、ＭＯＳのトランジスタ特性が悪くなる。従っ
て、ＭＯＳとバイポーラトランジスタの双方で良好なト
ランジスタ特性を同時に得ることは難しい。
ンジスタのｎ型コレクタとＰＭＯＳのｎ型ウエル（図２
３でｎウエル２３）、ＰＮＰトランジスタのｐ型コレク
タとＮＭＯＳのｐ型ウエル（図２３でｐウエル２６）を
それぞれ共有しているために、ＭＯＳのウエルの不純物
濃度が上がると、バイポーラトランジスタのコレクタの
不純物濃度も上がり、ベース・コレクタ間の接合耐圧が
低下してしまう。即ち、ＭＯＳの特性を良くすると、バ
イポーラトランジスタのトランジスタ特性が悪くなり、
逆に、バイポーラトランジスタのトランジスタ特性を良
くすると、ＭＯＳのトランジスタ特性が悪くなる。従っ
て、ＭＯＳとバイポーラトランジスタの双方で良好なト
ランジスタ特性を同時に得ることは難しい。
【０００７】そこで、本発明の目的は、良好なトランジ
スタ特性を有するバイポーラトランジスタを半導体基板
に備えた半導体装置を少ないマスク数で製造する方法を
提供することである。
スタ特性を有するバイポーラトランジスタを半導体基板
に備えた半導体装置を少ないマスク数で製造する方法を
提供することである。
【０００８】
【課題を解決するための手段】従来の方法とは異なり、
本発明では、ＭＯＳのウエルとバイポーラトランジスタ
のコレクタとを別々に形成し、かつＮＰＮのｎ型コレク
タとＰＮＰのｐ型基板との分離領域を同時に作ってい
る。これにより、製造工程数の低減を図りつつ、ＭＯＳ
とバイポーラトランジスタで良好な素子特性を同時に得
ることができる。
本発明では、ＭＯＳのウエルとバイポーラトランジスタ
のコレクタとを別々に形成し、かつＮＰＮのｎ型コレク
タとＰＮＰのｐ型基板との分離領域を同時に作ってい
る。これにより、製造工程数の低減を図りつつ、ＭＯＳ
とバイポーラトランジスタで良好な素子特性を同時に得
ることができる。
【０００９】上記目的を達成するために、本発明に係る
半導体装置の製造方法は、第二導電型シリコン基板の主
面に所定の深さに設けた第一導電型ベース領域と、前記
第一導電型ベース領域の下面と側面とに接して前記第一
導電型ベース領域を取り囲んで設けた第二導電型コレク
タ領域と、前記第二導電型コレクタ領域の下面と側面と
に接して前記第二導電型コレクタ領域を取り囲んで設け
た第一導電型分離領域とを有する第１のバイポーラトラ
ンジスタと、 前記第二導電型シリコン基板の主面に所定
の深さに設けた第二導電型ベース領域と、前記第二導電
型ベース領域の下面と側面とに接して前記第二導電型ベ
ース領域を取り囲んで設けた第一導電型コレクタ領域と
を有する第２のバイポーラトランジスタと、 を含む半導
体装置を製造する方法であって、不純物領域の形成に際
し、第一導電型不純物のイオン注入により、前記第２の
バイポーラトランジスタの前記第一導電型コレクタ領域
と前記第１のバイポーラトランジスタの前記第一導電型
分離領域とを同時に形成する第１のイオン注入工程と、
前記第二導電型不純物のイオン注入により、前記第１の
バイポーラトランジスタの前記第一導電型ベース領域と
なる領域に仮の第二導電型ベース領域を形成し、かつ前
記第２のバイポーラトランジスタの前記第二導電型ベー
ス領域を形成す る第２のイオン注入工程と、 第一導電型
不純物のイオン注入により、前記第１のバイポーラトラ
ンジスタの前記仮の第二導電型ベース領域を前記第一導
電型ベース領域に転換する第３のイオン注入工程とを有
することを特徴としている。
半導体装置の製造方法は、第二導電型シリコン基板の主
面に所定の深さに設けた第一導電型ベース領域と、前記
第一導電型ベース領域の下面と側面とに接して前記第一
導電型ベース領域を取り囲んで設けた第二導電型コレク
タ領域と、前記第二導電型コレクタ領域の下面と側面と
に接して前記第二導電型コレクタ領域を取り囲んで設け
た第一導電型分離領域とを有する第１のバイポーラトラ
ンジスタと、 前記第二導電型シリコン基板の主面に所定
の深さに設けた第二導電型ベース領域と、前記第二導電
型ベース領域の下面と側面とに接して前記第二導電型ベ
ース領域を取り囲んで設けた第一導電型コレクタ領域と
を有する第２のバイポーラトランジスタと、 を含む半導
体装置を製造する方法であって、不純物領域の形成に際
し、第一導電型不純物のイオン注入により、前記第２の
バイポーラトランジスタの前記第一導電型コレクタ領域
と前記第１のバイポーラトランジスタの前記第一導電型
分離領域とを同時に形成する第１のイオン注入工程と、
前記第二導電型不純物のイオン注入により、前記第１の
バイポーラトランジスタの前記第一導電型ベース領域と
なる領域に仮の第二導電型ベース領域を形成し、かつ前
記第２のバイポーラトランジスタの前記第二導電型ベー
ス領域を形成す る第２のイオン注入工程と、 第一導電型
不純物のイオン注入により、前記第１のバイポーラトラ
ンジスタの前記仮の第二導電型ベース領域を前記第一導
電型ベース領域に転換する第３のイオン注入工程とを有
することを特徴としている。
【００１０】好適には、第二導電型不純物のイオン注入
により、前記第１のバイポーラトランジスタの前記第一
導電型分離領域内に前記第二導電型コレクタ領域を形成
する第４のイオン注入工程を有する。
により、前記第１のバイポーラトランジスタの前記第一
導電型分離領域内に前記第二導電型コレクタ領域を形成
する第４のイオン注入工程を有する。
【００１１】本発明方法では、一導電型をｎ型に、第二
導電型をｐ型に、又は一導電型をｐ型に、第二導電型を
ｎ型にする。本発明方法は、一導電型不純物の打ち返し
イオン注入により、第１のバイポーラトランジスタの仮
の第二導電型ベース領域を一導電型ベース領域に転換し
ているので、少ないマスク枚数で所定の不純物領域を形
成することができる。ここで、打ち返しイオン注入と
は、一導電型不純物のイオン注入により形成した一導電
型領域に逆導電型不純物をイオン注入により逆導電型領
域とすることである。
導電型をｐ型に、又は一導電型をｐ型に、第二導電型を
ｎ型にする。本発明方法は、一導電型不純物の打ち返し
イオン注入により、第１のバイポーラトランジスタの仮
の第二導電型ベース領域を一導電型ベース領域に転換し
ているので、少ないマスク枚数で所定の不純物領域を形
成することができる。ここで、打ち返しイオン注入と
は、一導電型不純物のイオン注入により形成した一導電
型領域に逆導電型不純物をイオン注入により逆導電型領
域とすることである。
【００１２】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例 本実施形態例は、本発明方法に係る半導体装置の製造方
法の実施形態の一例である。図１から図３は、本実施形
態例の製造方法で半導体装置を製造する際の各工程毎の
層構造を示す断面図である。本実施形態例では、先ず、
図１（ａ）に示すように、ｐ型シリコン基板１２に厚さ
２００〜５００ｎｍのシリコン酸化膜を成膜して素子分
離領域１４を形成し、ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯ
Ｓと略記）、ｎ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと略
記）、ＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮ
と略記）及び垂直型ＰＮＰ型バイポーラトランジスタ
（以下、Ｖ−ＰＮＰと略記）の形成領域を相互に分離す
る。次いで、図１（ｂ）に示すように、フォトレジスト
膜のマスク１５を形成し、ｎ型不純物を注入エネルギー
５０〜１００Kev 、ドーズ量５×１０15〜１×１０16ｃ
ｍ-2イオン注入して、ＮＰＮのｎ型コレクタ電極引き出
し領域１６を形成する。次に、図１（ｃ）に示すよう
に、フォトレジスト膜のマスク１７を形成し、ｎ型不純
物を注入エネルギー６００〜８００Kev 、ドーズ量１×
１０13〜１×１０14ｃｍ-2でイオン注入し、ＰＭＯＳの
ｎ型ウエル領域（ＮＷ）１８を形成する。
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例 本実施形態例は、本発明方法に係る半導体装置の製造方
法の実施形態の一例である。図１から図３は、本実施形
態例の製造方法で半導体装置を製造する際の各工程毎の
層構造を示す断面図である。本実施形態例では、先ず、
図１（ａ）に示すように、ｐ型シリコン基板１２に厚さ
２００〜５００ｎｍのシリコン酸化膜を成膜して素子分
離領域１４を形成し、ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯ
Ｓと略記）、ｎ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと略
記）、ＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮ
と略記）及び垂直型ＰＮＰ型バイポーラトランジスタ
（以下、Ｖ−ＰＮＰと略記）の形成領域を相互に分離す
る。次いで、図１（ｂ）に示すように、フォトレジスト
膜のマスク１５を形成し、ｎ型不純物を注入エネルギー
５０〜１００Kev 、ドーズ量５×１０15〜１×１０16ｃ
ｍ-2イオン注入して、ＮＰＮのｎ型コレクタ電極引き出
し領域１６を形成する。次に、図１（ｃ）に示すよう
に、フォトレジスト膜のマスク１７を形成し、ｎ型不純
物を注入エネルギー６００〜８００Kev 、ドーズ量１×
１０13〜１×１０14ｃｍ-2でイオン注入し、ＰＭＯＳの
ｎ型ウエル領域（ＮＷ）１８を形成する。
【００１３】次に、図２（ｄ）に示すように、フォトレ
ジスト膜のマスク１９を形成して、ｐ型不純物を注入エ
ネルギー１００〜３００Kev 、ドーズ量１×１０13〜１
×１０14でイオン注入し、ＮＭＯＳのｐ型ウエル領域
（ＰＷ）２０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル領
域（ＰＷ）２２とを同時に形成する。次に、図２（ｅ）
に示すように、フォトレジスト膜のマスク２１を形成し
て、ｎ型不純物としてＰ（リン）イオンを注入エネルギ
ー１０００〜１３００Kev 、ドーズ量１×１０13〜５×
１０13ｃｍ-2でイオン注入し、ＮＰＮのｎ型コレクタ領
域（ＢＷ）２４及びＶ−ＰＮＰのｎ型分離領域（ＢＷ）
２６を同時に形成する。次に、図２（ｆ）に示すよう
に、図２（ｅ）と同じマスク２１を使用し、ｐ型不純物
としてＢイオン又はＢＦ2 イオンを素子分離領域１４を
突き抜けないエネルギーでドーズ量１×１０13〜４×１
０13ｃｍ-2でイオン注入し、ＮＰＮのｐ型ベース領域
（Ｐ−Ｂａｓｅ）２８及びＶ−ＰＮＰの仮のｐ型ベース
領域（Ｐ−Ｂａｓｅ）３０を同時に形成する。
ジスト膜のマスク１９を形成して、ｐ型不純物を注入エ
ネルギー１００〜３００Kev 、ドーズ量１×１０13〜１
×１０14でイオン注入し、ＮＭＯＳのｐ型ウエル領域
（ＰＷ）２０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル領
域（ＰＷ）２２とを同時に形成する。次に、図２（ｅ）
に示すように、フォトレジスト膜のマスク２１を形成し
て、ｎ型不純物としてＰ（リン）イオンを注入エネルギ
ー１０００〜１３００Kev 、ドーズ量１×１０13〜５×
１０13ｃｍ-2でイオン注入し、ＮＰＮのｎ型コレクタ領
域（ＢＷ）２４及びＶ−ＰＮＰのｎ型分離領域（ＢＷ）
２６を同時に形成する。次に、図２（ｆ）に示すよう
に、図２（ｅ）と同じマスク２１を使用し、ｐ型不純物
としてＢイオン又はＢＦ2 イオンを素子分離領域１４を
突き抜けないエネルギーでドーズ量１×１０13〜４×１
０13ｃｍ-2でイオン注入し、ＮＰＮのｐ型ベース領域
（Ｐ−Ｂａｓｅ）２８及びＶ−ＰＮＰの仮のｐ型ベース
領域（Ｐ−Ｂａｓｅ）３０を同時に形成する。
【００１４】次に、図３（ｇ）に示すように、フォトレ
ジスト膜のマスク３１を形成して、ｐ型不純物としてＢ
イオンを注入エネルギー１００〜３００Kev 、ドーズ量
１×１０13〜５×１０13ｃｍ-2イオン注入し、ｎ型分離
領域（ＢＷ）２６内にＶ−ＰＮＰのｐ型コレクタ領域
（Ｖ−ＰＷ）３２を形成する。次に、図３（ｈ）に示す
ように、図３（ｇ）と同じマスク３１を使って、ｎ型不
純物としてＰ（リン）イオンを素子分離領域を突き抜け
ないエネルギーで、ドーズ量４×１０13〜１×１０14ｃ
ｍ-2イオン注入して、いわゆる打ち返しイオン注入を行
って、Ｖ−ＰＮＰの仮のｐ型ベース領域（Ｐ−Ｂａｓ
ｅ）３０をｎ型ベース領域（Ｎ−Ｂａｓｅ）３４に転換
する。
ジスト膜のマスク３１を形成して、ｐ型不純物としてＢ
イオンを注入エネルギー１００〜３００Kev 、ドーズ量
１×１０13〜５×１０13ｃｍ-2イオン注入し、ｎ型分離
領域（ＢＷ）２６内にＶ−ＰＮＰのｐ型コレクタ領域
（Ｖ−ＰＷ）３２を形成する。次に、図３（ｈ）に示す
ように、図３（ｇ）と同じマスク３１を使って、ｎ型不
純物としてＰ（リン）イオンを素子分離領域を突き抜け
ないエネルギーで、ドーズ量４×１０13〜１×１０14ｃ
ｍ-2イオン注入して、いわゆる打ち返しイオン注入を行
って、Ｖ−ＰＮＰの仮のｐ型ベース領域（Ｐ−Ｂａｓ
ｅ）３０をｎ型ベース領域（Ｎ−Ｂａｓｅ）３４に転換
する。
【００１５】次いで、図４（ｉ）に示すように、ゲート
酸化膜２９を成膜し、次いでゲート酸化膜２９にＮＰＮ
及びＰＮＰのエミッタコンタクトを開口し、更に基板全
面にポリシリコン膜３３を成膜する。続いて、ＰＮＰ形
成領域上にマスク３６を形成して、ＰＮＰ形成領域以外
の領域に高濃度のｎ型不純物をポリシリコン膜３３に注
入する。続いて、図示しないが、ＰＮＰ形成領域を開口
したマスクをＰＮＰ形成領域以外の領域上に形成し、Ｐ
ＮＰ形成領域に高濃度のｐ型不純物をポリシリコン膜３
３に注入する。次いで、熱処理を施し、ポリシリコン膜
３３にイオン注入された不純物を拡散させる。次に、ポ
リシリコン膜３３をパターニングして、ＰＭＯＳ及びＮ
ＭＯＳのゲート電極３６及びＮＰＮ及びＰＮＰのエミッ
タ電極３７を形成し、続いて、図４（ｊ）に示すよう
に、電極の側面にサイドウォール３８を形成し、イオン
注入して電極引き出しのための高濃度領域（Ｎ- 、
Ｐ- ）を形成する。更に、熱処理を施して、ポリシリコ
ン膜３３からベース２８、３０に不純物を拡散させてエ
ミッタ３９を形成する。
酸化膜２９を成膜し、次いでゲート酸化膜２９にＮＰＮ
及びＰＮＰのエミッタコンタクトを開口し、更に基板全
面にポリシリコン膜３３を成膜する。続いて、ＰＮＰ形
成領域上にマスク３６を形成して、ＰＮＰ形成領域以外
の領域に高濃度のｎ型不純物をポリシリコン膜３３に注
入する。続いて、図示しないが、ＰＮＰ形成領域を開口
したマスクをＰＮＰ形成領域以外の領域上に形成し、Ｐ
ＮＰ形成領域に高濃度のｐ型不純物をポリシリコン膜３
３に注入する。次いで、熱処理を施し、ポリシリコン膜
３３にイオン注入された不純物を拡散させる。次に、ポ
リシリコン膜３３をパターニングして、ＰＭＯＳ及びＮ
ＭＯＳのゲート電極３６及びＮＰＮ及びＰＮＰのエミッ
タ電極３７を形成し、続いて、図４（ｊ）に示すよう
に、電極の側面にサイドウォール３８を形成し、イオン
注入して電極引き出しのための高濃度領域（Ｎ- 、
Ｐ- ）を形成する。更に、熱処理を施して、ポリシリコ
ン膜３３からベース２８、３０に不純物を拡散させてエ
ミッタ３９を形成する。
【００１６】本実施形態例の製造方法では、ＮＰＮのｎ
型コレクタ領域２４及びＶ−ＰＮＰのｎ型分離領域２６
の形成に使った同じマスク２１を使って、ＮＰＮのｐ型
ベース領域２８及びＶ−ＰＮＰの仮のｐ型ベース領域３
０を形成し、また、Ｖ−ＰＮＰのｐ型コレクタ領域３２
の形成に使った同じマスク３１を使って、Ｖ−ＰＮＰの
ｎ型ベース領域３４を形成している。即ち、本実施形態
例の製造方法によれば、少ないマスク数で所定の半導体
装置を形成することができる。
型コレクタ領域２４及びＶ−ＰＮＰのｎ型分離領域２６
の形成に使った同じマスク２１を使って、ＮＰＮのｐ型
ベース領域２８及びＶ−ＰＮＰの仮のｐ型ベース領域３
０を形成し、また、Ｖ−ＰＮＰのｐ型コレクタ領域３２
の形成に使った同じマスク３１を使って、Ｖ−ＰＮＰの
ｎ型ベース領域３４を形成している。即ち、本実施形態
例の製造方法によれば、少ないマスク数で所定の半導体
装置を形成することができる。
【００１７】参考実施形態例１ ところで、実施形態例では、Ｖ−ＰＮＰのｐ型コレクタ
領域（Ｖ−ＰＷ）３２（図３（ｇ）参照）は、ＮＰＮの
ｎ型コレクタ領域（ＢＷ）２４の形成と同時に形成され
たｎ型分離領域（ＢＷ）２６（図２（ｅ）参照）によっ
てｐ型基板１２から電気的に絶縁されている。次いで、
図２（ｆ）に示すように、マスク数を減らすために、図
２（ｅ）と同じマスク２１を使ってイオン注入により、
ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）２８を形成し
ている。その結果、Ｖ−ＰＮＰには、必要でないｐ型ベ
ース領域（Ｐ−Ｂａｓｅ）３０が形成される。そこで、
Ｖ−ＰＮＰのｐ型コレクタ領域（Ｖ−ＰＷ）３２を形成
した後、図３（ｈ）に示すように、同じマスク３１を使
って、ｎ型不純物をイオン注入して、いわゆる打ち返し
イオン注入を行って、Ｖ−ＰＮＰの仮のｐ型ベース領域
（Ｐ−Ｂａｓｅ）３０をｎ型ベース領域（Ｎ−Ｂａｓ
ｅ）３４に転換している。
領域（Ｖ−ＰＷ）３２（図３（ｇ）参照）は、ＮＰＮの
ｎ型コレクタ領域（ＢＷ）２４の形成と同時に形成され
たｎ型分離領域（ＢＷ）２６（図２（ｅ）参照）によっ
てｐ型基板１２から電気的に絶縁されている。次いで、
図２（ｆ）に示すように、マスク数を減らすために、図
２（ｅ）と同じマスク２１を使ってイオン注入により、
ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）２８を形成し
ている。その結果、Ｖ−ＰＮＰには、必要でないｐ型ベ
ース領域（Ｐ−Ｂａｓｅ）３０が形成される。そこで、
Ｖ−ＰＮＰのｐ型コレクタ領域（Ｖ−ＰＷ）３２を形成
した後、図３（ｈ）に示すように、同じマスク３１を使
って、ｎ型不純物をイオン注入して、いわゆる打ち返し
イオン注入を行って、Ｖ−ＰＮＰの仮のｐ型ベース領域
（Ｐ−Ｂａｓｅ）３０をｎ型ベース領域（Ｎ−Ｂａｓ
ｅ）３４に転換している。
【００１８】実施形態例の方法では、以上のような工程
を経て、Ｖ−ＰＮＰのｎ型分離領域２６及びｎ型ベース
領域（Ｎ−Ｂａｓｅ）３４を形成しているために、以下
のような問題がある。第１には、トランジスタの特性に
大きく影響するＶ−ＰＮＰのｎ型ベースのピーク不純物
濃度を所望通りに制御することが難しいことである。Ｖ
−ＰＮＰのｎ型分離領域２６を形成した後、仮のｐ型ベ
ース領域３０を形成した段階で、エミッタ直下のｐ型ベ
ース領域３０と、ｎ型領域（ＢＷ）２６との不純物濃度
は、図５に示すようなプロファイルになっている。図５
は図２（ｆ）の線Ｉ−Ｉに沿った不純物濃度分布であ
る。ｐ型コレクタ領域（Ｖ−ＰＷ）３２を形成し、次い
でＶ−ＰＮＰのｐ型ベース領域（Ｐ−Ｂａｓｅ）３０を
Ｖ−ＰＮＰのｎ型ベース領域（Ｎ−Ｂａｓｅ）３４に転
換した段階で、エミッタ直下の各領域の不純物濃度は、
図６に示すようなプロファイルになっている。図６は図
３（ｈ）の線II−IIに沿った不純物濃度分布である。図
６に示すように、ｐ型ベース領域のｐ型不純物濃度とｎ
型ベース領域のｎ型不純物濃度は、双方とも、１０18／
cm3 程度と非常に高い上に、ｐ型不純物とｎ型不純物と
の濃度差が殆ど無い。そのために、ｐ型ベース領域（Ｐ
−Ｂａｓｅ）３０にｎ型不純物をイオン注入する際、所
定のピーク不純物濃度を有するｎ型ベース領域（Ｎ−Ｂ
ａｓｅ）３４に転換するようにｎ型不純物のイオン注入
を制御することが非常に難しい。
を経て、Ｖ−ＰＮＰのｎ型分離領域２６及びｎ型ベース
領域（Ｎ−Ｂａｓｅ）３４を形成しているために、以下
のような問題がある。第１には、トランジスタの特性に
大きく影響するＶ−ＰＮＰのｎ型ベースのピーク不純物
濃度を所望通りに制御することが難しいことである。Ｖ
−ＰＮＰのｎ型分離領域２６を形成した後、仮のｐ型ベ
ース領域３０を形成した段階で、エミッタ直下のｐ型ベ
ース領域３０と、ｎ型領域（ＢＷ）２６との不純物濃度
は、図５に示すようなプロファイルになっている。図５
は図２（ｆ）の線Ｉ−Ｉに沿った不純物濃度分布であ
る。ｐ型コレクタ領域（Ｖ−ＰＷ）３２を形成し、次い
でＶ−ＰＮＰのｐ型ベース領域（Ｐ−Ｂａｓｅ）３０を
Ｖ−ＰＮＰのｎ型ベース領域（Ｎ−Ｂａｓｅ）３４に転
換した段階で、エミッタ直下の各領域の不純物濃度は、
図６に示すようなプロファイルになっている。図６は図
３（ｈ）の線II−IIに沿った不純物濃度分布である。図
６に示すように、ｐ型ベース領域のｐ型不純物濃度とｎ
型ベース領域のｎ型不純物濃度は、双方とも、１０18／
cm3 程度と非常に高い上に、ｐ型不純物とｎ型不純物と
の濃度差が殆ど無い。そのために、ｐ型ベース領域（Ｐ
−Ｂａｓｅ）３０にｎ型不純物をイオン注入する際、所
定のピーク不純物濃度を有するｎ型ベース領域（Ｎ−Ｂ
ａｓｅ）３４に転換するようにｎ型不純物のイオン注入
を制御することが非常に難しい。
【００１９】その結果、ｎ型ベース領域（Ｎ−Ｂａｓ
ｅ）３４のｎ型不純物濃度が一定せず、ばらつくため
に、電流増幅率（ｈFE）、遮断周波数（ｆT ）、絶縁耐
圧等のトランジスタ特性が、ばらつき、安定したトラン
ジスタ特性を得ることが難しい。
ｅ）３４のｎ型不純物濃度が一定せず、ばらつくため
に、電流増幅率（ｈFE）、遮断周波数（ｆT ）、絶縁耐
圧等のトランジスタ特性が、ばらつき、安定したトラン
ジスタ特性を得ることが難しい。
【００２０】第２には、Ｖ−ＰＮＰのｐ型コレクタ領域
（Ｖ−ＰＷ）３２の深さ方向を厳密に制御することが必
要になるために、製造上のマージンが小さいことであ
る。Ｖ−ＰＮＰのコレクタ領域３２は、ＮＰＮのｎ型コ
レクタ領域（ＢＷ）２４と同時にイオン注入されるｎ型
領域（ＢＷ）２６によってｐ型基板１２から電気的に分
離されている。ＮＰＮのｎ型コレクタ領域（ＢＷ）２４
の不純物濃度は、コレクタ抵抗などのＮＰＮのトランジ
スタ特性に影響するために、濃度プロファイルを自由に
変えることができない。従って、ｎ型領域（ＢＷ）２６
の濃度プロファイルも自由に変えることができない。
（Ｖ−ＰＷ）３２の深さ方向を厳密に制御することが必
要になるために、製造上のマージンが小さいことであ
る。Ｖ−ＰＮＰのコレクタ領域３２は、ＮＰＮのｎ型コ
レクタ領域（ＢＷ）２４と同時にイオン注入されるｎ型
領域（ＢＷ）２６によってｐ型基板１２から電気的に分
離されている。ＮＰＮのｎ型コレクタ領域（ＢＷ）２４
の不純物濃度は、コレクタ抵抗などのＮＰＮのトランジ
スタ特性に影響するために、濃度プロファイルを自由に
変えることができない。従って、ｎ型領域（ＢＷ）２６
の濃度プロファイルも自由に変えることができない。
【００２１】その結果、Ｖ−ＰＮＰのＰ型コレクタ領域
（Ｖ−ＰＷ）を深いところまで形成すると、図７に示す
ように、Ｐ型コレクタ領域３２が、分離機能を果たすｎ
型分離領域（ＢＷ）２６を重なって、実効的なｐ型コレ
クタ領域（Ｖ−ＰＷ）３２の幅が狭くなり、コレクタ抵
抗が大きくなると共に、ｎ型分離領域（ＢＷ）２６とｎ
型ベース領域（Ｎ−Ｂａｓｅ）３４との絶縁耐圧も悪化
する。逆に、Ｖ−ＰＮＰのｐ型コレクタ領域（Ｖ−Ｐ
Ｗ）３２の深さが浅いと、図８に示すように、ｎ型ベー
ス領域（Ｎ−Ｂａｓｅ）３４の幅が狭くなるために、コ
レクタ抵抗は小さくなるものの、ベース・コレクタ接合
耐圧は劣化し、パンチスルーが起きやすくなってしま
う。したがって、ｐ型コレクタ領域（Ｖ−ＰＷ）３２を
形成するにあたり、ｎ型ウェルを共用しているため、深
さ位置に対するマージンを大きく設定してようとして
も、以上の理由から大きな制約を受けてしまう。図７及
び図８は、図６と同じ図３（ｈ）の線II−IIに沿った不
純物濃度分布を示す説明用の図である。
（Ｖ−ＰＷ）を深いところまで形成すると、図７に示す
ように、Ｐ型コレクタ領域３２が、分離機能を果たすｎ
型分離領域（ＢＷ）２６を重なって、実効的なｐ型コレ
クタ領域（Ｖ−ＰＷ）３２の幅が狭くなり、コレクタ抵
抗が大きくなると共に、ｎ型分離領域（ＢＷ）２６とｎ
型ベース領域（Ｎ−Ｂａｓｅ）３４との絶縁耐圧も悪化
する。逆に、Ｖ−ＰＮＰのｐ型コレクタ領域（Ｖ−Ｐ
Ｗ）３２の深さが浅いと、図８に示すように、ｎ型ベー
ス領域（Ｎ−Ｂａｓｅ）３４の幅が狭くなるために、コ
レクタ抵抗は小さくなるものの、ベース・コレクタ接合
耐圧は劣化し、パンチスルーが起きやすくなってしま
う。したがって、ｐ型コレクタ領域（Ｖ−ＰＷ）３２を
形成するにあたり、ｎ型ウェルを共用しているため、深
さ位置に対するマージンを大きく設定してようとして
も、以上の理由から大きな制約を受けてしまう。図７及
び図８は、図６と同じ図３（ｈ）の線II−IIに沿った不
純物濃度分布を示す説明用の図である。
【００２２】Ｖ−ＰＮＰのｎ型分離領域及びｎ型ベース
領域をそれぞれ別のマスクを使ってイオン注入すれば、
以上の問題を解決することができるものの、マスク枚数
が増えるために製造コストが増大する。そこで、マスク
枚数を増やすことなく上述の問題を解決するために、次
の参考実施形態例１を説明する。
領域をそれぞれ別のマスクを使ってイオン注入すれば、
以上の問題を解決することができるものの、マスク枚数
が増えるために製造コストが増大する。そこで、マスク
枚数を増やすことなく上述の問題を解決するために、次
の参考実施形態例１を説明する。
【００２３】本参考実施形態例は、半導体装置の製造方
法の参考例である。図９から図１１は、本参考実施形態
例の製造方法で半導体装置を製造する際の各工程毎の層
構造を示す断面図である。本参考実施形態例では、先
ず、実施形態例と同様にして、シリコン基板１２にシリ
コン酸化膜１４を形成して、ＰＭＯＳ、ＮＭＯＳ、ＮＰ
Ｎ、及びＶ−ＰＮＰを相互に分離する素子分離領域１４
を形成し、次いで、ＮＰＮのｎ型コレクタ電極引き出し
領域１６を形成し、実施形態例の図１（ｂ）に示す層構
造を有する基板を得る。
法の参考例である。図９から図１１は、本参考実施形態
例の製造方法で半導体装置を製造する際の各工程毎の層
構造を示す断面図である。本参考実施形態例では、先
ず、実施形態例と同様にして、シリコン基板１２にシリ
コン酸化膜１４を形成して、ＰＭＯＳ、ＮＭＯＳ、ＮＰ
Ｎ、及びＶ−ＰＮＰを相互に分離する素子分離領域１４
を形成し、次いで、ＮＰＮのｎ型コレクタ電極引き出し
領域１６を形成し、実施形態例の図１（ｂ）に示す層構
造を有する基板を得る。
【００２４】次いで、図９（ａ）に示すように、フォト
レジスト膜のマスク４９を形成して、ｎ型不純物を注入
エネルギー６００〜８００Kev 、ドーズ量１×１０13〜
１×１０14ｃｍ-2でイオン注入し、ＰＭＯＳのｎ型ウエ
ル領域（ＮＷ）１８及びＶ−ＰＮＰのｎ型環状分離領域
（ＮＷ）５０を同時に形成する。次いで、図９（ｂ）に
示すように、フォトレジスト膜のマスク５１を形成し
て、ｐ型不純物を注入エネルギー１００〜３００Kev 、
ドーズ量１×１０13〜１×１０14ｃｍ-2でイオン注入
し、ＮＭＯＳのｐ型ウエル領域（ＰＷ）２０及びＮＰＮ
とＶ−ＰＮＰとの絶縁ウエル領域（ＰＷ）２２を同時に
形成する。次に、図１０（ｃ）に示すように、フォトレ
ジスト膜のマスク５３を形成して、ｎ型不純物としてＰ
（リン）イオンを注入エネルギー１０００Kev 、ドーズ
量３．０×１０13でイオン注入し、ＮＰＮのｎ型コレク
タ領域（ＢＷ）２４を形成する。
レジスト膜のマスク４９を形成して、ｎ型不純物を注入
エネルギー６００〜８００Kev 、ドーズ量１×１０13〜
１×１０14ｃｍ-2でイオン注入し、ＰＭＯＳのｎ型ウエ
ル領域（ＮＷ）１８及びＶ−ＰＮＰのｎ型環状分離領域
（ＮＷ）５０を同時に形成する。次いで、図９（ｂ）に
示すように、フォトレジスト膜のマスク５１を形成し
て、ｐ型不純物を注入エネルギー１００〜３００Kev 、
ドーズ量１×１０13〜１×１０14ｃｍ-2でイオン注入
し、ＮＭＯＳのｐ型ウエル領域（ＰＷ）２０及びＮＰＮ
とＶ−ＰＮＰとの絶縁ウエル領域（ＰＷ）２２を同時に
形成する。次に、図１０（ｃ）に示すように、フォトレ
ジスト膜のマスク５３を形成して、ｎ型不純物としてＰ
（リン）イオンを注入エネルギー１０００Kev 、ドーズ
量３．０×１０13でイオン注入し、ＮＰＮのｎ型コレク
タ領域（ＢＷ）２４を形成する。
【００２５】次いで、図１０（ｄ）に示すように、図９
（ｃ）と同じマスク５３を使って、素子分離領域を抜け
ない注入エネルギー及びドーズ量２×１０13〜４×１０
13で、ｐ型不純物としてＢイオン又はＢＦ2 イオンをイ
オン注入し、ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）
２８を形成する。次に、図１０（ｅ）に示すように、フ
ォトレジスト膜のマスク５５を形成して、ｎ型不純物と
してＰ（リン）イオンを注入エネルギー１３００Kev 、
ドーズ量１．５×１０13でイオン注入し、ｎ型コレクタ
形成領域及び更にその下方の領域を含む領域に、Ｖ−Ｐ
ＮＰの下方向のｎ型分離領域、即ち即ちｎ型下部分離領
域（Ｖ−ＮＷ）５２を形成する。次いで、図１０（ｆ）
に示すように、図１０（ｅ）に示す同じマスク５５を使
って、ｐ型不純物としてＢイオンを注入エネルギー４０
０Kev 、ドーズ量３．０×１０13でイオン注入し、Ｖ−
ＰＮＰのｐ型コレクタ領域５４を形成する。
（ｃ）と同じマスク５３を使って、素子分離領域を抜け
ない注入エネルギー及びドーズ量２×１０13〜４×１０
13で、ｐ型不純物としてＢイオン又はＢＦ2 イオンをイ
オン注入し、ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）
２８を形成する。次に、図１０（ｅ）に示すように、フ
ォトレジスト膜のマスク５５を形成して、ｎ型不純物と
してＰ（リン）イオンを注入エネルギー１３００Kev 、
ドーズ量１．５×１０13でイオン注入し、ｎ型コレクタ
形成領域及び更にその下方の領域を含む領域に、Ｖ−Ｐ
ＮＰの下方向のｎ型分離領域、即ち即ちｎ型下部分離領
域（Ｖ−ＮＷ）５２を形成する。次いで、図１０（ｆ）
に示すように、図１０（ｅ）に示す同じマスク５５を使
って、ｐ型不純物としてＢイオンを注入エネルギー４０
０Kev 、ドーズ量３．０×１０13でイオン注入し、Ｖ−
ＰＮＰのｐ型コレクタ領域５４を形成する。
【００２６】続いて、図１１に示すように、図１０
（ｅ）に示す同じマスク５５を使って、ｎ型不純物とし
てＰ（リン）イオンを注入エネルギー１４０Kev 、ドー
ズ量６．０×１０12でイオン注入し、Ｖ−ＰＮＰのｎ型
ベース領域（Ｎ−Ｂａｓｅ）３４を形成する。
（ｅ）に示す同じマスク５５を使って、ｎ型不純物とし
てＰ（リン）イオンを注入エネルギー１４０Kev 、ドー
ズ量６．０×１０12でイオン注入し、Ｖ−ＰＮＰのｎ型
ベース領域（Ｎ−Ｂａｓｅ）３４を形成する。
【００２７】次いで、後述する参考実施形態例３と同様
にして、電極引き出し領域、ゲート電極、エミッタ電
極、エミッタ等を形成する。
にして、電極引き出し領域、ゲート電極、エミッタ電
極、エミッタ等を形成する。
【００２８】本参考実施形態例では、Ｖ−ＰＮＰのｎ型
下部分離領域５２、次いでｐ型コレクタ領域５４をそれ
ぞれ他の不純物領域から独立して別個に形成しているの
で、Ｖ−ＰＮＰのｎ型下部分離領域５２及びｐ型コレク
タ領域５４の深さ位置を自在に制御することができ、ま
た、打ち返しイオン注入ではなく、独立してＶ−ＰＮＰ
のｎ型ベース領域３４を形成しているので、不純物のピ
ーク濃度を所望通りに制御することができ、従って、Ｖ
−ＰＮＰバイポーラトランジスタの電気特性をＮＰＮバ
イポーラトランジスタから独立して最適化することがで
きる。尚、不純物領域の形成に際し、参考実施形態例１
のマスクの所要枚数は、マスク１５、４９、５１、５３
及び５５の５枚の枚数であって、実施形態例で必要とし
たマスク１５、１７、１９、２１及び３１の５枚の所要
マスク枚数と同じである。
下部分離領域５２、次いでｐ型コレクタ領域５４をそれ
ぞれ他の不純物領域から独立して別個に形成しているの
で、Ｖ−ＰＮＰのｎ型下部分離領域５２及びｐ型コレク
タ領域５４の深さ位置を自在に制御することができ、ま
た、打ち返しイオン注入ではなく、独立してＶ−ＰＮＰ
のｎ型ベース領域３４を形成しているので、不純物のピ
ーク濃度を所望通りに制御することができ、従って、Ｖ
−ＰＮＰバイポーラトランジスタの電気特性をＮＰＮバ
イポーラトランジスタから独立して最適化することがで
きる。尚、不純物領域の形成に際し、参考実施形態例１
のマスクの所要枚数は、マスク１５、４９、５１、５３
及び５５の５枚の枚数であって、実施形態例で必要とし
たマスク１５、１７、１９、２１及び３１の５枚の所要
マスク枚数と同じである。
【００２９】参考実施形態例２ 参考実施形態例１では、ＣＭＯＳ工程のイオン注入を利
用してＶ−ＰＮＰのｎ型分離領域（ＮＷ）５０を形成し
ているが、これでは、十分に深く形成することができな
い。従って、十分に深いｎ型分離領域を形成するために
は、ＮＰＮのｎ型コレクタ領域形成時のイオン注入を利
用してｎ型分離領域４０を形成する方が好ましい。本参
考実施形態例は、半導体装置の製造方法の参考例であっ
て、ＮＰＮのｎ型コレクタ領域形成時のイオン注入を利
用してｎ型分離領域４０を形成する方法である。図１２
から図１４は、本参考実施形態例の製造方法で半導体装
置を製造する際の各工程毎の層構造を示す断面図であ
る。本参考実施形態例では、先ず、実施形態例と同様に
して、シリコン基板１２にシリコン酸化膜１４を形成
し、ＰＭＯＳ、ＮＭＯＳ、ＮＰＮ、及びＶ−ＰＮＰを相
互に分離する素子分離領域１４を形成する。次に、実施
形態例と同様にして、ＮＰＮのｎ型コレクタ電極引き出
し領域１６、続いて、ＰＭＯＳのｎ型ウエル領域（Ｎ
Ｗ）１８、更に、ＮＭＯＳのｐ型ウエル領域（ＰＷ）２
０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域（ＰＷ）
２２を形成し、実施形態例の図２（ｄ）に示す層構造を
有する基板を作製する。
用してＶ−ＰＮＰのｎ型分離領域（ＮＷ）５０を形成し
ているが、これでは、十分に深く形成することができな
い。従って、十分に深いｎ型分離領域を形成するために
は、ＮＰＮのｎ型コレクタ領域形成時のイオン注入を利
用してｎ型分離領域４０を形成する方が好ましい。本参
考実施形態例は、半導体装置の製造方法の参考例であっ
て、ＮＰＮのｎ型コレクタ領域形成時のイオン注入を利
用してｎ型分離領域４０を形成する方法である。図１２
から図１４は、本参考実施形態例の製造方法で半導体装
置を製造する際の各工程毎の層構造を示す断面図であ
る。本参考実施形態例では、先ず、実施形態例と同様に
して、シリコン基板１２にシリコン酸化膜１４を形成
し、ＰＭＯＳ、ＮＭＯＳ、ＮＰＮ、及びＶ−ＰＮＰを相
互に分離する素子分離領域１４を形成する。次に、実施
形態例と同様にして、ＮＰＮのｎ型コレクタ電極引き出
し領域１６、続いて、ＰＭＯＳのｎ型ウエル領域（Ｎ
Ｗ）１８、更に、ＮＭＯＳのｐ型ウエル領域（ＰＷ）２
０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域（ＰＷ）
２２を形成し、実施形態例の図２（ｄ）に示す層構造を
有する基板を作製する。
【００３０】次いで、図１２（ａ）に示すように、フォ
トレジスト膜のマスク３９を形成して、ｎ型不純物とし
てＰ（リン）イオンを注入エネルギー１０００Kev 、ド
ーズ量１×１０13〜５×１０13ｃｍ-2でイオン注入し、
ＮＰＮのｎ型コレクタ領域（ＢＷ）２４と、Ｖ−ＰＮＰ
の横方向分離領域、即ちｎ型環状分離領域（ＢＷ）４０
とを同時に形成する。ｎ型環状分離領域（ＢＷ）４０
は、平面的には、図１５に示すように、四角形の環状の
領域になっている。次いで、図１２（ｂ）に示すよう
に、図１２（ａ）に示す同じマスク３９を使って、素子
分離領域１４を突き抜けないエネルギー及びドーズ量１
〜４×１０13ｃｍ-2でｐ型不純物としてＢイオン又はＢ
Ｆ2 イオンをイオン注入し、ＮＰＮのｐ型ベース領域
（Ｐ−Ｂａｓｅ）２８を形成する。次に、図１２（ｃ）
に示すように、フォトレジスト膜のマスク４１を形成
し、ｎ型不純物としてＰ（リン）イオンを注入エネルギ
ー１３００Kev 、ドーズ量１×１０13〜５×１０13ｃｍ
-2でイオン注入し、ｎ型コレクタ形成領域及び更にその
下方の領域を含む領域に、Ｖ−ＰＮＰの下方向の分離領
域、即ちｎ型下部分離領域（Ｖ−ＮＷ）４２を形成す
る。
トレジスト膜のマスク３９を形成して、ｎ型不純物とし
てＰ（リン）イオンを注入エネルギー１０００Kev 、ド
ーズ量１×１０13〜５×１０13ｃｍ-2でイオン注入し、
ＮＰＮのｎ型コレクタ領域（ＢＷ）２４と、Ｖ−ＰＮＰ
の横方向分離領域、即ちｎ型環状分離領域（ＢＷ）４０
とを同時に形成する。ｎ型環状分離領域（ＢＷ）４０
は、平面的には、図１５に示すように、四角形の環状の
領域になっている。次いで、図１２（ｂ）に示すよう
に、図１２（ａ）に示す同じマスク３９を使って、素子
分離領域１４を突き抜けないエネルギー及びドーズ量１
〜４×１０13ｃｍ-2でｐ型不純物としてＢイオン又はＢ
Ｆ2 イオンをイオン注入し、ＮＰＮのｐ型ベース領域
（Ｐ−Ｂａｓｅ）２８を形成する。次に、図１２（ｃ）
に示すように、フォトレジスト膜のマスク４１を形成
し、ｎ型不純物としてＰ（リン）イオンを注入エネルギ
ー１３００Kev 、ドーズ量１×１０13〜５×１０13ｃｍ
-2でイオン注入し、ｎ型コレクタ形成領域及び更にその
下方の領域を含む領域に、Ｖ−ＰＮＰの下方向の分離領
域、即ちｎ型下部分離領域（Ｖ−ＮＷ）４２を形成す
る。
【００３１】次いで、図１３（ｄ）に示すように、図１
３（ｃ）に示す同じマスク４１を使って、ｐ型不純物と
してＢイオンを注入エネルギー４００Kev 、ドーズ量
３．０×１０13ｃｍ-2でイオン注入し、ｎ型下部分離領
域（Ｖ−ＮＷ）４２上にＶ−ＰＮＰのｐ型コレクタ領域
４４を形成する。続いて、図１３（ｅ）に示すように、
図１３（ｃ）に示す同じマスク４１を使い、連続イオン
注入で、ｎ型不純物としてＰ（リン）イオンを注入エネ
ルギー１４０Kev 、ドーズ量６．０×１０12ｃｍ-2でイ
オン注入し、Ｖ−ＰＮＰのｎ型ベース領域（Ｎ−Ｂａｓ
ｅ）３４を形成する。
３（ｃ）に示す同じマスク４１を使って、ｐ型不純物と
してＢイオンを注入エネルギー４００Kev 、ドーズ量
３．０×１０13ｃｍ-2でイオン注入し、ｎ型下部分離領
域（Ｖ−ＮＷ）４２上にＶ−ＰＮＰのｐ型コレクタ領域
４４を形成する。続いて、図１３（ｅ）に示すように、
図１３（ｃ）に示す同じマスク４１を使い、連続イオン
注入で、ｎ型不純物としてＰ（リン）イオンを注入エネ
ルギー１４０Kev 、ドーズ量６．０×１０12ｃｍ-2でイ
オン注入し、Ｖ−ＰＮＰのｎ型ベース領域（Ｎ−Ｂａｓ
ｅ）３４を形成する。
【００３２】次いで、図１４（ｆ）に示すように、ゲー
ト酸化膜２９を成膜し、次いでゲート酸化膜２９にＮＰ
Ｎ及びＰＮＰのエミッタコンタクトを開口し、更に基板
全面にポリシリコン膜３３を成膜する。続いて、ＰＮＰ
形成領域上にマスク３５を形成して、ＰＮＰ形成領域以
外の領域に高濃度のｎ型不純物をポリシリコン膜３３に
注入する。続いて、図示しないが、ＰＮＰ形成領域を開
口したマスクをＰＮＰ形成領域以外の領域上に形成し、
ＰＮＰ形成領域に高濃度のｐ型不純物をポリシリコン膜
３３に注入する。次いで、熱処理を施し、ポリシリコン
膜３３にイオン注入された不純物を拡散させる。次に、
ポリシリコン膜３３をパターニングして、ＰＭＯＳ及び
ＮＭＯＳのゲート電極３６及びＮＰＮ及びＰＮＰのエミ
ッタ電極３７を形成し、続いて、図１４（ｇ）に示すよ
うに、電極の側面にサイドウォール３８を形成し、イオ
ン注入して電極引き出しのための高濃度領域（Ｎ- 、Ｐ
- ）を形成する。更に、熱処理を施して、ポリシリコン
膜３３からベース２８、３４に不純物を拡散させてエミ
ッタ３９を形成する。
ト酸化膜２９を成膜し、次いでゲート酸化膜２９にＮＰ
Ｎ及びＰＮＰのエミッタコンタクトを開口し、更に基板
全面にポリシリコン膜３３を成膜する。続いて、ＰＮＰ
形成領域上にマスク３５を形成して、ＰＮＰ形成領域以
外の領域に高濃度のｎ型不純物をポリシリコン膜３３に
注入する。続いて、図示しないが、ＰＮＰ形成領域を開
口したマスクをＰＮＰ形成領域以外の領域上に形成し、
ＰＮＰ形成領域に高濃度のｐ型不純物をポリシリコン膜
３３に注入する。次いで、熱処理を施し、ポリシリコン
膜３３にイオン注入された不純物を拡散させる。次に、
ポリシリコン膜３３をパターニングして、ＰＭＯＳ及び
ＮＭＯＳのゲート電極３６及びＮＰＮ及びＰＮＰのエミ
ッタ電極３７を形成し、続いて、図１４（ｇ）に示すよ
うに、電極の側面にサイドウォール３８を形成し、イオ
ン注入して電極引き出しのための高濃度領域（Ｎ- 、Ｐ
- ）を形成する。更に、熱処理を施して、ポリシリコン
膜３３からベース２８、３４に不純物を拡散させてエミ
ッタ３９を形成する。
【００３３】本参考実施形態例では、Ｖ−ＰＮＰのｎ型
下部分離領域４２、次いでｐ型コレクタ領域４４をそれ
ぞれ他の不純物領域の形成とは独立して別個に形成して
いるので、ｎ型下部分離領域４２及びｐ型コレクタ領域
４４の深さ位置を自在に制御することができる。また、
打ち返しイオン注入ではなく、独立してＶ−ＰＮＰのｎ
型ベース領域３４を形成しているので、不純物のピーク
濃度を所望通りに制御することができる。その結果、Ｖ
−ＰＮＰバイポーラトランジスタの電気特性をＮＰＮバ
イポーラトランジスタから独立して最適化することがで
きる。尚、不純物領域の形成に際し、参考実施形態例２
のマスクの所要枚数は、マスク１５、１７、１９、３９
及び４１の５枚の枚数であって、実施形態例で必要とし
たマスク１５、１７、１９、２１及び３１の５枚の所要
マスク枚数と同じである。
下部分離領域４２、次いでｐ型コレクタ領域４４をそれ
ぞれ他の不純物領域の形成とは独立して別個に形成して
いるので、ｎ型下部分離領域４２及びｐ型コレクタ領域
４４の深さ位置を自在に制御することができる。また、
打ち返しイオン注入ではなく、独立してＶ−ＰＮＰのｎ
型ベース領域３４を形成しているので、不純物のピーク
濃度を所望通りに制御することができる。その結果、Ｖ
−ＰＮＰバイポーラトランジスタの電気特性をＮＰＮバ
イポーラトランジスタから独立して最適化することがで
きる。尚、不純物領域の形成に際し、参考実施形態例２
のマスクの所要枚数は、マスク１５、１７、１９、３９
及び４１の５枚の枚数であって、実施形態例で必要とし
たマスク１５、１７、１９、２１及び３１の５枚の所要
マスク枚数と同じである。
【００３４】参考実施形態例３ 本参考実施形態例は、半導体装置の製造方法の更に別の
参考例である。図１６から図１８は、本参考実施形態例
の製造方法で半導体装置を製造する際の各工程毎の層構
造を示す断面図である。参考実施形態例２は、ＰＭＯＳ
のｎ型ウエル領域の形成と同時にイオン注入してＶ−Ｐ
ＮＰのｎ型環状分離領域を形成しているが、本参考実施
形態例では、ＰＭＯＳのｎ型ウエル領域の形成及びＮＰ
Ｎのｎ型コレクタ領域形成に合わせてそれぞれ同時にイ
オン注入して２段のＶ−ＰＮＰのｎ型環状分離領域を形
成している。本参考実施形態例では、先ず、参考実施形
態例２と同様にして、シリコン基板１２にシリコン酸化
膜１４を形成して、ＰＭＯＳ、ＮＭＯＳ、ＮＰＮ、及び
Ｖ−ＰＮＰを相互に分離する素子分離領域１４を形成
し、次いで、ＮＰＮのｎ型コレクタ電極引き出し領域１
６を形成する。次いで、ＰＭＯＳのｎ型ウエル領域（Ｎ
Ｗ）１８及びＶ−ＰＮＰのｎ型環状分離領域（ＮＷ）５
０を同時に形成する。続いて、ＮＭＯＳのｐ型ウエル領
域（ＰＷ）２０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル
領域（ＰＷ）２２を同時に形成し、参考実施形態例２の
図１１（ｂ）に示す層構造を有する基板を得る。
参考例である。図１６から図１８は、本参考実施形態例
の製造方法で半導体装置を製造する際の各工程毎の層構
造を示す断面図である。参考実施形態例２は、ＰＭＯＳ
のｎ型ウエル領域の形成と同時にイオン注入してＶ−Ｐ
ＮＰのｎ型環状分離領域を形成しているが、本参考実施
形態例では、ＰＭＯＳのｎ型ウエル領域の形成及びＮＰ
Ｎのｎ型コレクタ領域形成に合わせてそれぞれ同時にイ
オン注入して２段のＶ−ＰＮＰのｎ型環状分離領域を形
成している。本参考実施形態例では、先ず、参考実施形
態例２と同様にして、シリコン基板１２にシリコン酸化
膜１４を形成して、ＰＭＯＳ、ＮＭＯＳ、ＮＰＮ、及び
Ｖ−ＰＮＰを相互に分離する素子分離領域１４を形成
し、次いで、ＮＰＮのｎ型コレクタ電極引き出し領域１
６を形成する。次いで、ＰＭＯＳのｎ型ウエル領域（Ｎ
Ｗ）１８及びＶ−ＰＮＰのｎ型環状分離領域（ＮＷ）５
０を同時に形成する。続いて、ＮＭＯＳのｐ型ウエル領
域（ＰＷ）２０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル
領域（ＰＷ）２２を同時に形成し、参考実施形態例２の
図１１（ｂ）に示す層構造を有する基板を得る。
【００３５】次に、図１６（ａ）に示すように、フォト
レジスト膜のマスク５６を形成して、ｎ型不純物として
Ｐ（リン）イオンを注入エネルギー１０００Kev 、ドー
ズ量３．０×１０13でイオン注入し、ＮＰＮのｎ型コレ
クタ領域（ＢＷ）２４及びＶ−ＰＮＰｎ型環状分離領域
（ＮＷ）５０に接してその下側にＶ−ＰＮＰ深部ｎ型環
状分離領域（ＢＷ）５０ａを形成する。
レジスト膜のマスク５６を形成して、ｎ型不純物として
Ｐ（リン）イオンを注入エネルギー１０００Kev 、ドー
ズ量３．０×１０13でイオン注入し、ＮＰＮのｎ型コレ
クタ領域（ＢＷ）２４及びＶ−ＰＮＰｎ型環状分離領域
（ＮＷ）５０に接してその下側にＶ−ＰＮＰ深部ｎ型環
状分離領域（ＢＷ）５０ａを形成する。
【００３６】次いで、図１６（ｂ）に示すように、図１
６（ａ）と同じマスク５６を使って、連続イオン注入に
より、ｐ型不純物としてＢイオン又はＢＦ2 イオンを、
素子分離領域を突き抜けないエネルギー及びドーズ量２
×１０13〜４×１０13でイオン注入し、ＮＰＮのｐ型ベ
ース領域（Ｐ−Ｂａｓｅ）２８を形成する。次に、図１
６（ｃ）に示すように、フォトレジスト膜のマスク５７
を形成して、ｎ型不純物としてＰ（リン）イオンを注入
エネルギー１３００Kev 、ドーズ量１．５×１０13でイ
オン注入し、ｎ型コレクタ形成領域及び更にその下方の
領域を含む領域に、Ｖ−ＰＮＰの下方向のｎ型分離領
域、即ち即ちｎ型下部分離領域（Ｖ−ＮＷ）５２を形成
する。
６（ａ）と同じマスク５６を使って、連続イオン注入に
より、ｐ型不純物としてＢイオン又はＢＦ2 イオンを、
素子分離領域を突き抜けないエネルギー及びドーズ量２
×１０13〜４×１０13でイオン注入し、ＮＰＮのｐ型ベ
ース領域（Ｐ−Ｂａｓｅ）２８を形成する。次に、図１
６（ｃ）に示すように、フォトレジスト膜のマスク５７
を形成して、ｎ型不純物としてＰ（リン）イオンを注入
エネルギー１３００Kev 、ドーズ量１．５×１０13でイ
オン注入し、ｎ型コレクタ形成領域及び更にその下方の
領域を含む領域に、Ｖ−ＰＮＰの下方向のｎ型分離領
域、即ち即ちｎ型下部分離領域（Ｖ−ＮＷ）５２を形成
する。
【００３７】次いで、図１７（ｄ）に示すように、図１
６（ｃ）に示す同じマスク５７を使って、ｐ型不純物と
してＢイオンを注入エネルギー４００Kev 、ドーズ量
３．０×１０13でイオン注入し、Ｖ−ＰＮＰのｐ型コレ
クタ領域５４を形成する。続いて、図１７（ｅ）に示す
ように、図１６（ｃ）に示す同じマスク５７を使って、
連続イオン注入により、ｎ型不純物としてＰ（リン）イ
オンを注入エネルギー１４０Kev 、ドーズ量６．０×１
０12でイオン注入し、Ｖ−ＰＮＰのｎ型ベース領域（Ｎ
−Ｂａｓｅ）３４を形成する。
６（ｃ）に示す同じマスク５７を使って、ｐ型不純物と
してＢイオンを注入エネルギー４００Kev 、ドーズ量
３．０×１０13でイオン注入し、Ｖ−ＰＮＰのｐ型コレ
クタ領域５４を形成する。続いて、図１７（ｅ）に示す
ように、図１６（ｃ）に示す同じマスク５７を使って、
連続イオン注入により、ｎ型不純物としてＰ（リン）イ
オンを注入エネルギー１４０Kev 、ドーズ量６．０×１
０12でイオン注入し、Ｖ−ＰＮＰのｎ型ベース領域（Ｎ
−Ｂａｓｅ）３４を形成する。
【００３８】次いで、図１７（ｆ）に示すように、ゲー
ト酸化膜２９を成膜し、次いでゲート酸化膜２９にＮＰ
Ｎ及びＰＮＰのエミッタコンタクトを開口し、更に基板
全面にポリシリコン膜３３を成膜する。続いて、ＰＮＰ
形成領域上にマスク３５を形成して、ＰＮＰ形成領域以
外の領域に高濃度のｎ型不純物をポリシリコン膜３３に
注入する。続いて、図１８（ｇ）に示すように、ＰＮＰ
形成領域を開口したマスク５８をＰＮＰ形成領域以外の
領域上に形成し、ＰＮＰ形成領域のポリシリコン膜３３
に高濃度のｐ型不純物を注入する。次いで、熱処理を施
し、ポリシリコン膜３３にイオン注入された不純物を拡
散させる。次に、図１８（ｈ）に示すように、ポリシリ
コン膜３３をパターニングして、ＰＭＯＳ及びＮＭＯＳ
のゲート電極３６及びＮＰＮ及びＰＮＰのエミッタ電極
３７を形成し、続いて、図１８（ｉ）に示すように、電
極の側面にサイドウォール３８を形成し、イオン注入し
て電極引き出しのための高濃度領域（Ｎ- 、Ｐ- ）を形
成する。更に、熱処理を施して、ポリシリコン膜３３か
らベース２８、３４に不純物を拡散させてエミッタ３９
を形成する。
ト酸化膜２９を成膜し、次いでゲート酸化膜２９にＮＰ
Ｎ及びＰＮＰのエミッタコンタクトを開口し、更に基板
全面にポリシリコン膜３３を成膜する。続いて、ＰＮＰ
形成領域上にマスク３５を形成して、ＰＮＰ形成領域以
外の領域に高濃度のｎ型不純物をポリシリコン膜３３に
注入する。続いて、図１８（ｇ）に示すように、ＰＮＰ
形成領域を開口したマスク５８をＰＮＰ形成領域以外の
領域上に形成し、ＰＮＰ形成領域のポリシリコン膜３３
に高濃度のｐ型不純物を注入する。次いで、熱処理を施
し、ポリシリコン膜３３にイオン注入された不純物を拡
散させる。次に、図１８（ｈ）に示すように、ポリシリ
コン膜３３をパターニングして、ＰＭＯＳ及びＮＭＯＳ
のゲート電極３６及びＮＰＮ及びＰＮＰのエミッタ電極
３７を形成し、続いて、図１８（ｉ）に示すように、電
極の側面にサイドウォール３８を形成し、イオン注入し
て電極引き出しのための高濃度領域（Ｎ- 、Ｐ- ）を形
成する。更に、熱処理を施して、ポリシリコン膜３３か
らベース２８、３４に不純物を拡散させてエミッタ３９
を形成する。
【００３９】ＮＰＮのｎ型コレクタ形成と同時にｎ型環
状分離領域を形成する参考実施形態例２の場合、ｎ型環
状分離領域の濃度プロファイルは、図１９に示すよう
に、深さの浅い領域で、不純物濃度が低い濃度プロファ
イルになる。従って、参考実施形態例２では、ｎ型環状
分離領域の絶縁性を維持するため、環状分離領域の幅を
広くする必要がある。一方、参考実施形態例３では、先
ず、ＰＭＯＳのｎ型ウエル形成時に同時にイオン注入し
て、深さの浅い領域に濃度ピークを有するｎ型環状分離
領域（ＮＷ）５０を形成し、次いでＮＰＮのｎ型コレク
タ形成時に同時に、ＰＭＯＳのｎ型ウエル形成時より高
い注入エネルギーでイオン注入し、深さの深い領域に濃
度ピークを有する深部ｎ型環状分離領域（ＢＷ）５０ａ
を形成している。これにより、参考実施形態例のｎ型環
状分離領域の濃度プロファイルは、図２０に示すよう
に、深さの浅い領域５０（ＮＷ）及び深い領域５０ａ
（ＢＷ）に濃度ピークを有し、ｎ型環状分離領域の全深
さにわたり、環状分離領域の横方向の絶縁性が良好にな
る。従って、図２１に示すように、環状分離領域の幅を
狭くすることができるので、半導体装置全体の所要面積
を小さくでき、半導体装置の微細化に寄与する。本参考
実施形態例では、前述の参考実施形態例１及び２と同様
に、Ｖ−ＰＮＰのｎ型下部分離領域５２、次いでｐ型コ
レクタ領域５４をそれぞれ他の不純物領域から独立して
別個に形成しているので、Ｖ−ＰＮＰのｎ型下部分離領
域５２及びｐ型コレクタ領域５４の深さ位置を自在に制
御することができ、また、打ち返しイオン注入ではな
く、独立してＶ−ＰＮＰのｎ型ベース領域３４を形成し
ているので、不純物のピーク濃度を所望通りに制御する
ことができるのでＶ−ＰＮＰバイポーラトランジスタの
電気特性をＮＰＮバイポーラトランジスタから独立して
最適化することができる。
状分離領域を形成する参考実施形態例２の場合、ｎ型環
状分離領域の濃度プロファイルは、図１９に示すよう
に、深さの浅い領域で、不純物濃度が低い濃度プロファ
イルになる。従って、参考実施形態例２では、ｎ型環状
分離領域の絶縁性を維持するため、環状分離領域の幅を
広くする必要がある。一方、参考実施形態例３では、先
ず、ＰＭＯＳのｎ型ウエル形成時に同時にイオン注入し
て、深さの浅い領域に濃度ピークを有するｎ型環状分離
領域（ＮＷ）５０を形成し、次いでＮＰＮのｎ型コレク
タ形成時に同時に、ＰＭＯＳのｎ型ウエル形成時より高
い注入エネルギーでイオン注入し、深さの深い領域に濃
度ピークを有する深部ｎ型環状分離領域（ＢＷ）５０ａ
を形成している。これにより、参考実施形態例のｎ型環
状分離領域の濃度プロファイルは、図２０に示すよう
に、深さの浅い領域５０（ＮＷ）及び深い領域５０ａ
（ＢＷ）に濃度ピークを有し、ｎ型環状分離領域の全深
さにわたり、環状分離領域の横方向の絶縁性が良好にな
る。従って、図２１に示すように、環状分離領域の幅を
狭くすることができるので、半導体装置全体の所要面積
を小さくでき、半導体装置の微細化に寄与する。本参考
実施形態例では、前述の参考実施形態例１及び２と同様
に、Ｖ−ＰＮＰのｎ型下部分離領域５２、次いでｐ型コ
レクタ領域５４をそれぞれ他の不純物領域から独立して
別個に形成しているので、Ｖ−ＰＮＰのｎ型下部分離領
域５２及びｐ型コレクタ領域５４の深さ位置を自在に制
御することができ、また、打ち返しイオン注入ではな
く、独立してＶ−ＰＮＰのｎ型ベース領域３４を形成し
ているので、不純物のピーク濃度を所望通りに制御する
ことができるのでＶ−ＰＮＰバイポーラトランジスタの
電気特性をＮＰＮバイポーラトランジスタから独立して
最適化することができる。
【００４０】尚、不純物領域の形成に際し、参考実施形
態例３のマスクの所要枚数は、マスク１５、４９、５
１、５６及び５７の５枚の枚数であって、実施形態例で
必要としたマスク１５、１７、１９、２１及び３１の５
枚の所要マスク枚数と同じである。
態例３のマスクの所要枚数は、マスク１５、４９、５
１、５６及び５７の５枚の枚数であって、実施形態例で
必要としたマスク１５、１７、１９、２１及び３１の５
枚の所要マスク枚数と同じである。
【００４１】半導体装置の参考実施形態例 参考実施形態例は、半導体装置の参考例であって、図２
２（ａ）は参考実施形態例の半導体装置の層構造を示す
断面図、図２２（ｂ）は図２２（ａ）の線III−III で
の断面図である。参考実施形態例の半導体装置６０は、
図２２（ａ）に示すように、素子分離領域６２及び絶縁
ウエル領域６４により他の半導体素子から素子分離され
ているＰＮＰ型バイポーラトランジスタ６６をｐ型シリ
コン基板６８に備えた半導体装置である。ＰＮＰ型バイ
ポーラトランジスタ６６は、垂直型のバイポーラトラン
ジスタであって、ｐ型エミッタ領域７０、ｎ型ベース領
域７２、ｐ型コレクタ領域７４、及びコレクタ電極引き
出し領域７６を備えている。ｐ型コレクタ領域７４は、
下部がｎ型下部分離領域７８によって、周囲がｎ型環状
分離領域８０によって、ｐ型シリコン基板６８から電気
的に分離されている。ｎ型環状分離領域８０は、素子分
離領域６２から下方に、図２２（ｂ）に示すように、環
状に形成され、ｐ型コレクタ領域７４の周囲及びｎ型下
部分離領域７８の上部の周囲を取り巻き、ｐ型コレクタ
領域７４をｐ型シリコン基板６８から電気的に分離して
いる。ｎ型分離領域が、ｎ型下部分離領域７８とｎ型環
状分離領域８０とから構成されているので、ｎ型下部分
離領域７８の深さ位置を自在に制御することができ、従
って、Ｖ−ＰＮＰの電気特性を独立して最適化できる。
２（ａ）は参考実施形態例の半導体装置の層構造を示す
断面図、図２２（ｂ）は図２２（ａ）の線III−III で
の断面図である。参考実施形態例の半導体装置６０は、
図２２（ａ）に示すように、素子分離領域６２及び絶縁
ウエル領域６４により他の半導体素子から素子分離され
ているＰＮＰ型バイポーラトランジスタ６６をｐ型シリ
コン基板６８に備えた半導体装置である。ＰＮＰ型バイ
ポーラトランジスタ６６は、垂直型のバイポーラトラン
ジスタであって、ｐ型エミッタ領域７０、ｎ型ベース領
域７２、ｐ型コレクタ領域７４、及びコレクタ電極引き
出し領域７６を備えている。ｐ型コレクタ領域７４は、
下部がｎ型下部分離領域７８によって、周囲がｎ型環状
分離領域８０によって、ｐ型シリコン基板６８から電気
的に分離されている。ｎ型環状分離領域８０は、素子分
離領域６２から下方に、図２２（ｂ）に示すように、環
状に形成され、ｐ型コレクタ領域７４の周囲及びｎ型下
部分離領域７８の上部の周囲を取り巻き、ｐ型コレクタ
領域７４をｐ型シリコン基板６８から電気的に分離して
いる。ｎ型分離領域が、ｎ型下部分離領域７８とｎ型環
状分離領域８０とから構成されているので、ｎ型下部分
離領域７８の深さ位置を自在に制御することができ、従
って、Ｖ−ＰＮＰの電気特性を独立して最適化できる。
【００４２】実施形態例では、ｐ型基板を例にして、本
発明方法を説明したが、ｐ型基板に代えてｎ型基板を使
用することもできる。ｎ型基板を使用する際には、本発
明方法の実施形態例で、それぞれ、ｎ型をｐ型に、ｐ型
をｎ型に読み代えることにより適用できる。
発明方法を説明したが、ｐ型基板に代えてｎ型基板を使
用することもできる。ｎ型基板を使用する際には、本発
明方法の実施形態例で、それぞれ、ｎ型をｐ型に、ｐ型
をｎ型に読み代えることにより適用できる。
【００４３】
【発明の効果】ＮＰＮバイポーラトランジスタとＰＮＰ
バイポーラトランジスタを同一基板に形成する際、本発
明方法によれば、打ち返しイオン注入法を使用すること
により、少ないマスク枚数で所定の不純物領域を形成す
ることできる。また、例えばｐ型シリコン基板にＮＰＮ
型バイポーラトランジスタ及びＰＮＰ型バイポーラトラ
ンジスタを有する半導体装置を製造する場合、不純物領
域の形成に際し、第１の発明方法と同じマスクの所要枚
数で、ＰＮＰ型バイポーラトランジスタのｎ型下部分離
領域、次いでｎ型コレクタ領域をそれぞれ独立して形成
することができる。これにより、ｎ型コレクタ領域の深
さ位置を自在に制御することができ、従って、Ｖ−ＰＮ
Ｐの電気特性をＮＰＮ型バイポーラトランジスタから独
立して最適化できる。また、打ち返しでなく、独立して
ＰＮＰ型バイポーラトランジスタのｎ型ベース領域を形
成しているので、ベース領域のピーク不純物濃度を所望
通りに制御することができる。更には、例えばｐ型シリ
コン基板にＰＮＰ型バイポーラトランジスタを有する半
導体装置の場合、ＰＮＰ型バイポーラトランジスタのｐ
型コレクタ領域をｐ型シリコン基板から分離するｎ型分
離領域が、ｎ型下部分離領域とｎ型環状分離領域とから
構成されているので、ｎ型下部分離領域の深さ位置を自
在に制御することができ、従って、Ｖ−ＰＮＰの電気特
性をＮＰＮ型バイポーラトランジスタから独立して最適
化できる。
バイポーラトランジスタを同一基板に形成する際、本発
明方法によれば、打ち返しイオン注入法を使用すること
により、少ないマスク枚数で所定の不純物領域を形成す
ることできる。また、例えばｐ型シリコン基板にＮＰＮ
型バイポーラトランジスタ及びＰＮＰ型バイポーラトラ
ンジスタを有する半導体装置を製造する場合、不純物領
域の形成に際し、第１の発明方法と同じマスクの所要枚
数で、ＰＮＰ型バイポーラトランジスタのｎ型下部分離
領域、次いでｎ型コレクタ領域をそれぞれ独立して形成
することができる。これにより、ｎ型コレクタ領域の深
さ位置を自在に制御することができ、従って、Ｖ−ＰＮ
Ｐの電気特性をＮＰＮ型バイポーラトランジスタから独
立して最適化できる。また、打ち返しでなく、独立して
ＰＮＰ型バイポーラトランジスタのｎ型ベース領域を形
成しているので、ベース領域のピーク不純物濃度を所望
通りに制御することができる。更には、例えばｐ型シリ
コン基板にＰＮＰ型バイポーラトランジスタを有する半
導体装置の場合、ＰＮＰ型バイポーラトランジスタのｐ
型コレクタ領域をｐ型シリコン基板から分離するｎ型分
離領域が、ｎ型下部分離領域とｎ型環状分離領域とから
構成されているので、ｎ型下部分離領域の深さ位置を自
在に制御することができ、従って、Ｖ−ＰＮＰの電気特
性をＮＰＮ型バイポーラトランジスタから独立して最適
化できる。
【図１】実施形態例の製造方法によって半導体装置を製
造する際の各工程毎の層構造を示す断面図である。
造する際の各工程毎の層構造を示す断面図である。
【図２】図１に続いて、実施形態例の製造方法によって
半導体装置を製造する際の各工程毎の層構造を示す断面
図である。
半導体装置を製造する際の各工程毎の層構造を示す断面
図である。
【図３】図２に続いて、実施形態例の製造方法によって
半導体装置を製造する際の各工程毎の層構造を示す断面
図である。
半導体装置を製造する際の各工程毎の層構造を示す断面
図である。
【図４】図３に続いて、実施形態例の製造方法によって
半導体装置を製造する際の各工程毎の層構造を示す断面
図である。
半導体装置を製造する際の各工程毎の層構造を示す断面
図である。
【図５】ｐ型ベース領域とｎ型分離領域の不純物濃度の
プロファイルを示すグラフである。
プロファイルを示すグラフである。
【図６】ｎ型ベース領域、ｐ型コレクタ領域及びｎ型分
離領域の不純物濃度のプロファイルを示すグラフであ
る。
離領域の不純物濃度のプロファイルを示すグラフであ
る。
【図７】ｎ型ベース領域、ｐ型コレクタ領域及びｎ型分
離領域の不純物濃度のプロファイルを示すグラフであっ
て、ｐ型コレクタ領域が深くなった時の様子を示す。
離領域の不純物濃度のプロファイルを示すグラフであっ
て、ｐ型コレクタ領域が深くなった時の様子を示す。
【図８】ｎ型ベース領域、ｐ型コレクタ領域及びｎ型分
離領域の不純物濃度のプロファイルを示すグラフであ
る、ｐ型コレクタ領域が浅くなった時の様子を示す。
離領域の不純物濃度のプロファイルを示すグラフであ
る、ｐ型コレクタ領域が浅くなった時の様子を示す。
【図９】参考実施形態例１の製造方法によって半導体装
置を製造する際の各工程毎の層構造を示す断面図であ
る。
置を製造する際の各工程毎の層構造を示す断面図であ
る。
【図１０】図９に続いて、参考実施形態例１の製造方法
によって半導体装置を製造する際の各工程毎の層構造を
示す断面図である。
によって半導体装置を製造する際の各工程毎の層構造を
示す断面図である。
【図１１】図１０に続いて、参考実施形態例１の製造方
法によって半導体装置を製造する際の工程の層構造を示
す断面図である。
法によって半導体装置を製造する際の工程の層構造を示
す断面図である。
【図１２】参考実施形態例２の製造方法によって半導体
装置を製造する際の各工程毎の層構造を示す断面図であ
る。
装置を製造する際の各工程毎の層構造を示す断面図であ
る。
【図１３】図１２に続いて、参考実施形態例２の製造方
法によって半導体装置を製造する際の各工程毎の層構造
を示す断面図である。
法によって半導体装置を製造する際の各工程毎の層構造
を示す断面図である。
【図１４】図１３に続いて、参考実施形態例２の製造方
法によって半導体装置を製造する際の各工程毎の層構造
を示す断面図である。
法によって半導体装置を製造する際の各工程毎の層構造
を示す断面図である。
【図１５】環状分離領域の平面図である。
【図１６】参考実施形態例３の製造方法によって半導体
装置を製造する際の各工程毎の層構造を示す断面図であ
る。
装置を製造する際の各工程毎の層構造を示す断面図であ
る。
【図１７】図１６に続いて、参考実施形態例３の製造方
法によって半導体装置を製造する際の各工程毎の層構造
を示す断面図である。
法によって半導体装置を製造する際の各工程毎の層構造
を示す断面図である。
【図１８】図１７に続いて、参考実施形態例３の製造方
法によって半導体装置を製造する際の工程の層構造を示
す断面図である。
法によって半導体装置を製造する際の工程の層構造を示
す断面図である。
【図１９】参考実施形態例２のｎ型環状分離領域の不純
物濃度のプロファイルを示すグラフである。
物濃度のプロファイルを示すグラフである。
【図２０】参考実施形態例３のｎ型環状分離領域の不純
物濃度のプロファイルを示すグラフである。
物濃度のプロファイルを示すグラフである。
【図２１】参考実施形態例３の環状分離領域の平面図で
ある。
ある。
【図２２】図２２（ａ）は半導体装置の参考実施形態例
の層構造を示し、図２２（ｂ）はｎ型環状分離領域の平
面形状を示す模式的平面図である。
の層構造を示し、図２２（ｂ）はｎ型環状分離領域の平
面形状を示す模式的平面図である。
【図２３】従来の半導体装置の製造方法によって形成さ
れた半導体装置の層構造を示す断面図である。
れた半導体装置の層構造を示す断面図である。
１２ ｐ型シリコン基板 １４ 素子分離領域 １６ ＮＰＮのｎ型コレクタ電極引き出し領域 １８ ＰＭＯＳのｎ型ウエル領域 ２０ ＮＭＯＳのｐ型ウエル領域 ２２ ＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域 ２４ ＮＰＮのｎ型コレクタ領域 ２６ Ｖ−ＰＮＰの分離領域 ２８ ＮＰＮのｐ型ベース領域 ２９ ゲート酸化膜 ３０ Ｖ−ＰＮＰのｐ型ベース領域 ３２ Ｖ−ＰＮＰのｐ型コレクタ領域 ３３ ポリシリコン膜 ３４ Ｖ−ＰＮＰのｎ型ベース領域 ３６ ゲート電極 ３７ エミッタ電極 ３８ サイドウォール ３９ エミッタ ４０ Ｖ−ＰＮＰのｎ型環状分離領域 ４２ Ｖ−ＰＮＰのｎ型下部分離領域 ４４ Ｖ−ＰＮＰのｐ型コレクタ領域 ５０ Ｖ−ＰＮＰのｎ型環状分離領域 ５０ａ Ｖ−ＰＮＰの深部ｎ型環状分離領域 ５２ Ｖ−ＰＮＰのｎ型下部分離領域 ５４ Ｖ−ＰＮＰのｐ型コレクタ領域 ６０ 参考実施形態例の半導体装置 ６２ 素子分離領域 ６４ 絶縁ウエル領域 ６６ ＰＮＰ型バイポーラトランジスタ ６８ ｐ型シリコン基板 ７０ ｐ型エミッタ領域 ７２ ｎ型ベース領域 ７４ ｐ型コレクタ領域 ７６ コレクタ電極引き出し領域 ７８ ｎ型下部分離領域 ８０ ｎ型環状分離領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (56)参考文献 特開 平４−180260（ＪＰ，Ａ) 特開 平10−70194（ＪＰ，Ａ) 特開 平６−21366（ＪＰ，Ａ) 特開 平４−96362（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 27/08 H01L 29/73
Claims (2)
- 【請求項１】 第二導電型シリコン基板の主面に所定の
深さに設けた第一導電型ベース領域と、前記第一導電型
ベース領域の下面と側面とに接して前記第一導電型ベー
ス領域を取り囲んで設けた第二導電型コレクタ領域と、
前記第二導電型コレクタ領域の下面と側面とに接して前
記第二導電型コレクタ領域を取り囲んで設けた第一導電
型分離領域とを有する第１のバイポーラトランジスタ
と、 前記第二導電型シリコン基板の主面に所定の深さに設け
た 第二導電型ベース領域と、前記第二導電型ベース領域
の下面と側面とに接して前記第二導電型ベース領域を取
り囲んで設けた第一導電型コレクタ領域とを有する第２
のバイポーラトランジスタと、 を含む 半導体装置を製造する方法であって、不純物領域
の形成に際し、第 一導電型不純物のイオン注入により、前記第２のバイ
ポーラトランジスタの前記第一導電型コレクタ領域と前
記第１のバイポーラトランジスタの前記第一導電型分離
領域とを同時に形成する第１のイオン注入工程と、前記 第二導電型不純物のイオン注入により、前記第１の
バイポーラトランジスタの前記第一導電型ベース領域と
なる領域に仮の第二導電型ベース領域を形成し、かつ前
記第２のバイポーラトランジスタの前記第二導電型ベー
ス領域を形成する第２のイオン注入工程と、 第一導電型
不純物のイオン注入により、前記第１のバイポーラトラ
ンジスタの前記仮の第二導電型ベース領域を前記第一導
電型ベース領域に転換する第３のイオン注入工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項２】 第二導電型不純物のイオン注入により、
前記第１のバイポーラトランジスタの前記第一導電型分
離領域内に前記第二導電型コレクタ領域を形成する第４
のイオン注入工程を有することを特徴とする請求項１に
記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22447998A JP3186043B2 (ja) | 1998-08-07 | 1998-08-07 | 半導体装置の製造方法 |
| US09/369,267 US6297119B1 (en) | 1998-08-07 | 1999-08-06 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22447998A JP3186043B2 (ja) | 1998-08-07 | 1998-08-07 | 半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001073445A Division JP3902412B2 (ja) | 2001-03-15 | 2001-03-15 | 半導体装置の製造方法 |
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|---|---|
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| JP3186043B2 true JP3186043B2 (ja) | 2001-07-11 |
Family
ID=16814450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22447998A Expired - Fee Related JP3186043B2 (ja) | 1998-08-07 | 1998-08-07 | 半導体装置の製造方法 |
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| JP (1) | JP3186043B2 (ja) |
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| US6900091B2 (en) * | 2002-08-14 | 2005-05-31 | Advanced Analogic Technologies, Inc. | Isolated complementary MOS devices in epi-less substrate |
| US6855985B2 (en) * | 2002-09-29 | 2005-02-15 | Advanced Analogic Technologies, Inc. | Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology |
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| US8120139B2 (en) * | 2003-12-05 | 2012-02-21 | International Rectifier Corporation | Void isolated III-nitride device |
| US7972919B2 (en) * | 2005-07-18 | 2011-07-05 | International Business Machines Corporation | Vertical PNP transistor and method of making same |
| CN108336138B (zh) * | 2017-01-19 | 2021-02-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| US12046633B2 (en) * | 2021-01-25 | 2024-07-23 | Globalfoundries U.S. Inc. | Airgap structures in auto-doped region under one or more transistors |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04180260A (ja) | 1990-11-14 | 1992-06-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0621366A (ja) | 1992-06-30 | 1994-01-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2682425B2 (ja) * | 1993-12-24 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
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| JP2907141B2 (ja) | 1996-08-28 | 1999-06-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH10289961A (ja) * | 1997-04-15 | 1998-10-27 | Nec Corp | 半導体装置の製造方法 |
| US6001701A (en) * | 1997-06-09 | 1999-12-14 | Lucent Technologies Inc. | Process for making bipolar having graded or modulated collector |
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- 1998-08-07 JP JP22447998A patent/JP3186043B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-06 US US09/369,267 patent/US6297119B1/en not_active Expired - Fee Related
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|---|---|
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |