JP3084732B2 - Ｂｉ―ＣＭＯＳ集積回路の製造方法 - Google Patents
Ｂｉ―ＣＭＯＳ集積回路の製造方法Info
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- JP3084732B2 JP3084732B2 JP02213860A JP21386090A JP3084732B2 JP 3084732 B2 JP3084732 B2 JP 3084732B2 JP 02213860 A JP02213860 A JP 02213860A JP 21386090 A JP21386090 A JP 21386090A JP 3084732 B2 JP3084732 B2 JP 3084732B2
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- ion implantation
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にBi−CMOS
集積回路の製造方法に関するものである。
集積回路の製造方法に関するものである。
Bi−CMOS集積回路はバイポーラトランジスタの高速動
作および高駆動能力と、CMOS−FETの低消費電力動作と
を兼ね備えており、多くの試みがなされている。
作および高駆動能力と、CMOS−FETの低消費電力動作と
を兼ね備えており、多くの試みがなされている。
従来技術によるBi−CMOS集積回路の製造方法につい
て、第２図（ａ）〜（ｅ）を参照して説明する。
て、第２図（ａ）〜（ｅ）を参照して説明する。
まず第２図（ａ）に示すように、薄い酸化膜11が形成
されたＰ型シリコン基板１に、イオン注入により高濃度
Ｎ型埋込層２を形成する。
されたＰ型シリコン基板１に、イオン注入により高濃度
Ｎ型埋込層２を形成する。
つぎに第２図（ｂ）に示すように、イオン注入により
Ｐ型埋込層３を形成する。
Ｐ型埋込層３を形成する。
つぎに第２図（ｃ）に示すように、全面にＮ型エピタ
キシャル層を成長される。
キシャル層を成長される。
つぎに第２図（ｄ）に示すように、Ｐウェル５および
Ｎウェル9aを形成する。
Ｎウェル9aを形成する。
つぎに第２図（ｅ）に示すように、表面反転防止用の
Ｐ型表面反転防止層６を形成したのち、選択酸化法によ
り素子分離用のフィールド酸化膜７を形成することによ
り従来技術によるBi−CMOS集積回路用の埋込層およびウ
ェルの形成が完了する。
Ｐ型表面反転防止層６を形成したのち、選択酸化法によ
り素子分離用のフィールド酸化膜７を形成することによ
り従来技術によるBi−CMOS集積回路用の埋込層およびウ
ェルの形成が完了する。
このあとＰウェルにＮチャネルMOS−FETを、Ｎウェル
にＰチャネルMOS−FETを、Ｎ型エピタキシャル層にバイ
ポーラトランジスタを形成して、Bi−CMOSFETが完成す
る。
にＰチャネルMOS−FETを、Ｎ型エピタキシャル層にバイ
ポーラトランジスタを形成して、Bi−CMOSFETが完成す
る。
Bi−CMOS集積回路ではCMOS集積回路に比べて、Ｎ型埋
込層形成工程、Ｐ型埋込層形成工程、Ｎ型エピタキシャ
ル層成長工程の３工程を追加する必要がある。
込層形成工程、Ｐ型埋込層形成工程、Ｎ型エピタキシャ
ル層成長工程の３工程を追加する必要がある。
また埋込層とウェルとのマスクパターンのずれを見込
む必要があり、ウェルやバイポーラトランジスタ領域の
Ｐ型素子分離層の幅を拡げる必要がある。
む必要があり、ウェルやバイポーラトランジスタ領域の
Ｐ型素子分離層の幅を拡げる必要がある。
製造工程が複雑になり、歩留りの低下や製品価格の高
騰などの欠点がある。
騰などの欠点がある。
本発明の目的は工程増加を最小限に止めて、高速バイ
ポーラトランジスタと微細パターンMOS−FETとを同一基
板上に集積したBi−CMOS集積回路の製造方法を提供する
ことにある。
ポーラトランジスタと微細パターンMOS−FETとを同一基
板上に集積したBi−CMOS集積回路の製造方法を提供する
ことにある。
本発明のBi−CMOS集積回路の製造方法は、第１導電型
半導体基板表面に選択的に厚い酸化膜を形成する工程
と、所定の形状をした第１のイオン注入マスクを形成す
る工程と、第１導電型の不純物イオンを高加速エネルギ
ーで注入することにより、前記厚い酸化膜直下領域の前
記第１導電型半導体基板に表面反転防止層を形成すると
同時に前記第１導電型半導体基板の他の領域に埋め込ま
れた高濃度の第１導電型層を形成する工程と、前記第１
のイオン注入マスクを用いて低加速エネルギーで第１導
電型不純物を注入し、前記埋め込まれた高濃度の第１導
電型層に到達する第１導電型ウェルを形成する工程と、
所定の形状をした第２のイオン注入マスクを形成する工
程と、第２導電型の不純物イオンを高加速エネルギーで
注入することにより、前記厚い酸化膜直下領域の前記第
１導電型半導体基板に表面反転防止層を形成すると同時
に前記第１導電型半導体基板の他の領域に埋め込まれた
高濃度の第２導電型層を形成する工程と、前記第２のイ
オン注入マスクを用いて低加速エネルギーで第２導電型
不純物を注入し、前記埋め込まれた高濃度の第２導電型
層に到達する第２導電型ウェルを形成する工程とを含む
ものである。
半導体基板表面に選択的に厚い酸化膜を形成する工程
と、所定の形状をした第１のイオン注入マスクを形成す
る工程と、第１導電型の不純物イオンを高加速エネルギ
ーで注入することにより、前記厚い酸化膜直下領域の前
記第１導電型半導体基板に表面反転防止層を形成すると
同時に前記第１導電型半導体基板の他の領域に埋め込ま
れた高濃度の第１導電型層を形成する工程と、前記第１
のイオン注入マスクを用いて低加速エネルギーで第１導
電型不純物を注入し、前記埋め込まれた高濃度の第１導
電型層に到達する第１導電型ウェルを形成する工程と、
所定の形状をした第２のイオン注入マスクを形成する工
程と、第２導電型の不純物イオンを高加速エネルギーで
注入することにより、前記厚い酸化膜直下領域の前記第
１導電型半導体基板に表面反転防止層を形成すると同時
に前記第１導電型半導体基板の他の領域に埋め込まれた
高濃度の第２導電型層を形成する工程と、前記第２のイ
オン注入マスクを用いて低加速エネルギーで第２導電型
不純物を注入し、前記埋め込まれた高濃度の第２導電型
層に到達する第２導電型ウェルを形成する工程とを含む
ものである。
本発明の一実施例について、第１図（ａ）〜（ｃ）を
参照して説明する。
参照して説明する。
まず第１図（ａ）に示すように、Ｐ型シリコン基板１
の表面に厚さ6000〜8000Åの素子分離用のフィールド酸
化膜７を形成してから、厚さ200Åの薄い酸化膜11を形
成する。
の表面に厚さ6000〜8000Åの素子分離用のフィールド酸
化膜７を形成してから、厚さ200Åの薄い酸化膜11を形
成する。
つぎに第１図（ｂ）に示すように、Ｐウェル形成予定
領域を開口したイオン注入マスク８を形成し、Ｐ型不純
物である硼素を加速エネルギー200〜400keVでイオン注
入する。
領域を開口したイオン注入マスク８を形成し、Ｐ型不純
物である硼素を加速エネルギー200〜400keVでイオン注
入する。
イオン注入マスク８は例えば厚さ0.5〜1.0μｍのモリ
ブデン、タングステンなどの高融点金属をスパッタ法ま
たはCVD法で堆積したのち、フォトレジストをマスクと
してドライエッチングして形成する。
ブデン、タングステンなどの高融点金属をスパッタ法ま
たはCVD法で堆積したのち、フォトレジストをマスクと
してドライエッチングして形成する。
厚さ6000Åのフィールド酸化膜７の場合、硼素イオン
の加速エネルギーは200〜250keVとすればいい。こうし
てイオン注入マスク８のない薄い酸化膜15aの下に形成
されたＰ型埋込層３は0.5〜0.8μｍの深さに濃度のピー
クをもち、イオン注入マスク８のないフィールド酸化膜
7a,7b直下に同時にＰ型表面反転防止層６が形成され
る。Ｐ型埋込層３を深く形成するにはフィールド酸化膜
７を厚く形成し、硼素イオン注入の加速エネルギーを大
きくすればいい。
の加速エネルギーは200〜250keVとすればいい。こうし
てイオン注入マスク８のない薄い酸化膜15aの下に形成
されたＰ型埋込層３は0.5〜0.8μｍの深さに濃度のピー
クをもち、イオン注入マスク８のないフィールド酸化膜
7a,7b直下に同時にＰ型表面反転防止層６が形成され
る。Ｐ型埋込層３を深く形成するにはフィールド酸化膜
７を厚く形成し、硼素イオン注入の加速エネルギーを大
きくすればいい。
Ｐ型埋込層３の注入量は１×1013〜５×1013cm-2が好
ましい。注入量が１×1014cm-2を越えるとイオン注入時
に発生する結晶欠陥密度が高く、高温アニールでも回復
しない。また加速エネルギーも同様の理由で1MeV以下が
好ましい。
ましい。注入量が１×1014cm-2を越えるとイオン注入時
に発生する結晶欠陥密度が高く、高温アニールでも回復
しない。また加速エネルギーも同様の理由で1MeV以下が
好ましい。
イオン注入層の結晶欠陥を回復させるためのアニール
条件としては、1100℃以上の熱処理が必要である。
条件としては、1100℃以上の熱処理が必要である。
つぎに同じイオン注入マスク８を用いて、硼素を加速
エネルギー50〜150keV、注入量1.0×1012〜1.0×1013cm
-2の条件でイオン注入して、Ｐウェル５を形成する。
エネルギー50〜150keV、注入量1.0×1012〜1.0×1013cm
-2の条件でイオン注入して、Ｐウェル５を形成する。
つぎに第１図（ｃ）に示すように、Ｎウェル形成予定
領域を開口したイオン注入マスク8a形成して、Ｎ型の不
純物である燐を加速エネルギー600〜1MeV、注入量1.0×
1014〜1.0×1015cm-2の条件でイオン注入し、イオン注
入マスク8aのない薄い酸化膜15bの下に高濃度Ｎ型埋込
層２、フィールド酸化膜7b,7c直下にＮ型表面反転防止
層10を同時に形成する。
領域を開口したイオン注入マスク8a形成して、Ｎ型の不
純物である燐を加速エネルギー600〜1MeV、注入量1.0×
1014〜1.0×1015cm-2の条件でイオン注入し、イオン注
入マスク8aのない薄い酸化膜15bの下に高濃度Ｎ型埋込
層２、フィールド酸化膜7b,7c直下にＮ型表面反転防止
層10を同時に形成する。
つぎに同じイオン注入マスク8aを用いて、燐を加速エ
ネルギー50〜150keV、注入量1.0×1012〜5.0×1013cm-2
の条件でイオン注入して、Ｎウェル９を形成する。
ネルギー50〜150keV、注入量1.0×1012〜5.0×1013cm-2
の条件でイオン注入して、Ｎウェル９を形成する。
つぎにイオン注入により発生した結晶欠陥を除くた
め、熱処理を行なうことによりＮウェル９が高濃度Ｎ型
埋込層２まで到達する。
め、熱処理を行なうことによりＮウェル９が高濃度Ｎ型
埋込層２まで到達する。
熱処理は高温になるほど結晶欠陥の回復が良く、ここ
では1100℃が好ましく、ランプアニールなどの短時間ア
ニールを用いることもできる。
では1100℃が好ましく、ランプアニールなどの短時間ア
ニールを用いることもできる。
このあとＮウェル９にＰチャネルMOS−FETおよびNPN
バイポーラトランジスタを形成し、Ｐウェル５にＮチャ
ネルMOS−FETを形成してBi−CMOS集積回路が完成する。
バイポーラトランジスタを形成し、Ｐウェル５にＮチャ
ネルMOS−FETを形成してBi−CMOS集積回路が完成する。
硼素を高加速エネルギーでイオン注入することによ
り、Ｐ型埋込層とＰ型表面反転防止層とを同時に形成で
きるため、Ｐ型埋込層形成工程と、Ｐ型表面反転防止層
を形成する工程とを削減することができる。
り、Ｐ型埋込層とＰ型表面反転防止層とを同時に形成で
きるため、Ｐ型埋込層形成工程と、Ｐ型表面反転防止層
を形成する工程とを削減することができる。
同様に燐を高加速エネルギーでイオン注入することに
より、Ｎ型埋込層とＮ型表面反転防止層とを同時に形成
できるため、Ｎ型埋込層形成工程と、Ｎ型エピタキシャ
ル成長工程とが不要となり、大幅な工程削減が可能とな
る。
より、Ｎ型埋込層とＮ型表面反転防止層とを同時に形成
できるため、Ｎ型埋込層形成工程と、Ｎ型エピタキシャ
ル成長工程とが不要となり、大幅な工程削減が可能とな
る。
またＰ型埋込層、Ｐウェル、Ｐ型表面反転防止層を単
一のマスクで自己整合的に形成できる。同様にＮ型埋込
層とＮウェルとを自己整合的に形成できるので、マスク
合せずれを見込む必要がなく、チップ面積を縮小するこ
とができ、歩留りの向上と価格の低減が可能になった。
一のマスクで自己整合的に形成できる。同様にＮ型埋込
層とＮウェルとを自己整合的に形成できるので、マスク
合せずれを見込む必要がなく、チップ面積を縮小するこ
とができ、歩留りの向上と価格の低減が可能になった。
第１図（ａ）〜（ｃ）は本発明の一実施例を工程順に示
す断面図、第２図（ａ）〜（ｅ）は従来技術によるBi−
CMOS集積回路の製造方法を工程順に示す断面図である。 １……Ｐ型半導体基板、２……高濃度Ｎ型埋込層、３…
…Ｐ型埋込層、４……Ｎ型エピタキシャル層、５……Ｐ
ウェル、６……Ｐ型表面反転防止層、7,7a,7b,7c……フ
ィールド酸化膜、8,8a……イオン注入マスク、9,9a……
Ｎウェル、10……Ｎ型表面反転防止層、11……薄い酸化
膜。
す断面図、第２図（ａ）〜（ｅ）は従来技術によるBi−
CMOS集積回路の製造方法を工程順に示す断面図である。 １……Ｐ型半導体基板、２……高濃度Ｎ型埋込層、３…
…Ｐ型埋込層、４……Ｎ型エピタキシャル層、５……Ｐ
ウェル、６……Ｐ型表面反転防止層、7,7a,7b,7c……フ
ィールド酸化膜、8,8a……イオン注入マスク、9,9a……
Ｎウェル、10……Ｎ型表面反転防止層、11……薄い酸化
膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06 H01L 29/72 H01L 21/266
Claims (1)
- 【請求項１】第１導電型半導体基板表面に選択的に厚い
酸化膜を形成する工程と、所定の形状をした第１のイオ
ン注入マスクを形成する工程と、第１導電型の不純物イ
オンを高加速エネルギーで注入することにより、前記厚
い酸化膜直下領域の前記第１導電型半導体基板に表面反
転防止層を形成すると同時に前記第１導電型半導体基板
の他の領域に埋め込まれた高濃度の第１導電型層を形成
する工程と、前記第１のイオン注入マスクを用いて低加
速エネルギーで第１導電型不純物を注入し、前記埋め込
まれた高濃度の第１導電型層に到達する第１導電型ウェ
ルを形成する工程と、所定の形状をした第２のイオン注
入マスクを形成する工程と、第２導電型の不純物イオン
を高加速エネルギーで注入することにより、前記厚い酸
化膜直下領域の前記第１導電型半導体基板に表面反転防
止層を形成すると同時に前記第１導電型半導体基板の他
の領域に埋め込まれた高濃度の第２導電型層を形成する
工程と、前記第２のイオン注入マスクを用いて低加速エ
ネルギーで第２導電型不純物を注入し、前記埋め込まれ
た高濃度の第２導電型層に到達する第２導電型ウェルを
形成する工程とを含むことを特徴とするBi−CMOS集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02213860A JP3084732B2 (ja) | 1990-08-13 | 1990-08-13 | Ｂｉ―ＣＭＯＳ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02213860A JP3084732B2 (ja) | 1990-08-13 | 1990-08-13 | Ｂｉ―ＣＭＯＳ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496362A JPH0496362A (ja) | 1992-03-27 |
| JP3084732B2 true JP3084732B2 (ja) | 2000-09-04 |
Family
ID=16646220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02213860A Expired - Fee Related JP3084732B2 (ja) | 1990-08-13 | 1990-08-13 | Ｂｉ―ＣＭＯＳ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084732B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3186043B2 (ja) | 1998-08-07 | 2001-07-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100415085B1 (ko) * | 2001-06-28 | 2004-01-13 | 주식회사 하이닉스반도체 | 래치업을 방지할 수 있는 반도체장치의 제조방법 |
-
1990
- 1990-08-13 JP JP02213860A patent/JP3084732B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0496362A (ja) | 1992-03-27 |
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