JPH0496362A - Ｂｉ―ＣＭＯＳ集積回路の製造方法 - Google Patents
Ｂｉ―ＣＭＯＳ集積回路の製造方法Info
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- JPH0496362A JPH0496362A JP21386090A JP21386090A JPH0496362A JP H0496362 A JPH0496362 A JP H0496362A JP 21386090 A JP21386090 A JP 21386090A JP 21386090 A JP21386090 A JP 21386090A JP H0496362 A JPH0496362 A JP H0496362A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＢｉ−ＣＭ
ＯＳ集積回路の製造方法に関するものである。
ＯＳ集積回路の製造方法に関するものである。
Ｂｉ−ＣＭＯＳ集積回路はバイポーラトランジスタの高
速動作および高駆動能力と、ＣＭＯＳ−ＦＥＴの低消費
電力動作とを兼ね備えており、多くの試みがなされてい
る。
速動作および高駆動能力と、ＣＭＯＳ−ＦＥＴの低消費
電力動作とを兼ね備えており、多くの試みがなされてい
る。
従来技術によるＢｉ−ＣＭＯＳ集積回路の製造方法につ
いて、第２図（ａ）〜（ｅ）を参照して説明する。
いて、第２図（ａ）〜（ｅ）を参照して説明する。
まず第２図（ａ）に示すように、薄い酸化膜１１が形成
されたＰ型シリコン基板１に、イオン注入により高濃度
Ｎ型埋込層２を形成する。
されたＰ型シリコン基板１に、イオン注入により高濃度
Ｎ型埋込層２を形成する。
つぎに第２図（ｂ）に示すように、イオン注入によりＰ
型埋込層３を形成する。
型埋込層３を形成する。
つぎに第２図（Ｃ）に示すように、全面にＮ型エピタキ
シャル層４を成長させる。
シャル層４を成長させる。
つぎに第２図（ｄ）に示すように、Ｐウェル５およびＮ
ウェル９ａを形成する。
ウェル９ａを形成する。
つぎに第２図（ｅ）に示すように、表面反転防止用のＰ
型表面反転防止層６を形成したのち、選択酸化法により
素子分離用のフィールド酸化膜７を形成することにより
従来技術によるＢｉ−ＣＭＯＳ集積回路用の埋込層およ
びウェルの形成が完了する。
型表面反転防止層６を形成したのち、選択酸化法により
素子分離用のフィールド酸化膜７を形成することにより
従来技術によるＢｉ−ＣＭＯＳ集積回路用の埋込層およ
びウェルの形成が完了する。
このあとＰウェルにＮチャネルＭＯ８−ＦＥＴを、Ｎウ
ェルにＰチャネルＭＯ８−ＦＥＴを、Ｎ型エピタキシャ
ル層にバイポーラトランジスタを形成して、Ｂｉ−０Ｍ
Ｏ３ＦＥＴが完成する。
ェルにＰチャネルＭＯ８−ＦＥＴを、Ｎ型エピタキシャ
ル層にバイポーラトランジスタを形成して、Ｂｉ−０Ｍ
Ｏ３ＦＥＴが完成する。
Ｂｉ−ＣＭＯＳ集積回路ではＣＭＯＳ集積回路に比べて
、Ｎ型埋込層形成工程、Ｐ型埋込層形成工程、Ｎ型エピ
タキシャル履成長工程の３工程を追加する必要がある。
、Ｎ型埋込層形成工程、Ｐ型埋込層形成工程、Ｎ型エピ
タキシャル履成長工程の３工程を追加する必要がある。
また埋込層とウェルとのマスクパターンのずれを見込む
必要があり、ウェルやバイポーラトランジスタ領域のＰ
型素子分離層の幅を拡げる必要がある。
必要があり、ウェルやバイポーラトランジスタ領域のＰ
型素子分離層の幅を拡げる必要がある。
製造工程が複雑になり、歩留りの低下や製品価格の高騰
などの欠点がある。
などの欠点がある。
本発明の目的は工程増加を最小限に止めて、高速バイポ
ーラトランジスタと微細パターンＭＯ８−ＦＥＴとを同
一基板上に集積したＢ ｉ −ＣＭＯＳ集積回路の製造
方法を提供することにある。
ーラトランジスタと微細パターンＭＯ８−ＦＥＴとを同
一基板上に集積したＢ ｉ −ＣＭＯＳ集積回路の製造
方法を提供することにある。
本発明のＢｉ−ＣＭＯＳ集積回路の製造方法は、第１導
電型半導体基板表面に選択的に厚い酸化膜を形成する工
程と、所定の形状をした第１のイオン注入マスクを形成
する工程と、第１導電型の不純物イオンを高加速エネル
ギーで注入することにより、前記厚い酸化膜直下領域の
前記第１導電型半導体基板に表面反転防止層を形成する
と同時に前記第１導電型半導体基板の他の領域に埋め込
まれた高濃度の第１導電型層を形成する工程と、前記第
１のイオン注入マスクを用いて低加速エネルギーで第１
導電型不純物を注入し、前記埋め込まれた高濃度の第１
導電型層に到達する第１導電型ウェルを形成する工程と
、所定の形状をした第２のイオン注入マスクを形成する
工程と、第２導電型の不純物イオンを高加速エネルギー
で注入することにより、前記厚い酸化膜直下領域の前記
第１導電型半導体基板に表面反転防止層を形成すると同
時に前記第１導電型半導体基板の他の領域に埋め込まれ
た高濃度の第２導電型層を形成する工程と、前記第２の
イオン注入マスクを用いて低加速エネルギーで第２導電
型不純物を注入し、前記埋め込まれた高濃度の第２導電
型層に到達する第２導電型ウェルを形成する工程とを含
むものである。
電型半導体基板表面に選択的に厚い酸化膜を形成する工
程と、所定の形状をした第１のイオン注入マスクを形成
する工程と、第１導電型の不純物イオンを高加速エネル
ギーで注入することにより、前記厚い酸化膜直下領域の
前記第１導電型半導体基板に表面反転防止層を形成する
と同時に前記第１導電型半導体基板の他の領域に埋め込
まれた高濃度の第１導電型層を形成する工程と、前記第
１のイオン注入マスクを用いて低加速エネルギーで第１
導電型不純物を注入し、前記埋め込まれた高濃度の第１
導電型層に到達する第１導電型ウェルを形成する工程と
、所定の形状をした第２のイオン注入マスクを形成する
工程と、第２導電型の不純物イオンを高加速エネルギー
で注入することにより、前記厚い酸化膜直下領域の前記
第１導電型半導体基板に表面反転防止層を形成すると同
時に前記第１導電型半導体基板の他の領域に埋め込まれ
た高濃度の第２導電型層を形成する工程と、前記第２の
イオン注入マスクを用いて低加速エネルギーで第２導電
型不純物を注入し、前記埋め込まれた高濃度の第２導電
型層に到達する第２導電型ウェルを形成する工程とを含
むものである。
本発明の一実施例について、第１図（ａ）〜（ｃ）を参
照して説明する。
照して説明する。
まず第１図（ａ）に示すように、Ｐ型シリコン基板１の
表面に厚さ８０００〜８０００人の素子分離用のフィー
ルド酸化膜７を形成してから、厚さ２００人の薄い酸化
膜１１を形成する。
表面に厚さ８０００〜８０００人の素子分離用のフィー
ルド酸化膜７を形成してから、厚さ２００人の薄い酸化
膜１１を形成する。
つぎに第１図（ｂ）に示すように、Ｐウェル形成予定領
域を開口したイオン注入マスク８を形成し、Ｐ型不純物
である硼素を加速エネルギー２００〜４００ｋｅＶでイ
オン注入する。
域を開口したイオン注入マスク８を形成し、Ｐ型不純物
である硼素を加速エネルギー２００〜４００ｋｅＶでイ
オン注入する。
イオン注入マスク８は例えば厚さ０．５〜１゜０μｍの
モリブデン、タングステンなどの高融点金属をスパッタ
法またはＣＶＤ法で堆積したのち、フォトレジストをマ
スクとしてドライエツチングして形成する。
モリブデン、タングステンなどの高融点金属をスパッタ
法またはＣＶＤ法で堆積したのち、フォトレジストをマ
スクとしてドライエツチングして形成する。
厚さ６０００人のフィールド酸化膜７の場合、硼素イオ
ンの加速エネルギーは２００〜２５０にｅＶとすればい
い。こうしてイオン注入マスク８のない薄い酸化膜１５
ａの下に形成されたＰ型埋込層３は０．５〜０．８μｍ
の深さに濃度のピークをもち、イオン注入マスク８のな
いフィールド酸化膜７ａ、７ｂ直下に同時にＰ型表面反
転防止層６が形成される。Ｐ型埋込層３を深く形成する
にはフィールド酸化膜７を厚く形成し、硼素イオン注入
の加速エネルギーを大きくすればいい。
ンの加速エネルギーは２００〜２５０にｅＶとすればい
い。こうしてイオン注入マスク８のない薄い酸化膜１５
ａの下に形成されたＰ型埋込層３は０．５〜０．８μｍ
の深さに濃度のピークをもち、イオン注入マスク８のな
いフィールド酸化膜７ａ、７ｂ直下に同時にＰ型表面反
転防止層６が形成される。Ｐ型埋込層３を深く形成する
にはフィールド酸化膜７を厚く形成し、硼素イオン注入
の加速エネルギーを大きくすればいい。
Ｐ型埋込層３の注入量は１×１０１３〜５×１０宜３ｃ
ｍ−２が好ましい。注入量がｌＸｌ０”ｃｍ−２を越え
るとイオン注入時に発生する結晶欠陥密度が高く、高温
アニールでも回復しない。また加速エネルギーも同様の
理由でＩＭｅＶ以下が好ましい。
ｍ−２が好ましい。注入量がｌＸｌ０”ｃｍ−２を越え
るとイオン注入時に発生する結晶欠陥密度が高く、高温
アニールでも回復しない。また加速エネルギーも同様の
理由でＩＭｅＶ以下が好ましい。
イオン注入層の結晶欠陥を回復させるためのアニール条
件としては、１１００℃以上の熱処理が必要である。
件としては、１１００℃以上の熱処理が必要である。
つぎに同じイオン注入マスク８を用いて、硼素を加速エ
ネルギー５０〜１５０ｋｅＶ、注入量１０Ｘ １０１２
〜１．ＯＸｌ ０′３ｃｍ−２の条件でイオン注入して
、Ｐウェル５を形成する。
ネルギー５０〜１５０ｋｅＶ、注入量１０Ｘ １０１２
〜１．ＯＸｌ ０′３ｃｍ−２の条件でイオン注入して
、Ｐウェル５を形成する。
つぎに第１図（Ｃ）に示すように、Ｎウェル形成予定領
域を開口したイオン注入マスク８ａを形成して、Ｎ型の
不純物である燐を加速エネルギー６ｆ ＯＯ〜Ｉ Ｍ
ｅ Ｖ １注入量１ 、 ＯＸ １０ ” 〜１ 。
域を開口したイオン注入マスク８ａを形成して、Ｎ型の
不純物である燐を加速エネルギー６ｆ ＯＯ〜Ｉ Ｍ
ｅ Ｖ １注入量１ 、 ＯＸ １０ ” 〜１ 。
ＯＸＩＯ１１５ｃｍ−２の条件でイオン注入し、イオン
注入マスク８ａのない薄い酸化膜１５ｂの下に高濃度Ｎ
型埋込層２、フィールド酸化膜７ｂ、７ｃ直下にＮ型表
面反転防止層１０を同時に形成する。
注入マスク８ａのない薄い酸化膜１５ｂの下に高濃度Ｎ
型埋込層２、フィールド酸化膜７ｂ、７ｃ直下にＮ型表
面反転防止層１０を同時に形成する。
つぎに同じイオン注入マスク８ａを用いて、燐を加速エ
ネルギー５０〜１５０ｋｅＶ、注入量１０Ｘ １０”
〜５．ＯＸ１０１３ｃｍ−２の条件でイオン注入して、
Ｎウェル９を形成する。
ネルギー５０〜１５０ｋｅＶ、注入量１０Ｘ １０”
〜５．ＯＸ１０１３ｃｍ−２の条件でイオン注入して、
Ｎウェル９を形成する。
つぎにイオン注入により発生した結晶欠陥を除くため、
熱処理を行なうことによりＮウェル９が高濃度Ｎ型埋込
層２まで到達する。
熱処理を行なうことによりＮウェル９が高濃度Ｎ型埋込
層２まで到達する。
熱処理は高温になるほど結晶欠陥の回復が良く、ここで
は１１００℃が好ましく、ランプアニールなどの短時間
アニールを用いることもてきる。
は１１００℃が好ましく、ランプアニールなどの短時間
アニールを用いることもてきる。
このあとＮウェル９にＰチャネルＭＯ８−ＦＥＴおよび
ＮＰＮバイポーラトランジスタを形成し、Ｐウェル５に
ＮチャネルＭＯ８−ＦＥＴを形成してＢ ｉ −ＣＭＯ
Ｓ集積回路が完成する。
ＮＰＮバイポーラトランジスタを形成し、Ｐウェル５に
ＮチャネルＭＯ８−ＦＥＴを形成してＢ ｉ −ＣＭＯ
Ｓ集積回路が完成する。
硼素を高加速エネルギーでイオン注入することにより、
Ｐ型埋込層とＰ型表面反転防止層とを同時に形成できる
ため、Ｐ型埋込層形成工程と、Ｐ型表面反転防止層を形
成する工程とを削減することができる。
Ｐ型埋込層とＰ型表面反転防止層とを同時に形成できる
ため、Ｐ型埋込層形成工程と、Ｐ型表面反転防止層を形
成する工程とを削減することができる。
同様に燐を高加速エネルギーでイオン注入することによ
り、Ｎ型埋込層とＮ型表面反転防止層とを同時に形成で
きるため、Ｎ型埋込層形成工程と、Ｎ型エピタキシャル
成長工程とが不要となり、大幅な工程削減が可能となる
。
り、Ｎ型埋込層とＮ型表面反転防止層とを同時に形成で
きるため、Ｎ型埋込層形成工程と、Ｎ型エピタキシャル
成長工程とが不要となり、大幅な工程削減が可能となる
。
またＰ型埋込層、Ｐウェル、Ｐ型表面反転防止層を単一
のマスクで自己整合的に形成できる。同様にＮ型埋込層
とＮウェルとを自己整合的に形成できるので、マスク合
せずれを見込む必要がなく、チップ面積を縮小すること
ができ、歩留りの向上と価格の低減が可能になった。
のマスクで自己整合的に形成できる。同様にＮ型埋込層
とＮウェルとを自己整合的に形成できるので、マスク合
せずれを見込む必要がなく、チップ面積を縮小すること
ができ、歩留りの向上と価格の低減が可能になった。
第１図（ａ）〜（Ｃ）は本発明の一実施例を工程順に示
す断面図、第２図（ａ）〜（ｅ）は従来技術によるＢｉ
−ＣＭＯＳ集積回路の製造方法を工程順に示す断面図で
ある。 １・・・Ｐ型半導体基板、２・・・高濃度Ｎ型埋込層、
３・・・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、
５・・・Ｐウェル、６・・・Ｐ型表面反転防止層、７．
７ａ７ｂ、７ｃ・・・フィールド酸化膜、８，８ａ・・
・イオン注入マスク、９．９ａ・・・Ｎウェル、１０・
・・Ｎ型表面反転防止層、１１・・・薄い酸化膜。
す断面図、第２図（ａ）〜（ｅ）は従来技術によるＢｉ
−ＣＭＯＳ集積回路の製造方法を工程順に示す断面図で
ある。 １・・・Ｐ型半導体基板、２・・・高濃度Ｎ型埋込層、
３・・・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、
５・・・Ｐウェル、６・・・Ｐ型表面反転防止層、７．
７ａ７ｂ、７ｃ・・・フィールド酸化膜、８，８ａ・・
・イオン注入マスク、９．９ａ・・・Ｎウェル、１０・
・・Ｎ型表面反転防止層、１１・・・薄い酸化膜。
Claims (1)
- 第１導電型半導体基板表面に選択的に厚い酸化膜を形
成する工程と、所定の形状をした第１のイオン注入マス
クを形成する工程と、第１導電型の不純物イオンを高加
速エネルギーで注入することにより、前記厚い酸化膜直
下領域の前記第１導電型半導体基板に表面反転防止層を
形成すると同時に前記第１導電型半導体基板の他の領域
に埋め込まれた高濃度の第１導電型層を形成する工程と
、前記第１のイオン注入マスクを用いて低加速エネルギ
ーで第１導電型不純物を注入し、前記埋め込まれた高濃
度の第１導電型層に到達する第１導電型ウェルを形成す
る工程と、所定の形状をした第２のイオン注入マスクを
形成する工程と、第２導電型の不純物イオンを高加速エ
ネルギーで注入することにより、前記厚い酸化膜直下領
域の前記第１導電型半導体基板に表面反転防止層を形成
すると同時に前記第１導電型半導体基板の他の領域に埋
め込まれた高濃度の第２導電型層を形成する工程と、前
記第２のイオン注入マスクを用いて低加速エネルギーで
第２導電型不純物を注入し、前記埋め込まれた高濃度の
第２導電型層に到達する第２導電型ウェルを形成する工
程とを含むことを特徴とするＢｉ−ＣＭＯＳ集積回路の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02213860A JP3084732B2 (ja) | 1990-08-13 | 1990-08-13 | Ｂｉ―ＣＭＯＳ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02213860A JP3084732B2 (ja) | 1990-08-13 | 1990-08-13 | Ｂｉ―ＣＭＯＳ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496362A true JPH0496362A (ja) | 1992-03-27 |
| JP3084732B2 JP3084732B2 (ja) | 2000-09-04 |
Family
ID=16646220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02213860A Expired - Fee Related JP3084732B2 (ja) | 1990-08-13 | 1990-08-13 | Ｂｉ―ＣＭＯＳ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084732B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297119B1 (en) | 1998-08-07 | 2001-10-02 | Nec Corporation | Semiconductor device and its manufacture |
| KR100415085B1 (ko) * | 2001-06-28 | 2004-01-13 | 주식회사 하이닉스반도체 | 래치업을 방지할 수 있는 반도체장치의 제조방법 |
-
1990
- 1990-08-13 JP JP02213860A patent/JP3084732B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297119B1 (en) | 1998-08-07 | 2001-10-02 | Nec Corporation | Semiconductor device and its manufacture |
| KR100415085B1 (ko) * | 2001-06-28 | 2004-01-13 | 주식회사 하이닉스반도체 | 래치업을 방지할 수 있는 반도체장치의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3084732B2 (ja) | 2000-09-04 |
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