JPH0580154B2 - - Google Patents
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- JPH0580154B2 JPH0580154B2 JP31015187A JP31015187A JPH0580154B2 JP H0580154 B2 JPH0580154 B2 JP H0580154B2 JP 31015187 A JP31015187 A JP 31015187A JP 31015187 A JP31015187 A JP 31015187A JP H0580154 B2 JPH0580154 B2 JP H0580154B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型MOSトランジスタとバイポー
ラトランジスタを同一の半導体基板上に共存させ
た半導体集積回路装置の製造方法に関する。
ラトランジスタを同一の半導体基板上に共存させ
た半導体集積回路装置の製造方法に関する。
相補型MOSトランジスタとバイポーラトラン
ジスタとを同一半導体基板に有する従来の半導体
集積回路装置（以下Bi−CMOS集積回路という）
の製造方法を第２図を用いて説明する。
ジスタとを同一半導体基板に有する従来の半導体
集積回路装置（以下Bi−CMOS集積回路という）
の製造方法を第２図を用いて説明する。
まず第２図ａに示すように、Ｐ型シリコン基板
５０上にN+型埋込領域５１ａ〜５１ｃとP+型埋
込領域５２ａ〜５２ｃを形成後、全面にＮ型エピ
タキシヤル層５３を成長させＰウエル領域５４ａ
〜５４ｃ及びＮウエル領域５５を形成する。そし
て表面にフイールド酸化膜５７、酸化膜５８ａ〜
５８ｅ、VT制御用のイオン注入領域５９，６０、
P+型多結晶シリコン６１ａ，６１ｂ、N+型多結
晶シリコン６２ａ，６２ｂを形成後、熱処理によ
りN+型コレクタ領域６４及びP+型コレクタ（ボ
ロン）領域６５を形成する。次にリンのイオン注
入及びその後のドライブインにより、PNPバイ
ポーラトランジスタのベース領域６７を形成す
る。
５０上にN+型埋込領域５１ａ〜５１ｃとP+型埋
込領域５２ａ〜５２ｃを形成後、全面にＮ型エピ
タキシヤル層５３を成長させＰウエル領域５４ａ
〜５４ｃ及びＮウエル領域５５を形成する。そし
て表面にフイールド酸化膜５７、酸化膜５８ａ〜
５８ｅ、VT制御用のイオン注入領域５９，６０、
P+型多結晶シリコン６１ａ，６１ｂ、N+型多結
晶シリコン６２ａ，６２ｂを形成後、熱処理によ
りN+型コレクタ領域６４及びP+型コレクタ（ボ
ロン）領域６５を形成する。次にリンのイオン注
入及びその後のドライブインにより、PNPバイ
ポーラトランジスタのベース領域６７を形成す
る。
次に第２図ｂに示すようにホウ素のイオン注入
及びその後のドライブインにより、NPNバイポ
ーラトランジスタのベース領域６９を形成する。
及びその後のドライブインにより、NPNバイポ
ーラトランジスタのベース領域６９を形成する。
次に第２図ｃに示すように、酸化膜５８ｃ及び
５８ｅの一部領域に開口部を形成後、多結晶シリ
コン７０，７１を形成する。そしてホウ素のイオ
ン注入を選択的に行ない、その後の熱処理により
ＰチヤネルMOSトランジスタのP+型ソース・ド
レイン領域７４及びNPNバイポーラトランジス
タのP+型グラフトベース領域７５及びPNPバイ
ポーラトランジスタのP+型エミツタ領域７６を
形成する。
５８ｅの一部領域に開口部を形成後、多結晶シリ
コン７０，７１を形成する。そしてホウ素のイオ
ン注入を選択的に行ない、その後の熱処理により
ＰチヤネルMOSトランジスタのP+型ソース・ド
レイン領域７４及びNPNバイポーラトランジス
タのP+型グラフトベース領域７５及びPNPバイ
ポーラトランジスタのP+型エミツタ領域７６を
形成する。
次に第２図ｄに示すように、ヒ素のイオン注入
とその後の熱処理により、ＮチヤネルMOSトラ
ンジスタのN+型ソース・ドレイン領域７７及び
PNPバイポーラトランジスタのN+型グラフトベ
ース領域７８及びNPNバイポーラトランジスタ
のN+型エミツタ領域７９を形成する。
とその後の熱処理により、ＮチヤネルMOSトラ
ンジスタのN+型ソース・ドレイン領域７７及び
PNPバイポーラトランジスタのN+型グラフトベ
ース領域７８及びNPNバイポーラトランジスタ
のN+型エミツタ領域７９を形成する。
上述の工程により、第２図ｄに示したように、
同一基板上にＰチヤネルMOSトランジスタ
（Tr）ＮチヤネルMOSトランジスタ（Tr）、
NPNバイポーラトランジスタ（Tr）、PNPバイ
ポーラトランジスタ（Tr）からなるBi−CMOS
トランジスタが形成される。
同一基板上にＰチヤネルMOSトランジスタ
（Tr）ＮチヤネルMOSトランジスタ（Tr）、
NPNバイポーラトランジスタ（Tr）、PNPバイ
ポーラトランジスタ（Tr）からなるBi−CMOS
トランジスタが形成される。
Bi−CMOS集積回路の高速化、高集積化に伴
い、バイポーラトランジスタのみならずMOSト
ランジスタの高速化、微細化も要求されてきてい
る。しかしながら、MOSトランジスタに関して、
電源電圧を固定したままスケーリング則に従い多
結晶シリコン６１ａ，６２ａからなるゲート長を
短かくし、ゲート酸化膜５８ａ，５８ｂを薄く
し、ソース・ドレイン拡散層７４，７７を浅く急
峻にし、更にウエル５４ｂ，５５の不純物濃度を
高くしていくと、チヤネル中やゲート酸化膜中の
電界強度が増大し、ホツトキヤリアの発生やドレ
イン耐圧の劣化等種々の問題に直面する。
い、バイポーラトランジスタのみならずMOSト
ランジスタの高速化、微細化も要求されてきてい
る。しかしながら、MOSトランジスタに関して、
電源電圧を固定したままスケーリング則に従い多
結晶シリコン６１ａ，６２ａからなるゲート長を
短かくし、ゲート酸化膜５８ａ，５８ｂを薄く
し、ソース・ドレイン拡散層７４，７７を浅く急
峻にし、更にウエル５４ｂ，５５の不純物濃度を
高くしていくと、チヤネル中やゲート酸化膜中の
電界強度が増大し、ホツトキヤリアの発生やドレ
イン耐圧の劣化等種々の問題に直面する。
そこで、CMOS集積回路と同様にBi−CMOS
集積回路にMOS集積回路と同様に、ソース・ド
レインをLDD構造とすることが必要であるが、
MOS集積回路に比べ工程の多いBi−CMOS集積
回路で更にマスク工程が増加することになり、製
造歩留りが低下するという問題点がある。
集積回路にMOS集積回路と同様に、ソース・ド
レインをLDD構造とすることが必要であるが、
MOS集積回路に比べ工程の多いBi−CMOS集積
回路で更にマスク工程が増加することになり、製
造歩留りが低下するという問題点がある。
本発明の半導体集積回路装置の製造方法は、Ｐ
型半導体基板にN+型埋込領域とP+型埋込領域と
を形成したのち全面にＮ型エピタキシヤル層を形
成する工程と、前記エピタキシヤル層にＰ型また
はＮ型不純物を導入し前記N+型埋込領域上にＰ
チヤネルMOSトランジスタ形成領域となるＮウ
エル領域とP+型埋込領域上にＮチヤネルMOSト
ランジスタ形成領域となるＰウエル領域及び
PNPバイポーラトランジスタ形成領域となるＰ
ウエル領域とをそれぞれ形成する工程と、前記
MOS及びバイポーラトランジスタ形成領域と前
記N+型埋込領域上のエピタキシヤル層からなる
NPNバイポーラトランジスタ形成領域とをそれ
ぞれ分離する厚いフイールド酸化膜を形成したの
ち各トランジスタ形成領域上に薄い酸化膜を形成
する工程と、前記Ｐチヤネル及びＮチヤネル
MOSトランジスタ形成領域の前記酸化膜上に第
１及び第２のゲート電極をそれぞれ形成する工程
と、前記第２のゲート電極をマスクとしてＮ型不
純物を導入し前記ＮチヤネルMOSトランジスタ
形成領域にＮ型ソース・ドレイン領域を形成する
と共に前記PNPバイポーラトランジスタ形成領
域にＮ型ベース領域を形成する工程と、前記第１
のゲート電極をマスクとしてＰ型不純物を導入し
前記ＰチヤネルMOSトランジスタ形成領域にＰ
型ソース・ドレイン領域を形成すると共に前記
NPNバイポーラトランジスタ形成領域にＰ型ベ
ース領域を形成する工程と、前記第１及び第２の
ゲート電極の側面に多結晶シリコン膜または絶縁
膜からなるサイドウオールを形成したのち該サイ
ドウオールと第１のゲート電極とをマスクとして
Ｐ型不純物を導入し前記Ｐ型ソース・ドレイン領
域内にP+型ソース・ドレインを領域を形成する
と共に前記Ｐ型ベース領域にP+型グラフトベー
スを形成する工程と、前記サイドウオールと第２
のゲート電極とをマスクとしてＮ型不純物を導入
し前記Ｎ型ソース・ドレイン領域内にN+型ソー
ス・ドレイン領域を形成すると共に前記Ｎ型ベー
ス領域にN+型グラフトベース領域を形成する工
程とを含んで構成される。
型半導体基板にN+型埋込領域とP+型埋込領域と
を形成したのち全面にＮ型エピタキシヤル層を形
成する工程と、前記エピタキシヤル層にＰ型また
はＮ型不純物を導入し前記N+型埋込領域上にＰ
チヤネルMOSトランジスタ形成領域となるＮウ
エル領域とP+型埋込領域上にＮチヤネルMOSト
ランジスタ形成領域となるＰウエル領域及び
PNPバイポーラトランジスタ形成領域となるＰ
ウエル領域とをそれぞれ形成する工程と、前記
MOS及びバイポーラトランジスタ形成領域と前
記N+型埋込領域上のエピタキシヤル層からなる
NPNバイポーラトランジスタ形成領域とをそれ
ぞれ分離する厚いフイールド酸化膜を形成したの
ち各トランジスタ形成領域上に薄い酸化膜を形成
する工程と、前記Ｐチヤネル及びＮチヤネル
MOSトランジスタ形成領域の前記酸化膜上に第
１及び第２のゲート電極をそれぞれ形成する工程
と、前記第２のゲート電極をマスクとしてＮ型不
純物を導入し前記ＮチヤネルMOSトランジスタ
形成領域にＮ型ソース・ドレイン領域を形成する
と共に前記PNPバイポーラトランジスタ形成領
域にＮ型ベース領域を形成する工程と、前記第１
のゲート電極をマスクとしてＰ型不純物を導入し
前記ＰチヤネルMOSトランジスタ形成領域にＰ
型ソース・ドレイン領域を形成すると共に前記
NPNバイポーラトランジスタ形成領域にＰ型ベ
ース領域を形成する工程と、前記第１及び第２の
ゲート電極の側面に多結晶シリコン膜または絶縁
膜からなるサイドウオールを形成したのち該サイ
ドウオールと第１のゲート電極とをマスクとして
Ｐ型不純物を導入し前記Ｐ型ソース・ドレイン領
域内にP+型ソース・ドレインを領域を形成する
と共に前記Ｐ型ベース領域にP+型グラフトベー
スを形成する工程と、前記サイドウオールと第２
のゲート電極とをマスクとしてＮ型不純物を導入
し前記Ｎ型ソース・ドレイン領域内にN+型ソー
ス・ドレイン領域を形成すると共に前記Ｎ型ベー
ス領域にN+型グラフトベース領域を形成する工
程とを含んで構成される。
次に本発明を実施例により説明する。
第１図は本発明の一実施例の工程断面図であ
る。
る。
まず第１図ａに示すように、不純物濃度1014〜
1015cm-3のＰ型シリコン基板１０上に不純物濃度
1018〜1020cm-3のN+型埋込領域１１ａ〜１１ｃ
と、不純物濃度1017〜1019cm-3のP+埋込領域１２
ａ〜１２ｃをそれぞれ選択的に形成後、不純物濃
度1015〜1016cm-3のＮ型エピタキシヤル層１３を
約3μｍ成長させる。さらに、Ｐウエル領域１４
ａ〜１４ｃとＮウエル領域１５をイオン注入によ
る拡散源形成及びドライブインにより形成する。
1015cm-3のＰ型シリコン基板１０上に不純物濃度
1018〜1020cm-3のN+型埋込領域１１ａ〜１１ｃ
と、不純物濃度1017〜1019cm-3のP+埋込領域１２
ａ〜１２ｃをそれぞれ選択的に形成後、不純物濃
度1015〜1016cm-3のＮ型エピタキシヤル層１３を
約3μｍ成長させる。さらに、Ｐウエル領域１４
ａ〜１４ｃとＮウエル領域１５をイオン注入によ
る拡散源形成及びドライブインにより形成する。
例えば、Ｎ型エピタキシヤル層の表面に約50μ
ｍの熱酸化膜を形成後、加速電圧150kV、ドーズ
量３〜６×1012cm-2の11Bイオン注入と加速電圧
150kV、ドーズ量６〜９×1012cm-2の31Pイオン
注入をそれぞれ選択的に行ない、1000℃３時間の
ドライブインにより上記のＰウエル領域とＮウエ
ル領域を形成することができる。
ｍの熱酸化膜を形成後、加速電圧150kV、ドーズ
量３〜６×1012cm-2の11Bイオン注入と加速電圧
150kV、ドーズ量６〜９×1012cm-2の31Pイオン
注入をそれぞれ選択的に行ない、1000℃３時間の
ドライブインにより上記のＰウエル領域とＮウエ
ル領域を形成することができる。
次に、第１図ｂに示すように、シリコン窒化膜
をマスクとして900℃〜1000℃で選択酸化を行な
い、厚さ約0.8μｍのフイールド酸化膜１７を形成
する。この際、あらかじめ選択酸化されるＰウエ
ル領域表面に加速電圧100kV、ドーズ量１〜２×
1013cm-2の11Bイオン注入を行なつておくことに
よりチヤネルストツパー１６を形成する。この工
程によりフイールド酸化膜１７により分離された
MOSトランジスタ（Tr）とバイポーラトランジ
スタ（Tr）の各領域が形成される。
をマスクとして900℃〜1000℃で選択酸化を行な
い、厚さ約0.8μｍのフイールド酸化膜１７を形成
する。この際、あらかじめ選択酸化されるＰウエ
ル領域表面に加速電圧100kV、ドーズ量１〜２×
1013cm-2の11Bイオン注入を行なつておくことに
よりチヤネルストツパー１６を形成する。この工
程によりフイールド酸化膜１７により分離された
MOSトランジスタ（Tr）とバイポーラトランジ
スタ（Tr）の各領域が形成される。
次にシリコン窒化膜を除去後、熱酸化により酸
化膜１８ａ〜１８ｆを約30nｍの厚さに形成す
る。その後、MOSトランジスタの閾値電圧VTを
制御するためＰウエル制御１４ｂの表面とＮウエ
ル領域１５の表面に31Pあるいは11Bのイオン注入
を行ないイオン注入領域２０，１９をそれぞれ形
成する。
化膜１８ａ〜１８ｆを約30nｍの厚さに形成す
る。その後、MOSトランジスタの閾値電圧VTを
制御するためＰウエル制御１４ｂの表面とＮウエ
ル領域１５の表面に31Pあるいは11Bのイオン注入
を行ないイオン注入領域２０，１９をそれぞれ形
成する。
次に第１図ｃに示すように、熱酸化膜１８ｄ，
１８ｆを除去後、厚さ約0.5μｍのP+型多結晶シリ
コン２１ａ，２１ｂと厚さ約0.5μｍのN+型多結
晶シリコン２２ａ，２２ｂを形成し、さらにその
表面及び側面に厚さ10〜20nｍの第１側面酸化膜
２３ａ〜２３ｄを設ける。その後900〜950℃のド
ライブインによりNPNバイポーラトランジスタ
のN+型コレクタ領域２４及びPNPバイポーラト
ランジスタのP+型コレクタ領域２５を形成する。
なお、P+型多結晶シリコン２１ａはＮチヤネル
MOSトランジスタのゲート領域、N+型多結晶シ
リコン２２ａはＰチヤネルMOSトランジスタの
ゲート電極となる。
１８ｆを除去後、厚さ約0.5μｍのP+型多結晶シリ
コン２１ａ，２１ｂと厚さ約0.5μｍのN+型多結
晶シリコン２２ａ，２２ｂを形成し、さらにその
表面及び側面に厚さ10〜20nｍの第１側面酸化膜
２３ａ〜２３ｄを設ける。その後900〜950℃のド
ライブインによりNPNバイポーラトランジスタ
のN+型コレクタ領域２４及びPNPバイポーラト
ランジスタのP+型コレクタ領域２５を形成する。
なお、P+型多結晶シリコン２１ａはＮチヤネル
MOSトランジスタのゲート領域、N+型多結晶シ
リコン２２ａはＰチヤネルMOSトランジスタの
ゲート電極となる。
次に第１図ｄに示すように、加速電圧50〜
70kV、ドーズ量1012〜1013cm-2の31Pイオン注入
及び900℃〜950℃の熱処理により、PNPバイポ
ーラトランジスタのＮ型ベース領域２７とＮチヤ
ネルMOSトランジスタのＮ型ソースドレイン領
域２６を同時に形成する。
70kV、ドーズ量1012〜1013cm-2の31Pイオン注入
及び900℃〜950℃の熱処理により、PNPバイポ
ーラトランジスタのＮ型ベース領域２７とＮチヤ
ネルMOSトランジスタのＮ型ソースドレイン領
域２６を同時に形成する。
次に第１図ｅに示すように、加速電圧15〜
30kV、ドーズ量１〜５×1013cm-2の11Bイオン注
入及び850℃〜900℃の熱処理により、NPNバイ
ポーラトランジスタのＰ型ベース領域２９とＰチ
ヤネルMOSトランジスタのＰ型ソース・ドレイ
ン領域２８を同時に形成する。
30kV、ドーズ量１〜５×1013cm-2の11Bイオン注
入及び850℃〜900℃の熱処理により、NPNバイ
ポーラトランジスタのＰ型ベース領域２９とＰチ
ヤネルMOSトランジスタのＰ型ソース・ドレイ
ン領域２８を同時に形成する。
次に第１図ｆに示すように、全面に厚さ約0.1μ
ｍのCVD酸化膜を堆積後、NPNバイポーラトラ
ンジスタとNPNバイポーラトランジスタのエミ
ツタコンタクトを形成するため、シリコン酸化膜
１８ｃ，１８ｅの一部をエツチングする。次で全
面に厚さ0.2〜0.3μｍの多結晶シリコンを堆積し
てエミツタ上以外の多結晶シリコンをエツチング
後、NPNバイポーラトランジスタのエミツタコ
ンタクト上の多結晶シリコン３０及びPNPバイ
ポーラトランジスタのエミツタコンタクト上の多
結晶シリコン３１とこれら多結晶シリコンの表面
と側面に熱酸化又はCVD法により厚さ10〜20nｍ
の第２側面酸化膜３２ａ，３２ｂを形成する。こ
の時点で半導体集積回路装置の表面はすべてシリ
コン酸化膜で覆われることになる。その後、全面
にシリコン窒化膜３３を0.2〜0.3μｍの厚さに堆
積する。
ｍのCVD酸化膜を堆積後、NPNバイポーラトラ
ンジスタとNPNバイポーラトランジスタのエミ
ツタコンタクトを形成するため、シリコン酸化膜
１８ｃ，１８ｅの一部をエツチングする。次で全
面に厚さ0.2〜0.3μｍの多結晶シリコンを堆積し
てエミツタ上以外の多結晶シリコンをエツチング
後、NPNバイポーラトランジスタのエミツタコ
ンタクト上の多結晶シリコン３０及びPNPバイ
ポーラトランジスタのエミツタコンタクト上の多
結晶シリコン３１とこれら多結晶シリコンの表面
と側面に熱酸化又はCVD法により厚さ10〜20nｍ
の第２側面酸化膜３２ａ，３２ｂを形成する。こ
の時点で半導体集積回路装置の表面はすべてシリ
コン酸化膜で覆われることになる。その後、全面
にシリコン窒化膜３３を0.2〜0.3μｍの厚さに堆
積する。
次に第１図ｇに示すように、シリコン窒化膜３
３を異方性エツチングを行なうことにより、
MOSトランジスタのゲード電極となるＰ型多結
晶シリコン２１ａとＮ型多結晶シリコン２２ａの
側面にシリコン窒化膜からなるサイドウオール３
３ａ，３３ｂを形成する。
３を異方性エツチングを行なうことにより、
MOSトランジスタのゲード電極となるＰ型多結
晶シリコン２１ａとＮ型多結晶シリコン２２ａの
側面にシリコン窒化膜からなるサイドウオール３
３ａ，３３ｂを形成する。
次に第１図ｇに示すように、ＰチヤネルMOS
トランジスタのP+型ソースドレイン領域３４と
NPNバイポーラトランジスタのP+型グラフトベ
ース領域３５とPNPバイポーラトランジスタの
P+型エミツタ領域３６とを、加速電圧20〜
40kV、ドーズ量５×1016cm-2の11Bイオン注入及
びその後の熱処理により同時に形成する。この
時、ＰチヤネルMOSトランジスタ部に関しては、
ゲート電極であるP+型多結晶シリコン２１ａ、
酸化膜２３ａ及びサイドウオール３３ａがイオン
注入のマスクとなるため、第１図ｇに示したよう
なLDD構造のソース・ドレインが形成される。
トランジスタのP+型ソースドレイン領域３４と
NPNバイポーラトランジスタのP+型グラフトベ
ース領域３５とPNPバイポーラトランジスタの
P+型エミツタ領域３６とを、加速電圧20〜
40kV、ドーズ量５×1016cm-2の11Bイオン注入及
びその後の熱処理により同時に形成する。この
時、ＰチヤネルMOSトランジスタ部に関しては、
ゲート電極であるP+型多結晶シリコン２１ａ、
酸化膜２３ａ及びサイドウオール３３ａがイオン
注入のマスクとなるため、第１図ｇに示したよう
なLDD構造のソース・ドレインが形成される。
次に第１図ｈに示すように、ＮチヤネルMOS
トランジスタのN+型ソースドレイン領域３７と
PNPバイポーラトランジスタのN+型グラフトベ
ース領域３８とNPNバイポーラトランジスタの
N+型エミツタ領域３９を加速電圧50〜70kV、ド
ーズ量１×1016cm-3の75Asイオン注入及び熱処理
により同時に形成する。この時ＮチヤネルMOS
トランジスタ部に関しては、ゲート電極である
N+型多結晶シリコン２２ａ、酸化膜２３ｂ及び
サイドウオール３３ｂがイオン注入のマスクとな
るため第１図ｈに示したようなLDD構造のソー
ス・ドレインが形成される。
トランジスタのN+型ソースドレイン領域３７と
PNPバイポーラトランジスタのN+型グラフトベ
ース領域３８とNPNバイポーラトランジスタの
N+型エミツタ領域３９を加速電圧50〜70kV、ド
ーズ量１×1016cm-3の75Asイオン注入及び熱処理
により同時に形成する。この時ＮチヤネルMOS
トランジスタ部に関しては、ゲート電極である
N+型多結晶シリコン２２ａ、酸化膜２３ｂ及び
サイドウオール３３ｂがイオン注入のマスクとな
るため第１図ｈに示したようなLDD構造のソー
ス・ドレインが形成される。
以下従来の技術に用い、絶縁膜を0.8μｍ全面に
形成し、コンタクト部分を開口して金属／バリア
メタル／シリサイド構造で構成される電極、例え
ばAl／Tiw／PtSiを形成することにより、LDD
構造のＰチヤネルMOSトランジスタ、LDD構造
のＮチヤネルMOSトランジスタ、NPNバイポー
ラトランジスタ及びPNPバイポーラトランジス
タを同一基板上に有する半導体集積回路装置を完
成させることができる。
形成し、コンタクト部分を開口して金属／バリア
メタル／シリサイド構造で構成される電極、例え
ばAl／Tiw／PtSiを形成することにより、LDD
構造のＰチヤネルMOSトランジスタ、LDD構造
のＮチヤネルMOSトランジスタ、NPNバイポー
ラトランジスタ及びPNPバイポーラトランジス
タを同一基板上に有する半導体集積回路装置を完
成させることができる。
以上述べたように本実施例によれば、特別なマ
スク工程を付加することなくBi−CMOS集積回
路のMOSトランジスタのソース・ドレイン領域
のLDD構造化が可能である。
スク工程を付加することなくBi−CMOS集積回
路のMOSトランジスタのソース・ドレイン領域
のLDD構造化が可能である。
又、上述の実施例に於いて、多結晶シリコン３
０，３１の厚さを0.4〜0.5μｍに、第２側面酸化
膜３２ａ ３２ｂを約0.1μｍのCVD酸化膜ある
いは熱酸化膜に、第１図ｇでの11Bイオン注入加
速電圧を30〜70kVに、第１図ｈでの75Asイオン
注入加速電圧を70〜90kVにそれぞれ変更して、
第１図ｈに示した工程の後、0.1〜0.23μｍのシリ
コン酸化膜を、ドライエツチング又はウエツトエ
ツチングにより全面除去すると、Ｎチヤネル
MOSトランジスタ及びＰチヤネルMOSトランジ
スタのソース・ドレイン及びゲート領域と、
NPNバイポーラトランジスタ及びPNPバイポー
ラトランジスタのグラフトベース領域、エミツタ
領域及びコレクタ領域のシリコンが露出する。そ
して全面にTiを約50nｍの厚さに堆積させ500℃
15分の熱処理を施し、酸化膜や窒化膜上に残つた
未反応TiをTiシリサイドとの選択エツチング液
で除去することにより、コンタクトの取り出しが
必要なすべての領域上にTiシリサイドを自己整
合的に形成することができる。これにより、コン
タクト抵抗、浅い拡散層抵抗ゲート多結晶シリコ
ンの層抵抗の低減化を図ることができる。
０，３１の厚さを0.4〜0.5μｍに、第２側面酸化
膜３２ａ ３２ｂを約0.1μｍのCVD酸化膜ある
いは熱酸化膜に、第１図ｇでの11Bイオン注入加
速電圧を30〜70kVに、第１図ｈでの75Asイオン
注入加速電圧を70〜90kVにそれぞれ変更して、
第１図ｈに示した工程の後、0.1〜0.23μｍのシリ
コン酸化膜を、ドライエツチング又はウエツトエ
ツチングにより全面除去すると、Ｎチヤネル
MOSトランジスタ及びＰチヤネルMOSトランジ
スタのソース・ドレイン及びゲート領域と、
NPNバイポーラトランジスタ及びPNPバイポー
ラトランジスタのグラフトベース領域、エミツタ
領域及びコレクタ領域のシリコンが露出する。そ
して全面にTiを約50nｍの厚さに堆積させ500℃
15分の熱処理を施し、酸化膜や窒化膜上に残つた
未反応TiをTiシリサイドとの選択エツチング液
で除去することにより、コンタクトの取り出しが
必要なすべての領域上にTiシリサイドを自己整
合的に形成することができる。これにより、コン
タクト抵抗、浅い拡散層抵抗ゲート多結晶シリコ
ンの層抵抗の低減化を図ることができる。
以上説明したように、ＮチヤネルMOSトラン
ジスタとＰチヤネルMOSトランジスタとNPNバ
イポーラトランジスタとPNPバイポーラトラン
ジスタを同一基板上に共存させたBi−CMOS集
積回路装置に於いて、本発明の製造方法を用いる
ことにより、特別なマスク工程を付加することな
くMOSトランジスタのソース・ドレン領域を
LDD構造化できるためホツトキヤアの影響が少
くなる。そして、多結晶シリコンゲート長が0.7
〜0.8μｍであつても5V電源の使用が可能となり、
高速化、高集積化に有利である。又、全てのコン
タクトをシリサイド化によ自己整合的に取り出す
ことができるため、コンククト抵抗や浅い拡散層
抵抗の低減化も容易になる。
ジスタとＰチヤネルMOSトランジスタとNPNバ
イポーラトランジスタとPNPバイポーラトラン
ジスタを同一基板上に共存させたBi−CMOS集
積回路装置に於いて、本発明の製造方法を用いる
ことにより、特別なマスク工程を付加することな
くMOSトランジスタのソース・ドレン領域を
LDD構造化できるためホツトキヤアの影響が少
くなる。そして、多結晶シリコンゲート長が0.7
〜0.8μｍであつても5V電源の使用が可能となり、
高速化、高集積化に有利である。又、全てのコン
タクトをシリサイド化によ自己整合的に取り出す
ことができるため、コンククト抵抗や浅い拡散層
抵抗の低減化も容易になる。
第１図ａ〜ｈは本発明の一実施例を説明するた
めの工程順に示した半導体チツプの断面図、第２
図ａ〜ｄは従来の半導体集積回路装置の製造方法
を説明するための半導体チツプの断面図である。 １０，５０……Ｐ型シリコン基板、１１ａ〜１
１ｃ，５１ａ〜５１ｃ……N+型埋込領域、１２
ａ〜１２ｃ，５２ａ〜５２ｃ……P+型埋込領域、
１３，５３……Ｎ型エピタキシヤル層、１４ａ〜
１４ｃ，５４ａ〜５４ｃ……Ｐウエル領域、１
５，５５……Ｎウエル領域、１６，５６……チヤ
ネルストツパー、１７，５７……フイールド酸化
膜、１８ａ〜１８ｆ，５８ａ〜５８ｅ……酸化
膜、１９，２０，５９，６０……イオン注入領
域、２１ａ，２１ｂ，６１ａ，６１ｂ……P+型
多結晶シリコン、２２ａ，２２ｂ，６２ａ，６２
ｂ……N+型多結晶シリコン、２３ａ〜２３ｄ，
６３ａ，６３ｄ……第１側面酸化膜、２４，６４
……N+型コレクタ領域、２５，６５……P+型コ
レクタ領域、２６……Ｎ型ソースドレイン領域、
２７，６７……Ｎ型ベース領域、２８……Ｐ型ソ
ースドレイン領域、２９，６９……Ｐ型ベース領
域、３０，３１，７０，７１……多結晶シリコ
ン、３２ａ，３２ｂ，７２……第２側面酸化膜、
３３ａ，３３ｂ……サイドウオール、３４，７４
……P+型ソースドレイン領域、３５，７５……
P+型グラフトベース領域、３６，７６……P+型
エミツタ領域、３７，７７……N+型ソースドレ
イン領域、３８，７８……N+型グラフトベース
領域、３９，７９……N+型エミツタ領域。
めの工程順に示した半導体チツプの断面図、第２
図ａ〜ｄは従来の半導体集積回路装置の製造方法
を説明するための半導体チツプの断面図である。 １０，５０……Ｐ型シリコン基板、１１ａ〜１
１ｃ，５１ａ〜５１ｃ……N+型埋込領域、１２
ａ〜１２ｃ，５２ａ〜５２ｃ……P+型埋込領域、
１３，５３……Ｎ型エピタキシヤル層、１４ａ〜
１４ｃ，５４ａ〜５４ｃ……Ｐウエル領域、１
５，５５……Ｎウエル領域、１６，５６……チヤ
ネルストツパー、１７，５７……フイールド酸化
膜、１８ａ〜１８ｆ，５８ａ〜５８ｅ……酸化
膜、１９，２０，５９，６０……イオン注入領
域、２１ａ，２１ｂ，６１ａ，６１ｂ……P+型
多結晶シリコン、２２ａ，２２ｂ，６２ａ，６２
ｂ……N+型多結晶シリコン、２３ａ〜２３ｄ，
６３ａ，６３ｄ……第１側面酸化膜、２４，６４
……N+型コレクタ領域、２５，６５……P+型コ
レクタ領域、２６……Ｎ型ソースドレイン領域、
２７，６７……Ｎ型ベース領域、２８……Ｐ型ソ
ースドレイン領域、２９，６９……Ｐ型ベース領
域、３０，３１，７０，７１……多結晶シリコ
ン、３２ａ，３２ｂ，７２……第２側面酸化膜、
３３ａ，３３ｂ……サイドウオール、３４，７４
……P+型ソースドレイン領域、３５，７５……
P+型グラフトベース領域、３６，７６……P+型
エミツタ領域、３７，７７……N+型ソースドレ
イン領域、３８，７８……N+型グラフトベース
領域、３９，７９……N+型エミツタ領域。
Claims (1)
- １ Ｐ型半導体基板にN+型埋込領域とP+型埋込
領域とを形成したのち全面にＮ型エピタキシヤル
層を形成する工程と、前記エピタキシヤル層にＰ
型またはＮ型不純物を導入し前記N+型埋込領域
上にＰチヤネルMOSトランジスタ形成領域とな
るＮウエル領域とP+型埋込領域上にＮチヤネル
MOSトランジスタ形成領域となるＰウエル領域
及びPNPバイポーラトランジスタ形成領域とな
るＰウエル領域とをそれぞれ形成する工程と、前
記MOS及びバイボーラトランジスタ形成領域と
前記N+型埋込領域上のエピタキシヤル層からな
るNPNバイボーラトランジスタ形成領域とをそ
れぞれ分離する厚いフイールド酸化膜を形成した
のち各トランジスタ形成領域上に薄い酸化膜を形
成する工程と、前記Ｐチヤネル及びＮチヤネル
MOSトランジスタ形成領域の前記酸化膜上に第
１及び第２のゲート電極をそれぞれ形成する工程
と、前記第２のゲート電極をマスクとしてＮ型不
純物を導入し前記ＮチヤネルMOSトランジスタ
形成領域にＮ型ソース・ドレイン領域を形成する
と共に前記PNPバイポーラトランジスタ形成領
域にＮ型ベース領域を形成する工程と、前記第１
のゲート電極をマスクとしてＰ型不純物を導入し
前記ＰチヤネルMOSトランジスタ形成領域にＰ
型ソース・ドレイン領域を形成すると共に前記
NPNバイポーラトランジスタ形成領域にＰ型ベ
ース領域を形成する工程と、前記第１及び第２の
ゲート電極の側面に多結晶シリコンまたは絶縁膜
からなるサイドウオールを形成したのち該サイド
ウオールと第１のゲート電極とをマスクとしてＰ
型不純物を導入し前記Ｐ型ソース・ドレイン領域
内にP+型ソース・ドレイン領域を形成すると共
に前記Ｐ型ベース領域にP+型グラフトベースを
形成する工程と、前記サイドウオールと第２のゲ
ート電極とをマスクとしてＮ型不純物を導入し前
記Ｎ型ソース・ドレイン領域内にN+型ソース・
ドレイン領域を形成すると共に前記Ｎ型ベース領
域にN+型グラフトベース領域を形成する工程と
を含むことを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31015187A JPH01150349A (ja) | 1987-12-07 | 1987-12-07 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31015187A JPH01150349A (ja) | 1987-12-07 | 1987-12-07 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01150349A JPH01150349A (ja) | 1989-06-13 |
| JPH0580154B2 true JPH0580154B2 (ja) | 1993-11-08 |
Family
ID=18001776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31015187A Granted JPH01150349A (ja) | 1987-12-07 | 1987-12-07 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01150349A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138974A (ja) * | 1989-10-24 | 1991-06-13 | Toshiba Corp | Ｂｉ―ＣＭＯＳ集積回路 |
| US5374569A (en) * | 1992-09-21 | 1994-12-20 | Siliconix Incorporated | Method for forming a BiCDMOS |
| US5422290A (en) * | 1994-02-28 | 1995-06-06 | National Semiconductor Corporation | Method of fabricating BiCMOS structures |
| KR100358571B1 (ko) * | 1999-12-31 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1987
- 1987-12-07 JP JP31015187A patent/JPH01150349A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01150349A (ja) | 1989-06-13 |
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