JPH03138974A - Ｂｉ―ＣＭＯＳ集積回路 - Google Patents

Ｂｉ―ＣＭＯＳ集積回路

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JPH03138974A
JPH03138974A JP1276896A JP27689689A JPH03138974A JP H03138974 A JPH03138974 A JP H03138974A JP 1276896 A JP1276896 A JP 1276896A JP 27689689 A JP27689689 A JP 27689689A JP H03138974 A JPH03138974 A JP H03138974A
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mos transistor
transistor
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JP1276896A
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Hideki Yamada
英樹 山田
Makoto Segawa
瀬川　真
Kiyoshi Kobayashi
清志 小林
Kiminobu Suzuki
鈴木　公伸
Shigeto Mizukami
水上　重人
Yasumitsu Nozawa
安満 野沢
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的ゴ （産業上の利用分野） 本発明はバイポーラトランジスタとＭＯＳトランジスタ
を同一基板上に形成したＢ　ｉ　−ＣＭＯＳ集積回路に
関する。
（従来の技術） ＮＰＮ型バイポーラトランジスタとＭＯＳトランジスタ
を同一基板上に形成した従来のＢｉ−ＣＭＯＳ集積回路
を第３図に示す。このＢｉ−ＣＭＯＳ集積回路はＰ型の
基板１００上の所定領域にＮ型の埋め込み層６を形成す
る。次に全面にＮ型の層７をエピタキシャル成長で形成
する。そしてＮ型の埋め込み層６上の層７内にＮＰＮ型
トランジスタのコレクタ領域となるＮウェル８を形成す
るとともに、層７内の所定領域にＰ　−ＭＯＳトランジ
スタ領域用のＮウェル９、及びこのＮウェル９とＮウェ
ル８を分離する分離用Ｐウェル１０、並びにＮ−ＭＯＳ
トランジス領域用のＰウェル１１を形成する。その後埋
め込み層６まで届くようにＮ型の層１２をＮウェル８内
に形成する。
そしてＮ型の層１２内にコレクタ電極となるＮ型拡散層
１４を形成するとともにベースとなるＰ型拡散層１５を
コレクタ領域用Ｎウェル８内に形成し、更にＰ型拡散層
１５内にエミッタとなるＮ型拡散層１６をインプラ拡散
等で形成してＮＰＮトランジスタを形成する。又、Ｐ−
ＭＯＳトランジスタ用Ｎウェル９内にポリシリコンを用
いてゲート２１を形成し、更にドレイン・ソース領域と
なるＰ型拡散層１７を形成してＰ−ＭＯＳトランジスタ
を完成させる。同様に、Ｐウェル１１内にポリシリコン
を用いてゲニト２１を形成し、更にドレイン・ソース領
域となるＮ型拡散層１８を形成することによりＮ−ＭＯ
Ｓ）ランジスタを形成する。そしてＰウェル１１と分離
用Ｐウェル１０の領域内にバイアス用のＰ型拡散層１９
を形成するとともに、Ｎウェル９の領域内にバイアス用
のＮ型拡散層２０を形成することによりＢｉ−ＣＭＯＳ
集積回路が形成される。通常、ＣＭＯＳトランジスタ部
は、Ｐ−ＭＯＳ）ランジスタのＮウェル領域９に電源レ
ベルを、Ｎ−ＭＯＳ　トランジスタのＰウェル領域１１
に接地レベルをバイアスするが、Ｎ−ＭＯＳ　）ランジ
スタのＰウェル領域１１に接地レベルではなく、第４図
に示すようなコンデンサＣと整流素子Ｄｌ、Ｄ２とによ
って構成される基板バイアス回路の出力をバイアスする
ことにより、基板バイアス効果によってソース・ドレイ
ン領域と基板との接合容量が減り、Ｎ−ＭＯＳトランジ
スタの高速化が実現できる。
（発明が解決しようとする課題） このようなりｉ−ＣＭＯＳ集積回路においては、ＮＰＮ
型のバイポーラトランジスタのベース領域（Ｐ型）１５
及びコレクタ領域（Ｎ型）８並びに基板（Ｐ型）１００
によって寄生のＰＮＰ型バイポーラトランジスタが形成
されるため、ＮＰＮ型バイポーラトランジスタが飽和し
た際に寄生のＰＮＰ型バイポーラトランジスタがオンし
、基板１００に対して電流が流れて基板電位が上昇する
。
このため、基板バイアスを使用した場合に、基板１００
を介して電気的に接続しているＮ−ＭＯＳトランジスタ
のＰウェル領域１１も影響を受け、Ｎ−ＭＯＳ）ランジ
スタが誤動作を起こすという問題があった。
本発明は上記事情を考慮してなされたものであって、誤
動作を起こすことなく、Ｎ−ＭＯＳトランジスタの高速
化を実現できるＢｉ−ＣＭＯＳ集積回路を提供すること
を目的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明は、ＮＰＮ型バイポーラトランジスタと、Ｐ−Ｍ
ＯＳトランジスタと、Ｎ−ＭＯＳ　）ランジスタとが同
一基板上に形成されるＢｉ−ＣＭＯＳ集積回路において
、ＮＰＮ型バイポーラトランジスタとＭＯＳ）ランジス
タとを分離するＰ型の分離領域を、Ｎ−ＭＯＳトランジ
スタ用のＰ半領域と電気的に分離されるように形成し、
Ｐ型の分離領域とＮ−ＭＯＳトランジスタ用のＰ半領域
とに各々異なったバイアス電位を供給したことを特徴と
する。
（作　用） このように構成された本発明のＢ　ｆ　−ＣＭＯＳ集積
回路によれば、Ｐ型の分離領域がＮ−ＭＯＳトランジス
タ用のＰ半領域と電気的に分離されるように形成される
。そして、Ｐ型の分離領域およびＰ半領域に各々異なっ
たバイアス回路から電位が供給されることにより、誤動
作を起こすことなく高速化を達成することができる。
（実施例） 本発明によるＢｉ−ＣＭＯＳ集積回路の第１の実施例を
第１図を参照して説明する。この第１の実施例のＢｉ−
ＣＭＯＳ集積回路は、まずＮ型基板１上にＮ型の埋め込
み層２を形成する。次に全面にＰ型の層３をエピタキシ
ャル成長により形成する。そして埋め込み層２上のＰ型
の層３の領域に、埋め込み層２に接続するようにＮウェ
ル４を形成し、更にＮＰＮ型バイポーラトランジスタが
形成されるＰ型の層３上の領域にＮ型の埋め込み層６を
形成する。次に、再度全面にＰ型の層７をエピタキシャ
ル成長により形成する。そしてＮつエル４上のＰ型の層
７の領域にＮウェル４に接続するようにＰ−Ｍｏ３）ラ
ンジスタ用のＮウェル９を形成し、更に埋め込み層６上
のＰ型の層７の領域に埋め込み層６に接続するようにＮ
ＰＮ型バイポーラトランジスタ用Ｎウェル８を形成する
。
そして、Ｎウェル８とＮウェル９の間に、Ｐ−ＭＯＳト
ランジスタとＮＰＮ型バイポーラトランジスタを分離す
るためのＰ型領域又はＰウェル領域に相当する分離領域
１０を形成する。その後、従来のＢｉ−ＣＭＯＳ集積回
路を製造するプロセスと同様のプロセスを用いてＮウェ
ル９に隣接するＰ型の層７の領域にＮ−ＭＯＳトランジ
スタ用のＰウェル１１を形成する。そして、埋め込み層
６まで届くようにＮ型の層１２をＮウェル８内に形成す
る。又Ｎ型の層１２内にコレクタ電極となるＮ型拡散層
１４を形成するとともにベースとなるＰ型拡散層１５を
コレクタ領域用Ｎウェル８内に形成し、更にＰ型拡散層
１５内にエミッタとなるＮ型層１６をインプラ拡散等で
形成してＮＰＮトランジスタを形成する。又、Ｐ−ＭＯ
Ｓ　）ランジスタ用Ｎウェル９内にポリシリコンを用い
てゲート２１を形成し、更にドレイン・ソース領域とな
るＰ型拡散層１７を形成してＰ−ＭＯＳ　トランジスタ
を完成させる。同様にＰウェル１１内にポリシリコンを
用いてゲート２１を形成し、更にドレイン・ソース領域
となるＮ型拡散層１８を形成することによりＮ−Ｍｏ８
　トランジスタを形成する。そしてＰウェル１１と分離
用Ｐウェル１ｏの領域内にバイアス用のＰ型拡散層１９
ａ、１９ｂを形成するとともに、Ｎウェル９の領域内に
バイアス用のＮ型拡散層２ｏを形成することによりＢ　
ｉ　−ＣＭＯＳ集積回路が形成される。
このようにして形成されたＢｉ−ＣＭＯＳ集積回路にお
いては、Ｎ−Ｍｏ５トランジスタ用Ｐウエル１１と分離
用Ｐウェル１０は、Ｐ−ＭＯＳトランジスタ用Ｎウェル
９、Ｎウェル４、Ｎ型の埋め込み層２、およびＮ型の基
板１によって完全に電気的に分離されているので分離用
Ｐウェル１゜とＮ−Ｍｏ８）ランジスタ用Ｐウェル１１
に各々別にバイアスすることが可能となる。これにより
分離用Ｐ−ウェル１ｏには接地レベルをバイアスし、Ｎ
−Ｍｏ３　）ランジスタ用Ｐウェル１１には、例えば第
４図に示す基板バイアス回路の出力をバイアスすること
により誤動作を起こすことなく高速化を達成することが
できる。なお、Ｐ−ＭＯＳトランジスタ用Ｎウェル９に
は電源レベルをバイアスするものとする。
又、上記実施例においては、Ｎ型の埋め込み層２はＮウ
ェル４とＮ型基板１との電気的接続を完全に保障するも
のであるが、Ｎウェル４とＮ型基板１との電気的接続が
完全にできればＮ型の埋め込み層２は無くても良い。更
に上記実施例においては、Ｐウェル１０，１１はＰ型の
エピタキシャル層７内に形成しているが、Ｐウェル１０
．１１は形成しなくても良い。又、エピタキシャル層７
をＰ型でなくＮ型で形成しても良い。この時、Ｎウェル
８，９は形成しなくても良い。
次に本発明によるＢｉ−ＣＭＯＳ集積回路の第２の実施
例を第２図に示す。この実施例のＢｉ−ＣＭＯＳ集積回
路は、まずＮ型基板１上に分離用Ｐウェル５ａ、５ｂを
それぞれ所定の領域に形成し、更に分離用Ｐウェル５ａ
内の、ＮＰＮ型バイポーラトランジスタが形成される領
域にＮ型の埋め込み層６を形成する。次にＮ型のエピタ
キシャル層７を形成し、以後箱１の実施例と同様のプロ
セスを用いてＮＰＮ型バイポーラトランジス多及びＭＯ
Ｓトランジスタを形成してＢｉ−ＣＭＯＳ集積回路を完
成する。
このように形成された第２の実施例のＢｉ−ＣＭＯＳ、
１に積回路においても、分離用Ｐウェル５ａ、１０とＮ
−Ｍｏ８　トランジスタ用Ｐウェル１１．５ｂがＰ−Ｍ
ＯＳトランジスタ用Ｎウェル９とＮ型基板１により電気
的に分離されているので、分離用Ｐウェル５ａ、１０と
Ｎ−Ｍｏ３　トランジスタ用Ｐウェル１１，５ｂに各々
別にバイアスすることが可能となり、誤動作を起こすこ
となく高速化を達成することができる。
なお、上記第２の実施例においては、Ｎ型基板１上に分
離用Ｐウェル５ａ、５ｂを形成したが、このＰウェル５
ａ、５ｂが形成される領域以外の領域に同時にＮウェル
を形成しても良い。父上記第２の実施例においては、Ｎ
型のエピタキシャル層７内にＮウェル８，９を形成して
いるが、Ｎウェル８，９を形成しなくても良い。又、Ｎ
型のエピタキシャル層７の代わりにＰ型のエピタキシャ
ル層を形成しても良い。この時Ｐウェル１０゜１１は形
成しなくても良い。
〔発明の効果〕
以上述べたように本発明によれば、分離用ＰウェルとＮ
−ＭＯＳ）ランジスタ用Ｐウェルが電気的に完全に分離
しているため、各々別にバイアスすることが可能となり
、Ｎ−ＭＯＳトランジスタ用Ｐウェルに基板バイアス回
路の出力をバイアスすることによりＮ−ＭＯＳトランジ
スタの性能が向上し、誤動作することなく高速化を達成
することができる。
【図面の簡単な説明】
第１図は本発明によるＢ　ｉ　−ＣＭＯＳ集積回路の第
１の実施例を示す断面図、第２図は本発明によるＢｉ−
ＣＭＯＳ集積回路の第２の実施例を示す断面図、第３図
は従来のＢｉ−ＣＭＯＳ集積回路の断面図、第４図は基
板バイアス回路を示す回路図である。 １・・・Ｎ型基板、２・・・Ｎ型埋め込み層、３，７・
・・Ｐ型エピタキシャル層、４・・・Ｎウェル％５ａ、
５ｂ・・・Ｐウェル、６・・・Ｎ型埋め込み層、８・・
・Ｎウェル（ＮＰＮ型バイポーラトランジスタのコレク
タ領域）、９・・・Ｎウェル（Ｐ−ＭＯＳ）ランジスタ
用）、１０・・・分離用Ｐウェル、１１・・・Ｐウェル
（Ｎ−ＭＯＳ　）ランジスタ用）、１２・・・Ｎ型イン
プラ層、１４・・・Ｎ型拡散層（コレクタ電極）、１５
・・・Ｐ型拡散層（ベース電極）、１６・・・Ｎ型層（
エミッタ電極）、１７・・・Ｐ型拡散層（ドレイン・ソ
ース電極）、１８・・・Ｎ型拡散層（ドレイン・ソース
電極）　、１９ａ、１９ｂ−Ｐ型拡散層、２０・・・Ｎ
型拡散層、２１・・・ゲート電極。

Claims (1)

  1. 【特許請求の範囲】 １、ＮＰＮ型バイポーラトランジスタと、Ｐ−ＭＯＳト
    ランジスタと、Ｎ−ＭＯＳトランジスタとが同一基板上
    に形成されるＢｉ−ＣＭＯＳ集積回路において、 前記ＮＰＮ型バイポーラトランジスタとＭＯＳトランジ
    スタとを分離するＰ型の分離領域を、前記Ｎ−ＭＯＳト
    ランジスタ用のＰ型領域と電気的に分離されるように形
    成し、前記Ｐ型の分離領域と前記Ｎ−ＭＯＳトランジス
    タ用のＰ型領域とに各々異なったバイアス電位を供給し
    たことを特徴とするＢｉ−ＣＭＯＳ集積回路。 ２、前記Ｎ−ＭＯＳトランジスタ用のＰ型領域に基板バ
    イアス回路の出力を付加したことを特徴とする請求項１
    記載のＢｉ−ＣＭＯＳ集積回路。
JP1276896A 1989-10-24 1989-10-24 Ｂｉ―ＣＭＯＳ集積回路 Pending JPH03138974A (ja)

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