JPH03101162A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、ＣＭＯＳ回路を有する半導体集積回路装置
に関し、さらに詳しくは、半導体集積回路装置における
ＣＭＯＳ回路部の電源側への印加電圧を高くし得るよう
にした装置構造の改良に係るものである。

〔従来の技術１ 従来のこの種の半導体集積回路装置の構成につき、こ＼
では、ＣＭＯＳインバータ回路を例にとって、その断面
構成を第５図に、また、同上等価回路を第６図にそれぞ
れ示しである。

まず、第５図は従来例によるＣＭＯＳロジック回路の基
本的要素となるインバータ回路の概要を模式的に示す断
面構成図である。

この第５図従来例構成において、ＣＭＯＳインバータ回
路は、　Ｐ形の半導体基板ｌ上に堆積されたＮ形のエピ
タキシャル層２内に、ＰチャネルＭＯＳトランジスタを
形成すると共に、このＮ形のエピタキシャル層２に選択
的に設けられたＰ形のウェル４内に、ＮチャネルＭＯＳ
トランジスタを形成して構成される。

そして、電源端子１０Ｇは、電極８Ｆを介してＰチャネ
ルＭＯＳトランジスタのソースとなるＰ膨拡散層１１Ｂ
（以下、ソースＩＩＢとも呼ぶ）と、このＰチャネルＭ
ＯＳトランジスタのバックゲートとなるＮ形のエピタキ
シャル層２の電位をとるＮ膨拡散層１２とに接続されて
おり、ＧＮＤ端子１０Ａは、電極８Ａを介してＮチャネ
ルＭＯＳトランジスタのソースとなるＮ膨拡散層６Ａ（
以下、ソース６Ａとも呼ぶ）と、このＮチャネルＭＯＳ
トランジスタのバックゲートとなるＰ形のウェル４の電
位をとるＰ膨拡散層５とに接続されている。

また、入力端子１０Ｂは、電極８Ｆを介してＰチャネル
ＭＯＳトランジスタの入力ゲートであるポリシリコン電
極９Ｃと、ＮチャネルＭＯＳトランジスタの入力ゲート
であるポリシリコン電極９Ａとに接続されており、出力
端子１０Ｅは、電極８Ｅを介してＰチャネルＭＯＳトラ
ンジスタのドレインとなるＰ膨拡散層１１Ａ　　（以下
、ドレインＩＩＡとも呼ぶ）と、ＮチャネルＭＯＳトラ
ンジスタのドレインとなるＮ膨拡散層６Ｂ（以下、ドレ
イン６Ｂとも呼ぶ）とに接続されている。

こ＼で、前記したように、ＰチャネルＭＯＳトランジス
タのソースＩＩＢおよびドレインＩＩＡは、Ｎ形のエピ
タキシャル層２内に形成されており、ＮチャネルＭＯＳ
トランジスタのソース６Ａおよびドレイン６Ｂは、　Ｐ
形のウェル４内に形成され、かつＰ形のウェル４は、Ｎ
形のエピタキシャル層２によって取り囲まれている。

なお、図中、符号７は基板主面土に形成されたシリコン
酸化膜（ＳｉＯ□）である。

続いて、第６図は前記第５図従来例構成のインバータ回
路に対応する等価回路図である。

この第６図従来例回路において、ＣＭＯＳインバータ回
路は、電源５１側にＰチャネルＭＯＳトランジスタ５５
のソースを接続すると共に、Ｇ　Ｎ　Ｄ　５２側にＮチ
ャネルＭＯＳトランジスタ５６のソースを接続してあり
、かつまた、ＰチャネルＭＯＳトランジスタ５５の入力
ゲートとＮチャネルＭＯＳトランジスタ５６の入力ゲー
トとを接続して入力端子５３（以下、入力５３とも呼ぶ
）とし、ＰチャネルＭＯＳトランジスタ５５のドレイン
とＮチャネルＭＯＳトランジスタ５６のドレインとを接
続して出力端子５４（以下、出力５４とも呼ぶ）として
いる。

しかして、前記従来例による第６図のＣＭＯＳインバー
タ回路においては、入力５３がＨ”　レベルのとき、Ｐ
チャネルＭＯＳトランジスタ５５がオフされ、Ｎチャネ
ルＭＯＳｌ−ランジスタ５６がオンするので、出力５４
はＬ”レベルとなって、はヌＧＮＤに近い電圧となり、
この状態では、オフされる側のＰチャネルＭＯＳトラン
ジスタ５５のソース・ドレイン間にあって、電源電圧と
はヌ等しい電圧がか＼る。

また、前記とは逆に、人力５３がＬ”レベルのときは、
ＰチャネルＭＯＳｌ−ランジスク５５がオンして、Ｎチ
ャネルＭＯＳトランジスタ５６がオフされるので、出力
５４は’　Ｈ”レベルとなって、はダミ源に近い電圧と
なり、この状態では、オフされる側のＮチャネルＭＯＳ
トランジスタ５６のソース・ドレイン間にあって、電源
電圧とはヌ等しい電圧がかきる。

従って、ＰチャネルＭＯＳトランジスタ５５について、
また、ＮチャネルＭＯＳトランジスタ５６についても、
それぞれのオフ時におけるソース・ドレイン間の耐圧は
、共に電源電圧以上であることを必要とする。つまり、
これを換言すると、ＣＭＯ８構造による半導体集積回路
装置において、電源５１に印加可能な電圧が、Ｐチャネ
ルＭＯＳトランジスタ５５．またはＮチャネルＭＯＳト
ランジスタ５６での耐圧の低い方によって制限されるこ
とになる。

こ＼で、前記第５図に示したＣＭＯＳインバータ回路の
構造断面をみると、ＰチャネルＭＯＳトランジスタのソ
ースＩＩＢとドレインＩＩＡ間の耐圧については、これ
らのソースＩＩＢとドレインＩＩＡ間での最短距離の寸
法に依存する構造であることが明らかである。一方、Ｎ
チャネルＭＯＳトランジスタのソース６Ａとドレイン６
Ｂ間の耐圧についても、これらのソース６Ａとドレイン
６Ｂ間での最短距離の寸法に依存する構造であることは
同様であるが、また同時に、ソース６Ａの直下にあって
は、電源電圧の電位に保持されたＮ形のエピタキシャル
層２が設けられて、同第５図の縦方向での“°Ｎチャネ
ルＭＯＳトランジスタのソース６Ａ：Ｎ”Ｐ形のウェル
４：Ｐ”−”Ｎ形のエピタキシャル層２：Ｎ”によるＮ
ＰＮ構造の耐圧についても、同様に電源電圧以上を必要
とすることが明らかである。

〔発明が解決しようとする課題１ 従来の０ＭＯ３構造による半導体集積回路装置は、以上
のように構成されており、Ｎ形のエピタキシャル層２が
電源に接続され、かつＮチャネルＭＯＳトランジスタが
、このＮ形のエピタキシャル層２に設けたＰ形のウェル
４内に形成される構造であるために、電源電圧に保持さ
れるＮ形のエピタキシャル層２と、ＧＮＤに接続される
ＮチャネルＭＯＳトランジスタのソース６Ａとの間にあ
っては、Ｐ形のウェル４を挟んだ縦方向の耐圧が電源電
圧以上を必要となるもので、この制限要因によって、た
とえソース６Ａとドレイン６Ｂ間の平面的な間隔を広げ
たとしても、その電源に印加し得る電圧をより以上には
大きくできないという不都合がある。

こＳで、前記０ＭＯ３構造において、Ｎ形のエピタキシ
ャル層２とＮチャネルＭＯＳトランジスタのソース６Ａ
間の耐圧を上げるのには、これらの中間部でのＰ形のウ
ェル４による距離を広げること、つまり、　Ｐ形のウェ
ル４の拡散深さを深くする必要があるが、これを経済的
には行い得ないものであった。

この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、０ＭＯ３構
造による半導体集積回路装置において、従来と同一のウ
ェハプロセスにより、ＣＭＯ８回路部への電源に印加す
る電圧をより以上に高くできるような構造を得て、コス
トパフォーマンスの良好な回路設計を可能にした。この
種の半導体集積回路装置を提供することである。

〔課題を解決するための手段］ 前記目的を達成するために、この発明に係る半導体集積
回路装置は、Ｐ形の半導体基板上のＮ形のエピタキシャ
ル層内にＰチャネルＭＯＳトランジスタ部、このＮ形の
エピタキシャル層に設けられるＰ形のウェル内にＮチャ
ネルＭＯＳトランジスタ部をそれぞれに形成させ、かつ
これらの各ＭＯＳトランジスタ部の入力を共通にしたＣ
ＭＯＳ回路において、前記Ｎ形のエピタキシャル層をＰ
形の分離層で相互に分離させた複数のＮ形エピタキシャ
ル層とし、前記ＰチャネルＭＯＳトランジスタ部のＰ形
のソース、ドレインを、そのソースと同一電位にされた
第１のＮ形のエピタキシャル層内に、形成させるか、ま
たは、シリーズ接続された各ＰチャネルＭＯＳトランジ
スタ部のＰ形のソース、ドレインを、それぞれのソース
と同一電位にされた第１のＮ形のエピタキシャル層内に
形成させ、前記ＮチャネルＭＯＳトランジスタ部のＮ形
のソース、ドレインを、第２のＮ形のエピタキシャル層
に設けられて、そのソースと同一電位にされたＰ形のウ
ェル内に形成させるか、または、シリーズ接続された各
ＰチャネルＭＯＳトランジスタ部のＰ形のソース、ドレ
インを、第２以降の各Ｎ形のエピタキシャル層に設けら
れて、それぞれのソースと同一電位にされたＰ形のウェ
ル内に形成させ、かつ前記第２．または、第２以降の各
Ｎ形のエピタキシャル層の電位を、回路内での他の電位
とは直接、接続させないように構成したものである。

〔作　　　用］ すなわち、この発明による半導体集積回路装置では、Ｃ
ＭＯＳ回路において、電源とＧＮＤ間に印加される電圧
が、ＮチャネルＭＯＳトランジスタ部のソースと、その
直下のＮ形のエピタキシャル層間に印加されることのな
いように、このＮチャネルＭＯＳトランジスタ部のソー
ス、ドレインを形成するＰ形のウェルの周囲のＮ形のエ
ピタキシャル層を分離して独立させると共に、これを回
路内での他の電位とは直接、接続させないようにしたか
ら、ＮチャネルＭＯＳトランジスタ部でのＮ形のエピタ
キシャル層の電位的なフローティング状態を実現できて
、これらのＮ形のエピタキシャル層とＮチャネルＭＯ３
＋−ランジスタのソースとの間のＰ形のウェルを挟む縦
方向の耐圧制限を解消し得るのである。

［実　施　例］ 以下、この発明に係る半導体集積回路装置の実施例につ
き、第１図ないし第４図を参照して詳細に説明する。

第１図はこの発明の第１実施例を適用した半導体集積回
路装置でのＣＭＯＳインバータ回路の概要を模式的に示
す断面構成図であり、その等価回路図は前記第６図回路
と全く同様である。また、この第１図の第１実施例構成
、およびその等価回路において、前記第５図の従来例構
成、および第６の等価回路と同一符号は同一または相当
部分を示している。

すなわち、この第１図に示す第１実施例構成において、
ＣＭＯＳインバータ回路は、Ｐ形の半導体基板１上に堆
積された第１のＮ形のエピタキシャル層２内に、Ｐチャ
ネルＭＯＳトランジスタのソース、ドレインを形成させ
ると共に、この第１のＮ形のエピタキシャル層２とＰ形
の分離層３で分離される第２のＮ形のエピタキシャル層
２Ａに選択的に設けられるＰ形のウェル４内に、Ｎチャ
ネルＭＯＳトランジスタのソース、ドレインを形成させ
て構成する。

そして、電源端子１０Ｃは、電極８Ｆを介してＰチエ１ ２ ャネルＭＯＳトランジスタのソースとなるＰ膨拡散層１
１Ｂと、このＰチャネルＭＯＳトランジスタのバックゲ
ートとなる第１のＮ形のエピタキシャル層２の電位をと
るＮ膨拡散層１２とに接続されており、ＧＮＤ端子１０
Ａは、電極８Ａを介してＮチャネルＭＯＳトランジスタ
のソースとなるＮ膨拡散層６Ａと、このＮチャネルＭＯ
ＳトランジスタのバックゲートとなるＰ形のウェル４の
電位をとるＰ形波散層５とに接続されている。

また、入力端子ｌＯＢは、電極８Ｆを介してＰチャネル
ＭＯＳトランジスタの入力ゲートであるポリシリコン電
極９Ｃと、ＮチャネルＭＯＳトランジスタの入力ゲート
であるポリシリコン電極９Ａとに接続されており、出力
端子１０Ｅは、電極８Ｆを介してＰチャネルＭＯＳトラ
ンジスタのドレインとなるのＰ膨拡散層１１Ａと、Ｎチ
ャネルＭＯＳトランジスタのドレインとなるＮ膨拡散層
６Ｂとに接続されている。

こＳで、前記したように、ＰチャネルＭＯＳトランジス
タのソースＩＩＢおよびドレインＩＩＡは、第１のＮ形
のエピタキシャル層２内に形成されており、Ｎチャネル
ＭＯＳトランジスタのソース６Ａおよびドレイン６Ｂは
、　Ｐ形のウェル４内に形成され、かつＰ形のウェル４
は、第２のＮ形のエピタキシャル層２Ａによって取り囲
まれている。そして、この第１実施例構成の場合、第２
のＮ形のエピタキシャル層２Ａは、第１のＮ形のエピタ
キシャル層２に対してＰ形の分離層３により分離されて
おり、かつこの構造は、従来と同一のウェハプロセスに
よって容易に製造しうる。

また、前記第１図に示す第１実施例構成のインバータ回
路に対応する等価回路は、前記第６図に示す通りであっ
て、このＣＭＯＳインバータ回路においても、電源５１
側にＰチャネルＭＯＳトランジスタ５５のソースを接続
すると共に、ＧＮＤ５２側にＮチャネルＭＯＳトランジ
スタ５６のソースを接続してあり、また、ＰチャネルＭ
ＯＳトランジスタ５５の入力ゲートとＮチャネルＭＯＳ
トランジスタ５６の入力ゲートとを接続して入力端子５
３とし、ＰチャネルＭＯＳトランジスタ５５のドレイン
とＮチャネルＭＯＳトランジスタ５６のドレインとを接
続して出力端子５４としている。

従って、この第１実施例によるＣＭＯＳインバータ回路
においても、入力５３が“Ｈ”レベルのときには、Ｐチ
ャネルＭＯＳトランジスタ５５がオフされ、かつＮチャ
ネルＭＯＳトランジスタ５６がオンして、出力５４は゛
Ｌ°゛レベルではｔＧＮＤに近い電圧となり、オフされ
る側のＰチャネルＭＯＳトランジスタ５５のソース・ド
レイン間に、電源電圧とはメ等しい電圧がかけられ、ま
たこれとは逆に、入力５３が゛Ｌ゛°レベルのときには
、ＮチャネルＭＯＳトランジスタ５６がオフされ、かっ
ＰチャネルＭＯＳトランジスタ５５がオンして、出力５
４は”　Ｈ”レベルではヌ電源に近い電圧となり、オフ
される側のＮチャネルＭＯ３）ランジスタ５６のソース
・ドレイン間に、電源電圧とはヌ等しい電圧がかけられ
ることになる。

こＳで、前記第１図に示した第１実施例構造の場合、そ
のＣＭＯＳインバータ回路での電源側の耐圧についてみ
ると、ＰチャネルＭＯ３）ランジスタのソースＩＩＢと
ドレインＩＩＡ間の耐圧は、これらのソースＩＩＢとド
レインＩＩＡ間での最短距離の寸法に依存し、従来例の
場合と同様であり、また、ＮチャネルＭＯＳトランジス
タのソース６Ａとドレイン６Ｂ間の耐圧も、これらのソ
ース６Ａとドレイン６Ｂ間での最短距離の寸法に依存す
ることは同様であるが、ソース６Ａの直下で電源電圧に
保持される第２のＮ形のエピタキシャル層２Ａは、電位
的にフローティングとなっていて、同第１図の縦方向で
の゛ＮチャネルＭＯＳトランジスタのソース６Ａ：Ｎ”
−“Ｐ形のウェル４：Ｐ”−“Ｎ形のエピタキシャル層
２Ａ：Ｎ”によるＮＰＮ構造に対しては、電源電圧が直
接、印加されないために、これが電源耐圧の制限要因と
なることはなく、結果的には、所期構造の半導体集積回
路装置を従来と同一のウェハプロセスにより製造し得る
のにも拘らず、ＣＭＯＳ回路部に印加する電源電圧を高
くできるのである。

次に、第２図および第３図はこの発明の第２実施例を適
用した半導体集積回路装置でのＣＭＯＳ５ ６ インバータ回路の概要を模式的に示す断面構成図および
その等価回路図であり、この第２実施例回路では、前記
第１実施例回路において、ＮチャネルＭＯＳトランジス
タ５６に対応する回路部分に関し、入力を共通にしてシ
リーズ接続させた２つの各ＮチャネルＭＯＳトランジス
タ５６．５７で置き換えたものである。

すなわち、この第２図に示す第２実施例構成において、
第３図回路での一方のＮチャネルＭＯＳトランジスタ５
６に相当する部分については、前記第１実施例構成の場
合と同様に、ＰチャネルＭＯＳトランジスタ５５のバッ
クゲート電位となる電源電位にされた第１のＮ形のエピ
タキシャル層２に対して、分離層３で分離して独立な電
位にされた第２のＮ形のエピタキシャル層２Ａに選択的
に設けられるＰ形のウェル４Ａ内に形成させである。

また、他方のＮチャネルＭＯＳトランジスタ５７に相当
する部分についても、第１のＮ形のエピタキシャル層２
および第２のＮ形のエピタキシャル層２Ａとは、それぞ
れに分離層３で分離して独立な電位にされた第３のＮ形
のエピタキシャル層２Ｂに選択的に設けられるＰ形のウ
ェル４Ｂ内に形成させである。

従って、この第２実施例構成においても、第２および第
３の各Ｎ形のエピタキシャル層２Ａ、　２Ｂは、電位的
に相互に独立されたフローティング状態となっており、
同第２図の縦方向での°°ＮチャネルＭＯ３）ランジス
クのソース６Ａと６８：Ｎ”Ｐ形のウェル４Ａと４Ｂ：
　ｐｌ＋　−”　Ｎ形のエピタキシャル層２Ａと２Ｂ：
Ｎ”のそれぞれによる各ＮＰＮ構造に対しては、電源電
圧が直接、印加されないために、これが電源耐圧の制限
要因とはならず、併せて、この場合には、オフ時におけ
る耐圧をシリーズ接続させた２つの各ＮチャネルＭＯＳ
トランジスタ５６．５７で分割して受は持つことが可能
になり、個々の各トランジスタに特別な耐圧構造を与え
ずとも、その耐圧を十分に向上できて、こＮでも結果的
に、所期構造の半導体集積回路装置を従来と同一のウェ
ハプロセスにより製造し得るのにも拘らず、ＣＭＯＳ回
路部に印加する電源電圧を高くできるのである。

また、第４図はこの発明の第３実施例を適用した半導体
集積回路装置でのＣＭＯＳインバータ回路を示す前記と
同様な等価回路図であり、この第３実施例回路では、前
記した第２実施例回路において、ＰチャネルＭＯＳトラ
ンジスタ５５に対応する回路部分に関し、人力を共通に
してシリーズ接続させた２つの各ＰチャネルＭＯＳトラ
ンジスタ５５、５８で置き換えたものである。

イ乃って、この第３実施例回路によれば、ＰチャネルＭ
ＯＳトランジスタ５５の回路部分に関して、前記第２実
施例回路でのＮチャネルＭＯＳトランジスタ５６．５７
の回路部分と同様に、オフ時における耐圧をシリーズ接
続させた２つの各ＰチャネルＭＯＳトランジスタ５６．
５７で分割して受は持つことが可能になり、個々の各ト
ランジスタに特別な耐圧構造を与えずとも、その耐圧を
十分に向上させ得るのである。

そしてまた、これらの各実施例による構造においては、
各ＭＯＳトランジスタをそれぞれに分離して形成するこ
とから、例えば、バイポーラ素子とＣＭＯＳ素子とを複
合して単一の集積回路に構成させるＢｉ−ＣＭＯＳ構造
の半導体集積回路装置などに特に有用であり、個々では
、高密度化の追及によって一層、微細化される耐圧の低
いＣＭＯ８回路部分と、耐圧の高いバイポーラ回路部分
とを一体化形成するプロセス構造にあって、入出力部分
にのみ高耐圧化されたＣＭＯＳ回路の構成付与を可能に
することで、高密度化と高耐圧化とのプロセス構造的に
相反する性能上の要求を極めて容易に解消できて、低コ
ストと高性能の両立を効果的に図り得るのである。

［発明の効果］ 以上詳述したように、この発明によれば、　Ｐ形の半導
体基板上のＮ形のエピタキシャル層内にＰチャネルＭＯ
Ｓトランジスタ部、このＮ形のエピタキシャル層に設け
られるＰ形のウェル内にＮチャネルＭＯＳトランジスタ
部をそれぞれに形成させ、かつこれらの各ＭＯＳトラン
ジスタ部の人力を共通にしたＣＭＯＳ回路において、電
源とＧＮ９ ０ ９間に印加される電圧が、ＮチャネルＭＯＳトランジス
タ部のソースと、その直下のＮ形のエピタキシャル層間
に印加されないように、このＮチャネルＭＯＳトランジ
スタ部のソース、ドレインを形成するＰ形のウェルの周
囲でのＮ形のエピタキシャル層を分離して独立させ、こ
れを回路内での他の電位とは直接、接続させないように
構成しであるために、所期通りに、ＮチャネルＭＯＳト
ランジスタ部でのＮ形のエピタキシャル層の電位的なフ
ローティング状態を良好かつ容易に実理することが可能
で、この結果、これらのＮ形のエピタキシャル層とＮチ
ャネルＭＯＳトランジスタのソースとの間のＰ形のウェ
ルな挾む縦方向の耐圧制限を効果的に解消できて、ＣＭ
ＯＳ回路部に印加する電源電圧を一層、高くとり得る利
点があり、また、構造的にも比較的簡単で、従来と同一
のウェハプロセスによって製造できるなどの優れた特長
がある。

【図面の簡単な説明】

第１図はこの発明の第１実施例を適用した半導体集積回
路装置でのＣＭＯＳインバータ回路の概要を模式的に示
す断面構成図、第２図および第３図は同上第２実施例を
適用したＣＭＯＳインバタ回路の概要を模式的に示す断
面構成図および同上等価回路図、第４図は同上第２実施
例を適用したＣＭＯＳインバータ回路の等価回路図であ
り、また、第５図および第６図は従来例による半導体集
積回路装置でのＣＭＯＳインバータ回路の概要を模式的
に示す断面構成図および第１図の等価回路を兼ねる同上
等価回路図である。 １・・・・Ｐ形の半導体基板、２・・・・第１のＮ形の
エピタキシャル層、２Ａ、　２Ｂ・・・・第２のＮ形の
エピタキシャル層、３・・・・分離層、４．４Ａ、　４
Ｂ・・・・Ｐ形のウェル、５．５Ａ、　５Ｂ・・・・Ｐ
膨拡散層、６Ａ、　６Ｂ、　６Ｃ６Ｄ・・・・　Ｎ膨拡
散層（ソース、ドレイン）　、　８Ａ、８Ｂ８（：、　
８Ｄ、　８Ｅ、　８Ｆ　　・・・電極、９Ａ、９Ｂ、９
Ｇ・・ポリシリコン電極、ＩＯＡ・・・・ＧＮＤ端子、
ＩＯＢ・・・・入力端子、１０Ｃ・・・・電源端子、Ｉ
ＯＥ・・・・出力端子、ｌｌＡ１１Ｂ・・・・　Ｐ膨拡
散層（ドレイン、ソース）、１２・・Ｎ膨拡散層。 ５１・・・・電源、５２・・・・ＧＮＤ、５３・・・・
入力端子、５４・・・・出力端子、５５．５８・・・・
ＰチャネルＭＯＳトランジスタ、５６．５７・・・・Ｎ
チャネルＭＯＳトランジスタ。

Claims (1)

1. 【特許請求の範囲】 Ｐ形の半導体基板上のＮ形のエピタキシャル層内にＰチ
   ャネルＭＯＳトランジスタ部、このＮ形のエピタキシャ
   ル層に設けられるＰ形のウェル内にＮチャネルＭＯＳト
   ランジスタ部をそれぞれに形成させ、かつこれらの各Ｍ
   ＯＳトランジスタ部の入力を共通にしたＣＭＯＳ回路に
   おいて、前記Ｎ形のエピタキシャル層をＰ形の分離層で
   相互に分離させた複数のＮ形エピタキシャル層とし、 前記ＰチャネルＭＯＳトランジスタ部のＰ形のソース、
   ドレインを、そのソースと同一電位にされた第１のＮ形
   のエピタキシャル層内に形成させるか、または、シリー
   ズ接続された各ＰチャネルＭＯＳトランジスタ部のＰ形
   のソース、ドレインを、それぞれのソースと同一電位に
   された第１のＮ形のエピタキシャル層内に形成させ、 前記ＮチャネルＭＯＳトランジスタ部のＮ形のソース、
   ドレインを、第２のＮ形のエピタキシャル層に設けられ
   て、そのソースと同一電位にされたＰ形のウェル内に形
   成させるか、または、シリーズ接続された各Ｐチャネル
   ＭＯＳトランジスタ部のＰ形のソース、ドレインを、第
   ２以降の各Ｎ形のエピタキシャル層に設けられて、それ
   ぞれのソースと同一電位にされたＰ形のウェル内に形成
   させ、 かつ前記第２、または、第２以降の各Ｎ形のエピタキシ
   ャル層の電位を、回路内での他の電位とは直接、接続さ
   せないように構成したことを特徴とする半導体集積回路
   装置。