JP3169333B2 - 両方向性の高電圧トランジスタを利用したアナログマルチプレクサ回路 - Google Patents
両方向性の高電圧トランジスタを利用したアナログマルチプレクサ回路Info
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Description
チプレクサ回路に係り、特に両方向性RESURF E
DMOS(Extended Drain MOS ;以下、EDMOSとい
う)素子を具現し、これを用いて3入力以上の高電圧ア
ナログマルチプレクサと階層構造を有する多段の高電圧
マルチプレクサ回路を構成することにより、高電圧素子
の数を減らして安定した動作を行うRESURF ED
MOSトランジスタとこれを用いた高電圧アナログマル
チプレクサ回路に関する。
ubled Diffused MOS) トランジスタ、ゲ−トの絶縁され
たバイポ−ラトランジスタ及びバイポ−ラトランジスタ
などがあり、低電圧用CMOS VLSIと交換性のあ
る高電圧(10V〜500V)用素子としてはLDMO
S(Lateral DMOS)トランジスタが使用されている。かか
る高電圧用トランジスタにおいても定められたチップの
大きさに対して抵抗の特性が優秀でありVLSIの構成
も容易な素子としてはRESURF(Reduced Surface
Filed) LDMOSトランジスタが開発された。
ンジスタは図2Aに示したように、P型シリコン基板上
にn型不純物イオンを注入して拡散行程を通してドリフ
ト領域のnウェル領域4を形成し、厚い熱酸化膜のフィ
−ルド酸化膜5を形成する。その後、ゲ−ト酸化膜を形
成しポリシリコンゲ−ト電極6を形成し、そのゲ−ト電
極6に自己整列してP型不純物層をイオン注入して拡散
工程を通してPウェル3を形成する。引き続き、n+ マ
スクを用いてn- 不純物をイオン注入し、P+マスクを
用いてP- 不純物をイオン注入し、シリコン酸化膜を蒸
着した後、n+とp+ の不純物のイオン注入時の損傷を
取り除くために850〜1000℃の温度で加熱冷却す
る。その後、ソ−スとドレインの電気的な接続のために
蒸着したシリコン酸化膜をコンタクマスクを使用して食
刻した後、金属薄膜蒸着及び食刻してソ−スコンタクト
端子とドレインコンタクト端子を形成して構成する。
トランジスタは図2Bに示したようにロ−サイドドライ
バ(low side driver)として用いられ、特にソ−スとド
レインが固定された単方向性の素子なので、両方向性に
充電と放電が不可能であり、三つ以上のアナログ入力の
あるプッシュプル型高電圧アナログマルチプレクサとし
ては使用できなかった。そして、従来に二つのアナログ
入力電圧のうち一つを選択して出力する高電圧アナログ
マルチプレクサとしては主に伝送ゲ−ト型とパストラン
ジスタ型及びプッシュプル型高電圧アナログマルチプレ
クサ回路が用いられている。
プレクサ10は図1Aに示したように一つの高電圧NM
OSトランジスタと一つの高電圧PMOSトランジスタ
より構成されて外部から入力されるクロック信号CK1
に応じてアナログ入力電圧V1を共通ノ−ド112を通
して出力する両方向性高電圧伝送ゲ−ト110と、一つ
の高電圧NMOSトランジスタと一つの高電圧PMOS
トランジスタより構成されて外部から入力されるクロッ
ク信号CK2に応じてアナログ電圧V2を共通ノ−ド1
12を通して出力する両方向性高電圧伝送ゲ−ト111
とより構成される。
アナログマルチプレクサは、図1Bに示したように、ソ
−スにアナログ電圧V1が入力されゲ−トにクロック信
号CK1が入力されドレインは共通ノ−ド115と連結
された高電圧NMOSトランジスタ113と、ソ−スに
アナログ電圧V2が入力されゲ−トにクロック信号CK
2が入力されドレインは共通ノ−ド115と連結された
高電圧NMOSトランジスタ114とより構成される。
また、プッシュプル型2入力高電圧アナログマルチプレ
クサは、図1Cに示したように、ソ−スにアナログ電圧
V1が入力されゲ−トにクロック信号CK1が入力され
ドレインは共通ノ−ド118に連結された高電圧PMO
Sトランジスタ116と、ソ−スにアナログ電圧V2が
入力されゲ−トにクロック信号CK2が入力されドレイ
ンは共通ノ−ド118に連結された高電圧NMOSトラ
ンジスタ117とより構成される。
マルチプレクサの動作を図1を参照して説明すれば次の
通りである。まず、伝送ゲ−ト型高電圧アナログマルチ
プレクサ10の伝送ゲ−ト110,111にアナログ電
圧V1,V2が入力されれば、その伝送ゲ−ト110,
111に入力されるクロック信号CK1,CK2に応じ
て伝送ゲ−ト110または伝送ゲ−ト111が導通され
てアナログ電圧V1,V2が共通ノ−ド112に選択的
に出力される。
ログマルチプレクサは二つのNMOSトランジスタ11
3,114のソ−スにそれぞれアナログ電圧V1,V2
が印加された状態で前記二つのNMOSトランジスタ1
13,114のゲ−トに入力されるクロック信号CK
1,CK2に応じて共通ノ−ド115に前記アナログ電
圧V1とV2が選択的に出力される。また、プッシュプ
ル型高電圧アナログマルチプレクサは高電圧PMOSト
ランジスタ116と高電圧NMOSトランジスタ117
のソ−スにそれぞれアナログ電圧V1,V2が入力され
れば、単方向高電圧PMOSトランジスタ116と単方
向高電圧NMOSトランジスタ117はゲ−トに入力さ
れるクロック信号CK1,CK2に応じて共通ノ−ド1
18に前記アナログ電圧V1とV2を選択的に出力す
る。
アナログ入力を有する高電圧アナログマルチプレクサを
構成する場合は、素子の数が増えて配置面積が大きくな
る短所があり、入力されるクロック信号CK1,CK2
の電圧レベルが入力信号V1,V2の電圧レベルの差と
等しくなるべきなので、ゲ−トの降伏現象を防止するた
めにゲ−ト酸化膜が非常に厚くなるべき短所がある。そ
して、パストランジスタ型アナログマルチプレクサはア
ナログ電圧V1,V2の大きさが高電圧NMOSトラン
ジスタ113,114のゲ−トに印加される各クロック
信号CK1,CK2の電圧レベルより大きい場合はアナ
ログ入力電圧V1,V2が出力端子に伝えられない短所
があり、二つの単方向性高電圧RESURF LDMO
Sトランジスタを用いてパストランジスタ型高電圧アナ
ログマルチプレクサを構成する場合はRESURF L
DMOSトランジスタのソ−ス端が高電圧を耐えなけれ
ばならない。
DMOSトランジスタを用いて三つの入力を有する高電
圧アナログマルチプレクサをプッシュプル型で構成する
場合は一つの高電圧PMOSトランジスタと二つの高電
圧NMOSトランジスタが必要であり、その回路を正常
的に動作するためには二つのNMOSトランジスタのソ
−スに入力されるそれぞれの電圧レベルがゲ−トに印加
されるそれぞれのハイレベルのクロック信号より低いべ
き制約がある。
RESURF EDMOSトランジスタでソ−スとドレ
インの両側にドリフト領域を設けて高電圧のアナログで
その信号を入力するとき、ドレインとソ−スを互いに交
替可能にすることにより、ソ−ス端でも高電圧に耐えら
れる両方向性高電圧RESURF EDMOSトランジ
スタを提供するにある。本発明のさらに他の目的は前記
両方向性高電圧RESURF EDMOSトンジスタを
用いて3入力以上の高電圧アナログマルチプレクサと多
段の高電圧マルチプレクサ回路をプッシュプル型、パス
トランジスタ型、プッシュプル型とパストランジスタ型
を混合した形態に構成することにより、高電圧素子の数
を減らして安定した動作を行うRESURF EDMO
Sトランジスタを用いた高電圧アナログマルチプレクサ
回路を提供するにある。
するために本発明は、P型シリコン基板上にP型不純物
を拡散してPウェル領域7を形成し、そのPウェル領域
7の表面に設けたゲ−ト酸化膜22を通してゲ−トコン
タクト端子24を連結したポリシリコンゲ−ト23を備
えたチャネル領域9と、Pウェル領域7内でフィ−ルド
酸化膜12,13の間にP+ ボディコンタクト端子17
の連結されたP+ ド−ピング領域16とフィ−ルド酸化
膜13,14の間にソ−ス/ドレインコンタクト端子1
9の連結されたn+ ド−ピング領域15と該n+ ド−ピ
ング領域15と前記チャネル領域9の間にドリフト領域
21の形成されたソ−ス領域10と、フィ−ルド酸化膜
12,13の間にP+ ボディコンタクト端子17の連結
されたP+ ド−ピング領域16とフィ−ルド酸化膜1
3,14の間にドレイン/ソ−スコンタクト端子20の
連結されたn+ ド−ピング領域15と該n+ ド−ピング
領域15と前記チャネル領域9の間にドリフト領域21
を有するドレイン領域11とよりなる高電圧nMOSト
ランジスタと、n型シリコン基板上にn型不純物を拡散
してnウェル領域8を形成し、該nウェル領域8の表面
に設けたゲ−ト酸化膜22を通してゲ−トコンタクト端
子24を連結したポリシリコンゲ−ト18を備えたチャ
ネル領域9と、nウェル領域8内でフィ−ルド酸化膜1
2,13の間にn+ ボディコンタクト端子18の連結さ
れたn+ ド−ピング領域15とフィ−ルド酸化膜13,
14の間にソ−ス/ドレインコンタクト端子19の連結
されたP+ ド−ピング領域16と該P+ ド−ピング領域
16と前記チャネル領域9の間にドリフト領域21の形
成されたソ−ス領域10と、フィ−ルド酸化膜12,1
3の間にn+ ボディコンタクト端子18の連結されたn
+ ド−ピング領域15とフィ−ルド酸化膜13,14の
間にドレイン/ソ−スコンタクト端子20の連結された
P+ ド−ピング領域16と該P+ ド−ピング領域16と
前記チャネル領域9の間にドリフト領域21を有するド
レイン領域11よりなる高電圧PMOSトランジスタと
を含むことを特徴とする。
は、三つ以上の入力を有する高電圧アナログマルチプレ
クサに置いて、入力信号のうち電圧レベルが最も高い信
号を入力されるトランジスタは単方向性高電圧PMOS
トランジスタを使用し、電圧レベルが最も低い信号を入
力されるトランジスタは単方向性高電圧NMOSトラン
ジスタを使用し、残り入力信号を受けるトランジスタは
両方向性高電圧NMOSトランジスタと両方向性高電圧
PMOSトランジスタを使用してプッシュプル型とパス
トランジスタ型及びプッシュプル型とパストランジスタ
型を混合した形態の高電圧マルチプレクサを構成するこ
とを特徴とする。
は、ディスプレイ駆動用LSIのように多段の高電圧ア
ナログマルチプレクサを要する場合において、ゲ−トに
印加されるクロック信号に応じて入力されるアナログ電
圧のうち一つを選択して出力する共通マルチプレクサ
と、第3共通ソ−スラインを通して前記共通マルチプレ
クサの出力を入力され、第1,第2共通ソ−スラインを
通して相異なるアナログ電圧を入力されて外部から入力
されるクロック信号に応じて一つのアナログ電圧を選択
して出力するマルチプレクサアレイ部を含むことを特徴
とする。
明を詳細に説明する。本発明の技術によるRESURF
EDMOSトランジスタの高電圧NMOSトランジス
タの断面図は図3Aに示したように、P型シリコン基板
上にP型不純物を拡散してPウェル領域7を形成し、そ
のPウェル領域7の表面に設けたゲ−ト酸化膜22を通
してゲ−トコンタント端子24の連結されたポリシリコ
ンゲ−ト23を具備したチャネル領域9と、Pウェル領
域7内でフィ−ルド酸化膜12,13の間にP+ ボディ
コンタクト端子17の連結されたP+ ド−ピング領域1
6とフィ−ルド酸化膜13,14の間にソ−ス/ドレイ
ンコンタクト端子19の連結されたn+ ド−ピング領域
15と該n+ ド−ピング領域15と前記チャネル領域9
の間にドリフト領域21の形成されたソ−ス領域10
と、フィ−ルド酸化膜12,13の間にP+ コンタクト
端子17の連結されたP+ ド−ピング領域16とフィ−
ルド酸化膜13,14の間にドレイン/ソ−スコンタク
ト端子20の連結されたn+ ド−ピング領域15と該n
+ ド−ピング領域15と前記チャネル領域9の間にドリ
フト領域21を有するドレイン領域11とを形成して構
成される。
面図は、図3Bに示したように、n型シリコン基板上に
n型不純物を拡散してnウェル領域8を形成し、そのn
ウェル領域8の表面に設けたゲ−ト酸化膜22を通して
ゲ−トコンタクト端子24を連結したポリシリコンゲ−
ト18の形成されたチャネル領域9と、nウェル領域8
内でフィ−ルド酸化膜12,13の間にn+ ボディコン
タクト18の連結されたn+ ド−ピング領域15がフィ
−ルド酸化膜13,14の間にソ−ス/ドレインコンタ
クト端子19の連結されたP+ ド−ピング領域16と該
P+ ド−ピング領域16と前記チャネル領域9の間にド
リフト領域21の形成されたソ−ス領域10と、フィ−
ルド酸化膜12,13の間にn+ ボディコンタクト端子
18の連結されたn+ ド−ピング領域15とフィ−ルド
酸化膜13,14の間にドレイン/ソ−スコンタクト端
子20の連結されたP+ ド−ピング領域16と該P+ ド
−ピング領域16と前記チャネル領域9の間にドリフト
領域21を有するドレイン領域11とを形成して構成さ
れる。
ハイまたはロ−レベルの信号が入力されれば、前記チャ
ネル領域9にチュネルが形成されて前記ドリフト領域2
1を通して電流がドレインからソ−スに流れるようにな
り、電圧の高い方がドレインとなり、電圧の低い方がソ
−スになって印加される電圧によりソ−スとドレインが
互いに交替されうる。そして、図4は本発明の第1実施
例の3入力プッシュプル型の高電圧アナログマルチプレ
クサ回路であり、ソ−スにアナログ電圧V1を入力され
ゲ−トにクロック信号CK1を入力されドレインが共通
ノ−ド122に連結された高電圧PMOSトランジスタ
119と、ソ−スにアナログ電圧V2を入力されゲ−ト
にクロック信号CK2を入力されドレインが共通ノ−ド
122に連結された高電圧NMOSトランジスタ120
と、ソ−スにアナログ電圧V3を入力されゲ−トにクロ
ック信号CK3を入力されドレインが共通ノ−ド122
に連結された高電圧NMOSトランジスタ121とより
構成される。
9と高電圧NMOSトランジスタ121は単方向性RE
SURF LDMOSトランジスタより構成され、高電
圧PMOSトランジスタ120は両方向性RESURF
EDMOSトランジスタより構成される。このように
構成された本発明の第1実施例の3入力プッシュプル型
高電圧アナログマルチプレクサの動作を図4を参照して
説明すれば次の通りである。まず、V1,V2,V3の
順に大きいアナログ電圧がそれぞれ高電圧PMOSトラ
ンジスタ119のソース端子と高電圧NMOSトランジ
スタ120及び高電圧NMOSトランジスタ121のソ
ース端子に印加された状態で、前記高電圧PMOSトラ
ンジスタ119のゲート端子にロー状態のクロック信号
CK1が入力されれば、前記アナログ電圧V1が共通の
ノード122を通して出力される。
120のゲ−トにハイ状態のクロック信号CK2が入力
されれば、ソ−スとドレインが交替されてアナログ電圧
V2がドレインとソ−ス及び共通ノ−ド122を通して
出力され、その後、前記高電圧NMOSトランジスタ1
21のゲ−トにハイ状態のクロック信号CK3が入力さ
れれば、アナログ電圧V3が共通ノ−ド122を通して
出力される。即ち、クロック信号CKの制御により三つ
のアナログ電圧V1,V2,V3が選択的に出力され
る。
力プッシュプル型高電圧アナログマルチプレクサ回路で
あり、ソ−スにアナログ電圧V1を入力されゲ−トにク
ロック信号CK1を入力されドレインが共通ノ−ド12
7に連結された高電圧PMOSトランジスタ123と、
ソ−スにアナログ電圧V2を入力されゲ−トにクロック
信号CK2を入力されドレインが共通ノ−ド127に連
結された高電圧PMOSトランジスタ124と、ソ−ス
にアナログ電圧V3を入力されゲ−トにクロック信号C
K3を入力されドレインが共通ノ−ド127に連結され
た高電圧NMOSトランジスタ125と、ソ−スにアナ
ログ電圧V4を入力されゲ−トにクロック信号CK4を
入力されドレインが共通ノ−ド127に連結された高電
圧NMOSトランジスタ126とより構成される。
1,V2,V3,V4の大きさ順に入力される場合、最
も高い電圧V1の印加された高電圧PMOSトランジス
タ123と最も低い電圧V4の印加された高電圧NMO
Sトランジスタ126はそれぞれ単方向性RESURF
LDMOSトランジスタより構成し、高電圧PMOS
トランジスタ124と高電圧NMOSトランジスタ12
5はそれぞれ両方向性RESURF EDMOSトラン
ジスタより構成される。このように構成された本発明の
第2実施例の4入力プッシュプル型高電圧アナログマル
チプレクサ回路の動作を参照して説明すれば次の通りで
ある。
3,V4の大きさ順にそれぞれ高電圧PMOSトランジ
スタ123,124のソ−スと高電圧NMOSトランジ
スタ125,126のソ−スに印加されれば、前記単方
向性高電圧PMOSトランジスタ123と両方向性高電
圧PMOSトランジスタ124はゲ−トに印加されるロ
−状態のクロック信号CK1,CK2に応じてそれぞれ
アナログ電圧V1,V2のうち一つを共通ノ−ド127
を通して出力し、前記両方向性高電圧NMOSトランジ
スタ125と単方向性高電圧NMOSトランジスタ12
6はゲ−トに印加されるハイ状態のクロック信号CK
3,CK4に応じてそれぞれアナログ電圧V3,V4を
共通ノ−ド127を通して出力する。即ち、クロック信
号CKの制御により四つのアナログ電圧V1,V2,V
3,V4から一つのアナログ電圧が選択されて出力され
る。
スプレイ駆動用LSIのように多段の高電圧アナログマ
ルチプレクサを要する場合に階層構造を有する4入力高
電圧アナログマルチプレクサアレイ回路を具現した場合
であり、外部から入力されるクロック信号CK4,CK
5に応じてアナログ電圧V3,V4のうち一つを選択し
て出力するパスゲ−ト型共通マルチプレクサ100と、
共通ソ−スラインCSL3を通して前記共通マルチプレ
クサ100の出力と共通ソ−スラインCSL1,CSL
2を通してアナログ電圧V1,V2をそれぞれ入力され
てゲ−トに印加されるクロック信号CK1,CK2,C
K3に応じて一つのアナログ電圧を選択的に出力するマ
ルチプレクサアレイ部200とより構成される。
0は、ソ−スにアナログ電圧V3が入力されゲ−トにク
ロック信号CK4が入力されドレインは共通ノ−ド13
4を通して共通ソ−スラインCSL3と連結された両方
向性高電圧NMOSトランジスタ132と、ソ−スにア
ナログ電圧V4が入力されゲ−トにクロック信号CK5
が入力されドレインは共通ノ−ド134を通して共通ソ
−スラインCSL3と連結された両方向性高電圧NMO
Sトランジスタ133とより構成される。そして、前記
マルチプレクサアレイ部200は複数個の3入力プッシ
ュプル型高電圧アナログマルチプレクサMUX1〜MU
Xnより構成され、そのうちマルチプレクサMUX1
は、ソ−スはアナログ電圧V1の印加される共通ソ−ス
ラインCSL1に連結されゲ−トにクロック信号CK1
を入力されドレインは共通ノ−ド129に連結された高
電圧PMOSトランジスタ128と、ソ−スはアナログ
電圧V2の印加される共通ソ−スラインCSL2に連結
されゲ−トにクロック信号CK2を入力されドレインが
共通ノ−ド129に連結された高電圧NMOSトランジ
スタ130と、ドレインが共通ノ−ド129に接続され
ゲ−トにクロック信号CK3を入力されソ−スは前記共
通ソ−スラインCSL3に連結された高電圧NMOSト
ランジスタ131とより構成される。
V4,V2の大きさ順に入力される場合、最も高い電圧
V1の印加された高電圧PMOSトランジスタ128と
最も低い電圧V2の印加された高電圧NMOSトランジ
スタ126はそれぞれ単方向性RESURF LDMO
Sトランジスタより構成し、電圧の大きさがそれぞれV
3,V4の高電圧PMOSトランジスタ124と高電圧
NMOSトランジスタ125はそれぞれ両方向性RES
URF EDMOSトランジスタより構成される。そし
て、マルチプレクサMUX2〜MUXnの構成は前記マ
ルチプレクサMUX1の構成と同様である。
を図6を参照して説明すれば次の通りである。まず、入
力されるアナログ電圧の大きさがV1,V3,V4,V
2の大きさ順に印加されるとき、共通マルチプレクサ1
00は前記両方向高電圧NMOSトランジスタ132,
133のゲ−トに印加されるクロック信号CK4,CK
5に応じて入力されるアナログ電圧V3,V4のうち一
つを選択して共通ノ−ド134と共通ソ−スラインCS
L3を通して前記マルチプレクサアレイ部200に出力
する。
00の複数個の3入力プッシュプル型高電圧アナログマ
ルチプレクサMUX1〜MUXnはゲ−トに印加される
クロック信号CKに応じて共通ソ−スラインCSL3を
通して入力された共通マルチプレクサ100の出力と前
記共通ソ−スラインCSL1,CSL2を通して入力さ
れるアナログ電圧V1,V2のうち一つを選択して各出
力端子OUT1〜OUTnに出力する。そして、前記複
数個の3入力プッシュプル型高電圧アナログマルチプレ
クサMUX1〜MUXnの動作は本発明の第1実施例の
動作と同一なので、その説明は省略する。
スプレイ駆動用LSIのように多段の高電圧アナログマ
ルチプレクサを要する場合、4入力アナログ入力を有す
る高電圧マルチプレクサを具現したものであり、ゲ−ト
に入力されるクロック信号CK5,CK6に応じて外部
から入力されるアナログ電圧V3,V4を選択的に出力
するパスゲ−ト型第1マルチプレクサ301と該第1マ
ルチプレクサ301の出力と外部から入力されるアナロ
グ電圧V2を入力されてゲ−トに入力するクロック信号
CK3,CK4に応じて選択的に出力するパスゲ−ト型
第2マルチプレクサ302より構成された共通マルチプ
レクサ300と、その共通マルチプレクサ300の出力
を共通ソ−スラインCL2を通して入力されて共通ソ−
スラインCSL1を通してアナログ電圧V1をそれぞれ
入力されてゲ−トに印加されるクロック信号CKに応じ
てアナログ電圧を選択して出力するマルチプレクサアレ
イ部400とより構成される。
チプレクサ301は、ソ−スにアナログ電圧V3が入力
されゲ−トにクロック信号CK5が入力されドレインは
共通ノ−ド141と連結された両方向性高電圧NMOS
トランジスタ139と、ソ−スにアナログ電圧V4が入
力されゲ−トにクロック信号CK6が入力されドレイン
は共通ノ−ド141と連結された両方向性高電圧NMO
Sトランジスタ140とより構成され、第2マルチプレ
クサ302は、ソ−スが前記共通ノ−ド141に連結さ
れゲ−トにクロック信号CK4が入力されドレインは共
通ノ−ド144に連結された両方向性高電圧NMOSト
ランジスタ142と、ソ−スにアナログ電圧V2が入力
されゲ−トにクロック信号CK3が入力されドレインは
共通ノ−ド144と連結された両方向性高電圧NMOS
トランジスタ143とより構成される。
個の2入力プッシュプル型高電圧アナログマルチプレク
サMUX1〜MUXnより構成され、マルチプレクサM
UX1はソ−スがアナログ電圧V1の印加される共通ソ
−スラインCSL1に連結されゲ−トにクロック信号C
K1を入力されドレインが共通ノ−ド146に連結され
た単方向性高電圧PMOSトランジスタ145と、ソ−
スは共通ソ−スラインCSL2を通して前記共通マルチ
プレクサ300の出力を入力されゲ−トにクロック信号
CK2を入力されドレインが共通ノ−ド146に連結さ
れた両方向性高電圧NMOSトランジスタ147とより
構成される。
nの構成は前記マルチプレクサMUX1の構成と同様で
ある。このように構成された本発明の第4実施例を図7
を参照して説明すれば次の通りである。まず、入力され
るアナログ電圧の大きさがV1,V3,V4,V2の大
きさ順に印加されるとき、共通マルチプレクサ300内
のパスゲ−ト型第1マルチプレクサ301は前記両方向
高電圧NMOSトランジスタ139,140のゲ−トに
印加されるクロック信号CK5,CK6に応じて入力さ
れるアナログ電圧V3,V4のうち一つを選択して共通
ノ−ド141を通してパスゲ−ト型第2マルチプレクサ
302の一側入力端子に出力し、そのパスゲ−ト型第2
マルチプレクサ302は前記ゲ−トに印加されるクロッ
ク信号CK3,CK4に応じて両方向性高電圧NMOS
トランジタ142のソ−スに印加されるパスゲ−ト型第
1マルチプレクサ301の出力と両方向性高電圧NMO
Sトランジスタ143のソ−スに入力されるアナログ電
圧V2のうち一つを共通ノ−ド144と共通ソ−スライ
ンCSL2を通して前記マルチプレクサアレイ部400
の複数個の2入力プッシュプル型高電圧アナログマルチ
プレクサMUX1〜MUXnにそれぞれ出力する。
0の複数個の2入力プッシュプル高電圧アナログマルチ
プレクサMUX1〜MUXnはゲ−トに印加されるクロ
ック信号CKに応じて共通ソ−スラインCSL2を通し
て入力された共通マルチプレクサ300の出力と前記共
通ソ−スラインCSL1を通して入力されるアナログ電
圧V1を選択して各出力端子OUT1〜OUTnに出力
する。
RF LDMOS素子でソ−スとドレインの両側にドリ
フト領域を設けて高電圧のアナログ信号が入力されると
き、ドレインとソ−スが交替されうる両方向性RESU
RF EDMOS素子を具現し、その両方向性RESU
RF EDMOS素子を用いて3入力以上のプッシュプ
ル型高電圧アナログマルチプレクサをプッシュプル型、
パストランジスト型、プッシュプルとパストランジスタ
型を混合した形態に構成することにより安定した動作を
行う高電圧アナログマルチプレクサを具現し、ディスプ
レイドライバLSIのように多段の高電圧マルチプレク
サが必要な場合、階層構造を有する高電圧マルチプレク
サを具現して各段の高電圧素子の数と与えられたチップ
の抵抗値に対してLSIチップの大きさを縮め、そのL
SIチップに対するチップの抵抗値を減らすことができ
る。
あり、(A)は伝送ゲ−ト型高電圧アナログマルチプレ
クサ、(B)はパスゲ−ト型高電圧アナログマルチプレ
クサ、(C)はプッシュプル型高電圧アナログマルチプ
レクサである。
LDMOSトランジスタの断面図及び回路図である。
ESURF EDMOSトランジスタの断面図である。
Sトランジスタを用いたプッシュプル型3入力高電圧ア
ナログマルチプレクサである。
Sトランジスタを用いたプッシュプル型4入力高電圧ア
ナログマルチプレクサである。
Sトランジスタを用いた高電圧アナログマルチプレクサ
アレイ回路である。
Sトランジスタを用いた高電圧アナログマルチプレクサ
アレイ回路である。
OSトランジスタ 124..両方向性高電圧PMOSトランジスタ 120, 125, 131, 132, 133, 138, 139, 140, 142, 143,
147, 150..両方向性高電圧NMOSトランジスタ 121, 126, 130, 137..単方向性高電圧NMOSトラン
ジスタ 122, 127, 129, 134, 141, 144, 146, 149..共通出力
ノ−ド 100,300..共通マルチプレクサ 200,400..マルチプレクサアレイ部 301,302..パスゲ−ト型高電圧アナログマルチ
プレクサ MUX1〜MUXn..マルチプレクサ CSL1,CSL2,CSL3..共通ソ−スライン
Claims (6)
- 【請求項1】 3入力を有する高電圧アナログマルチプ
レクサ回路であって、 第1の高電圧がソースに結合され、第1の入力信号がゲ
ートに結合され、ドレインが共通出力端子に接続された
第1の単方向性の高電圧トランジスタと、 第2の高電圧がソースに結合され、第2の入力信号がゲ
ートに結合され、ドレインが前記共通出力端子に接続さ
れた第1の両方向性の高電圧トランジスタと、 第3の高電圧がソースに結合され、第3の入力信号がゲ
ートに結合され、ドレインが前記共通出力端子に接続さ
れた第2の単方向性の高電圧トランジスタとを備え、 前記第2の高電圧は前記第1の高電圧よりも高くかつ前
記第3の高電圧は前記第2の高電圧よりも高いことを特
徴とする、両方向性の高電圧トランジスタを利用したア
ナログマルチプレクサ回路。 - 【請求項2】 前記第1の単方向性の高電圧トランジス
タはP型であり、前記第1の両方向性の高電圧トランジ
スタおよび前記第2の単方向性の高電圧トランジスタは
N型であることを特徴とする、請求項1記載の両方向性
の高電圧トランジスタを利用したアナログマルチプレク
サ回路。 - 【請求項3】 多段の高電圧アナログマルチプレクサ回
路において、ゲートに印加されるクロック信号に応じて
入力されるアナログ電圧のうち1つを選択して出力する
共通マルチプレクサと、第3共通ソースラインを通して
前記共通マルチプレクサの出力を入力されて第1,第2
共通ソースラインを通して相異なるアナログ電圧を入力
されて外部から入力されるクロック信号に応じて1つの
アナログ電圧を選択して出力するマルチプレクサアレイ
部とより構成されることを特徴とする、両方向性の高電
圧トランジスタを利用したアナログマルチプレクサ回
路。 - 【請求項4】 共通マルチプレクサは2入力パストラン
ジスタ型高電圧アナログマルチプレクサより構成し、マ
ルチプレクサアレイ部は複数個の3入力プッシュプル型
高電圧アナログマルチプレクサより構成することを特徴
とする、請求項3記載の両方向性の高電圧トランジスタ
を利用したアナログマルチプレクサ回路。 - 【請求項5】 3入力プッシュプル型高電圧アナログマ
ルチプレクサは、ソースは第3アナログ電圧の印加され
る第1共通ソースラインに連なりゲートは第3クロック
信号を入力されドレインは第2共通ノードに連なる単方
向性高電圧PMOSトランジスタと、ソースは第4アナ
ログ電圧の印加される第2共通ソースラインに連なりゲ
ートは第4クロック信号を入力されドレインは第2共通
ノードに連なる単方向性高電圧NMOSトランジスタ
と、ソースは第3共通ソースラインを通して前記共通マ
ルチプレクサの第1共通ノードに連なりゲートは第5ク
ロック信号を入力されドレインは第2共通ノードに連な
る両方向性高電圧NMOSトランジスタとより構成され
ることを特徴とする、請求項4記載の両方向性の高電圧
トランジスタを利用したアナログマルチプレクサ回路。 - 【請求項6】 共通マルチプレクサはそれぞれパストラ
ンジスタ型の第1マルチプレクサと第2マルチプレクサ
より構成され、マルチプレクサアレイ部は複数の2入力
プッシュプル型高電圧アナログマルチプレクサより構成
されることを特徴とする、請求項3記載の両方向性の高
電圧トランジスタを利用したアナログマルチプレクサ回
路。
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