JP2852046B2 - 半導体装置 - Google Patents
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- JP2852046B2 JP2852046B2 JP63060375A JP6037588A JP2852046B2 JP 2852046 B2 JP2852046 B2 JP 2852046B2 JP 63060375 A JP63060375 A JP 63060375A JP 6037588 A JP6037588 A JP 6037588A JP 2852046 B2 JP2852046 B2 JP 2852046B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に微細化及び低消費電
力化に好適なインバータに関する。
力化に好適なインバータに関する。
従来、ゲート誘導のトンネルデバイスについては、ア
イ・イー・イー・イー，エレクトロン デバイス レタ
ーズ，イー デイー エル8,（1987年）第347頁から349
頁（IEEE,Electron Device Letters,EDL8（1987）,pp34
7〜349）において論じられている。
イ・イー・イー・イー，エレクトロン デバイス レタ
ーズ，イー デイー エル8,（1987年）第347頁から349
頁（IEEE,Electron Device Letters,EDL8（1987）,pp34
7〜349）において論じられている。
上記従来技術は、トンネルデバイスを応用したトラン
ジスタであり、アナログ回路については言及しているも
のの、デイジタル回路については全く触れられていな
い。
ジスタであり、アナログ回路については言及しているも
のの、デイジタル回路については全く触れられていな
い。
本発明の目的は基本的なデイジタル回路であるインバ
ータを上記トンネルデバイスを応用して構成する事にあ
る。
ータを上記トンネルデバイスを応用して構成する事にあ
る。
上記目的は、インバータの駆動トランジスタ及び負荷
をいずれもトンネルデバイスで構成する事により達成さ
れる。
をいずれもトンネルデバイスで構成する事により達成さ
れる。
また、上記目的は、駆動部にトンネルデバイス、負荷
にMISFETを用いることにより達成される。
にMISFETを用いることにより達成される。
本発明の原理を第２図を用いて説明する。第２図
（ａ）はトンネルデバイスの構造を説明するものであ
る。ｐ型Si基板１表面に設けられたｎ型不純物領域４の
上部にゲート電極６が配置されている。ゲート電極６、
ｐ型Si基板１を接地、ｎ型不純物領域４に5V印加する
と、ｎ型不純物領域４の表面は反転層が形成される。図
中Ａ−Ａ′の断面のエネルギーバンドの様子を第２図
（ｂ）に示す。バンドの曲がりがバンドギヤツプより大
きくなり、表面の電界強度が十分大きくなると、電子が
価電子帯から伝導帯にトンネルして電子正孔対が発生す
る。これらがｎ型不純物領域4,p型Si基板１へと流れて
電流となる。第２図（ｃ）にゲート電位VGをパラメタと
したトンネルデバイスの電流−電圧特性を示す。ゲート
電位VGで電流を制御できる３端子素子である事がわか
る。このデバイスを回路図上で第２図（ｄ）の様に表わ
す事にする。第２図（ａ）と対応させれば、第２図
（ｄ）のG,D,Subがそれぞれ第２図（ａ）のゲート6,n型
不純物領域4,p型基板１に対応する。第１図（ａ）にこ
のトンネルデバイスを構成要素としたインバータの断面
図を示す。また第１図（ｂ）にその回路図を示す。Ｂの
デバイスは一定のゲート電圧を与える。またＡのデバイ
スのゲート電極に入力を与える。ＡのデバイスはVinがH
ighの時、事実上無限大の抵抗を有し、VinがLowの時、
有限の抵抗を有す。第１図（ｃ）に示す様にVinがHigh
の時VoutはＣ点、VinがLowの時はVoutがＤ点になり、イ
ンバータ動作が実現できる。
（ａ）はトンネルデバイスの構造を説明するものであ
る。ｐ型Si基板１表面に設けられたｎ型不純物領域４の
上部にゲート電極６が配置されている。ゲート電極６、
ｐ型Si基板１を接地、ｎ型不純物領域４に5V印加する
と、ｎ型不純物領域４の表面は反転層が形成される。図
中Ａ−Ａ′の断面のエネルギーバンドの様子を第２図
（ｂ）に示す。バンドの曲がりがバンドギヤツプより大
きくなり、表面の電界強度が十分大きくなると、電子が
価電子帯から伝導帯にトンネルして電子正孔対が発生す
る。これらがｎ型不純物領域4,p型Si基板１へと流れて
電流となる。第２図（ｃ）にゲート電位VGをパラメタと
したトンネルデバイスの電流−電圧特性を示す。ゲート
電位VGで電流を制御できる３端子素子である事がわか
る。このデバイスを回路図上で第２図（ｄ）の様に表わ
す事にする。第２図（ａ）と対応させれば、第２図
（ｄ）のG,D,Subがそれぞれ第２図（ａ）のゲート6,n型
不純物領域4,p型基板１に対応する。第１図（ａ）にこ
のトンネルデバイスを構成要素としたインバータの断面
図を示す。また第１図（ｂ）にその回路図を示す。Ｂの
デバイスは一定のゲート電圧を与える。またＡのデバイ
スのゲート電極に入力を与える。ＡのデバイスはVinがH
ighの時、事実上無限大の抵抗を有し、VinがLowの時、
有限の抵抗を有す。第１図（ｃ）に示す様にVinがHigh
の時VoutはＣ点、VinがLowの時はVoutがＤ点になり、イ
ンバータ動作が実現できる。
〔実施例〕 以下、本発明の実施例を図を用いて説明する。
実施例１ 本発明の第１の実施例を第３図に示す。
ｎ型Si基板１に通常のプロセスで孤立したｐウエル２
を２つ形成する。次いでLOCOSプロセスで素子間及びウ
エル分離領域３を形成して第３図（ａ）を得る。
を２つ形成する。次いでLOCOSプロセスで素子間及びウ
エル分離領域３を形成して第３図（ａ）を得る。
ホトレジストを塗布し、写真蝕刻法で所望の部位を開
口し、ヒ素イオンを打込む。その打込み量は１×1012〜
１×1015cm-2の範囲にした。更にもう一度写真蝕刻法を
用いて開口し、ボロンイオンを打込む。900℃,10分間の
窒素雰囲気中でドライブインのアニールを行なう。（第
３図（ｂ））多結晶シリコン６をCVD法により200nm堆積
し、写真蝕刻法及びドライエツチ法でパターニングし、
第３図（ｃ）を得る。その後、CVD法によりSiO2膜７を3
00nm堆積し、写真蝕刻法でコンタクトホールを形成し、
通常の電極工程でAl配線を施し、第３図（ｆ）に示す構
造を得る。また第３図（ｄ）に第１図（ａ）のＡ−Ａ′
で切つた断面図を第３図（ｅ）に上面図を示す。Al配線
は第１図（ｂ）の様にすると、インバータが構成でき
る。この実施例において、第４図（ａ）の如き伝達特性
が得られた。また実際にパルス動作させた時の入出力を
第４図（ｂ）に示す。
口し、ヒ素イオンを打込む。その打込み量は１×1012〜
１×1015cm-2の範囲にした。更にもう一度写真蝕刻法を
用いて開口し、ボロンイオンを打込む。900℃,10分間の
窒素雰囲気中でドライブインのアニールを行なう。（第
３図（ｂ））多結晶シリコン６をCVD法により200nm堆積
し、写真蝕刻法及びドライエツチ法でパターニングし、
第３図（ｃ）を得る。その後、CVD法によりSiO2膜７を3
00nm堆積し、写真蝕刻法でコンタクトホールを形成し、
通常の電極工程でAl配線を施し、第３図（ｆ）に示す構
造を得る。また第３図（ｄ）に第１図（ａ）のＡ−Ａ′
で切つた断面図を第３図（ｅ）に上面図を示す。Al配線
は第１図（ｂ）の様にすると、インバータが構成でき
る。この実施例において、第４図（ａ）の如き伝達特性
が得られた。また実際にパルス動作させた時の入出力を
第４図（ｂ）に示す。
本実施例によればトンネルデバイスのみを用いたイン
バータ回路が形成できた。トンネル電流を用いるため、
温度係数が小さく、また各トンネルデバイスは１つの拡
散領域より成るので短チヤネル効果は起きない。
バータ回路が形成できた。トンネル電流を用いるため、
温度係数が小さく、また各トンネルデバイスは１つの拡
散領域より成るので短チヤネル効果は起きない。
本実施例ではｎ型拡散層でトンネルデバイスを形成し
たが、すべての不純物の極性を逆にすればｐ型拡散層を
用いたトンネルデバイスでインバータを形成できる事は
言うまでもない。
たが、すべての不純物の極性を逆にすればｐ型拡散層を
用いたトンネルデバイスでインバータを形成できる事は
言うまでもない。
上記実施例におけるゲート酸化膜はSiO2のみならず、
SiN,Ta2O5等の高誘電率の膜又はこれらの積層膜でも構
わない。
SiN,Ta2O5等の高誘電率の膜又はこれらの積層膜でも構
わない。
実施例２ 本発明の第２の実施例を第５図に示す。実施例２は、
実施例１におけるゲート電極を多結晶シリコンの代りに
W,Mo等の金属あるいはそれらのシリコンサイドや、その
多層膜（ポリサイド）で構成したゲート電極11としたも
のである。
実施例１におけるゲート電極を多結晶シリコンの代りに
W,Mo等の金属あるいはそれらのシリコンサイドや、その
多層膜（ポリサイド）で構成したゲート電極11としたも
のである。
実施例３ 上記実施例においてはトンネルデバイス２つを組み合
わせてインバータを形成したが、負荷デバイスを多結晶
シリコンの様な抵抗体に置き替えてもよい。第６図にノ
ンドープの多結晶シリコン12を負荷抵抗に用いた場合の
例を示す。
わせてインバータを形成したが、負荷デバイスを多結晶
シリコンの様な抵抗体に置き替えてもよい。第６図にノ
ンドープの多結晶シリコン12を負荷抵抗に用いた場合の
例を示す。
多結晶シリコンの負荷抵抗は、絶縁膜３上に設けら
け、不純物領域５と電気的に接触している。他の端子
は、電極８によつて取り出されている。
け、不純物領域５と電気的に接触している。他の端子
は、電極８によつて取り出されている。
実施例４ SOI（Silicon On Insulator）を用いて、本発明を実
現すると第７図の様になる。第７図（ａ）はSOI上に１
つのトンネルデバイスを試作したものである。基板１上
に設けたSiO2膜３上に非晶質のSiを0.3μｍ程度堆積し
た後、レーザアニール法あるいは固相成長法により単結
晶化する。その後、写真蝕刻法でSOI単結晶Siを島状に
エツチングする。ドライ酸化あるいはウエツト酸化法に
より酸化膜を形成する。その後ホトレジストをマスクに
イオン打込みを行ない、この島状Siの中にｎ型及びｐ型
不純物領域4,5を形成する。ゲート絶縁膜を形成した後
基板全面に多結晶シリコンあるいは、ＷやMo等の金属ま
たはそのシリサイドを堆積し、写真蝕刻法及びドライエ
ツチングにより、所望の形状に加工しゲート電極６を設
ける。その後は通常のLSIプロセスに準じてリンガラス
等の層間絶縁膜７堆積、コンタクト開口、電極配線８工
程を経て、第７図（ａ）を得た。
現すると第７図の様になる。第７図（ａ）はSOI上に１
つのトンネルデバイスを試作したものである。基板１上
に設けたSiO2膜３上に非晶質のSiを0.3μｍ程度堆積し
た後、レーザアニール法あるいは固相成長法により単結
晶化する。その後、写真蝕刻法でSOI単結晶Siを島状に
エツチングする。ドライ酸化あるいはウエツト酸化法に
より酸化膜を形成する。その後ホトレジストをマスクに
イオン打込みを行ない、この島状Siの中にｎ型及びｐ型
不純物領域4,5を形成する。ゲート絶縁膜を形成した後
基板全面に多結晶シリコンあるいは、ＷやMo等の金属ま
たはそのシリサイドを堆積し、写真蝕刻法及びドライエ
ツチングにより、所望の形状に加工しゲート電極６を設
ける。その後は通常のLSIプロセスに準じてリンガラス
等の層間絶縁膜７堆積、コンタクト開口、電極配線８工
程を経て、第７図（ａ）を得た。
第７図（ｂ）には上記トンネルデバイスを要素とする
インバータの構造を示した。また、第７図（ｃ）はその
平面図を示す。
インバータの構造を示した。また、第７図（ｃ）はその
平面図を示す。
また、第７図（ｄ）は同じく上記トンネルデバイスを
相補的に用いた場合のインバータの平面図を示した。
相補的に用いた場合のインバータの平面図を示した。
SOI基板を用いると、基板（この場合のｐ型領域）も
１つの孤立した領域となり、ウエルで分離する必要がな
くなり、本トンネルデバイスで種種の回路を実現する上
で極めて有効である。
１つの孤立した領域となり、ウエルで分離する必要がな
くなり、本トンネルデバイスで種種の回路を実現する上
で極めて有効である。
実施例５（フリツプフロツプ） 第８図に本発明により、フリツプフロツプ回路を実現
した実施例を示す。
した実施例を示す。
ｎ型Si基板１にｐ型ウエル２を４つ形成し、LOCOS3形
成により素子分離を行う。その後15nmのゲート酸化膜９
を形成し、As＋イオン及びＢ＋イオンを打込み拡散領域
4,5を形成する。As＋イオンのかわりにＰ＋イオンでも
構わない。次にゲート電極６となる多結晶シリコン膜を
200nmの厚さに被着させリンをデポジシヨンしｎ型化し
た後、写真蝕刻法を用いてゲート電極を形成する。300n
mのSiO2膜７をCVD法で被着した後コンタクト穴をあけ第
８図（ｂ）のようにAl電極配線８を行う。尚、ｎ型基板
を用いているので基板には一定電位V0を与えておかねば
ならない。ｐ型Si基板を用いてフリツプフロツプを形成
する際には電位の極性を逆にしてやればよい。勿論基板
の電位はアースに落とす。
成により素子分離を行う。その後15nmのゲート酸化膜９
を形成し、As＋イオン及びＢ＋イオンを打込み拡散領域
4,5を形成する。As＋イオンのかわりにＰ＋イオンでも
構わない。次にゲート電極６となる多結晶シリコン膜を
200nmの厚さに被着させリンをデポジシヨンしｎ型化し
た後、写真蝕刻法を用いてゲート電極を形成する。300n
mのSiO2膜７をCVD法で被着した後コンタクト穴をあけ第
８図（ｂ）のようにAl電極配線８を行う。尚、ｎ型基板
を用いているので基板には一定電位V0を与えておかねば
ならない。ｐ型Si基板を用いてフリツプフロツプを形成
する際には電位の極性を逆にしてやればよい。勿論基板
の電位はアースに落とす。
上記フリツプフロツプの実施例においてG3とG4のウエ
ルを共通にしてやれば（第８図（ｄ），（ｅ））微細化
をはかることができる。尚、第８図（ｅ）においては多
層配線を用いている。
ルを共通にしてやれば（第８図（ｄ），（ｅ））微細化
をはかることができる。尚、第８図（ｅ）においては多
層配線を用いている。
以上のフリツプフロツプは第７図に示してSOIを用い
て同様に形成することができる。
て同様に形成することができる。
実施例６ 第９図及び第10図に本発明によりNAND,NOR回路を実現
した実施例を示す。
した実施例を示す。
ｎ型Si基板１にｐ型ウエル２を３つ形成し、LOCOS形
成３により素子分離を行う。その後15nmのゲート酸化膜
９を形成し、As＋イオン及びＢ＋イオンを打込み拡散領
域4,5を形成する。As＋イオンのかわりにＰ＋イオンで
も構わない。次にゲート電極６となる多結晶シリコン膜
を200nmの厚さに被着させ、リンをデポジヨンしｎ型化
した後、写真蝕刻法を用いてゲート電極を形成する。30
0nmのSiO2膜７をCVD法で被着した後コンタクト穴をあけ
る。第９図（ｂ）のように配線すればNANDとなり第10図
（ａ）のように配線すればNORとなる。
成３により素子分離を行う。その後15nmのゲート酸化膜
９を形成し、As＋イオン及びＢ＋イオンを打込み拡散領
域4,5を形成する。As＋イオンのかわりにＰ＋イオンで
も構わない。次にゲート電極６となる多結晶シリコン膜
を200nmの厚さに被着させ、リンをデポジヨンしｎ型化
した後、写真蝕刻法を用いてゲート電極を形成する。30
0nmのSiO2膜７をCVD法で被着した後コンタクト穴をあけ
る。第９図（ｂ）のように配線すればNANDとなり第10図
（ａ）のように配線すればNORとなる。
実施例７ 第11図に本発明によりスタチツクメモリ（SRAM）を実
現した実施例を示す。
現した実施例を示す。
第８図（ｃ）に示したフリツプフロツプを読み出し書
き出し用のMOS（M1,M2）を第11図（ｂ）のように接続す
ることによつてSRAMを形成することができる。尚、第11
図（ｂ）においては多層配線を用いている。またM1,M2
をウエル内に形成しｎ−MOSとしたのはゲインをかせぐ
為である。ウエルを形成せずにｐ−MOSとしても構わな
い。
き出し用のMOS（M1,M2）を第11図（ｂ）のように接続す
ることによつてSRAMを形成することができる。尚、第11
図（ｂ）においては多層配線を用いている。またM1,M2
をウエル内に形成しｎ−MOSとしたのはゲインをかせぐ
為である。ウエルを形成せずにｐ−MOSとしても構わな
い。
上記実施例によれば、インバータを２つのトンネルデ
バイスで構成したので、短チヤネル効果がなく微細化が
可能である。また、トンネルデバイスは温度依存性が小
さいので、本インバータも温度係数に優れている。
バイスで構成したので、短チヤネル効果がなく微細化が
可能である。また、トンネルデバイスは温度依存性が小
さいので、本インバータも温度係数に優れている。
実施例８ 本発明の他のインバータの構造を第12図に示す。第12
図の左のウエルに形成されたものがトンネルデバイスで
ある。ゲートに負の電位を与えることによりゲートと拡
散領域の重なり部分のバンドは第13図のようになり、価
電子帯から伝導帯への電子のトンネルが可能になる。そ
のトンネル電流の具体的特性を第14図に示す。第12図に
示されたインバータの動作原理は第15図の通りである。
第12図において入力がHigh（Vin＝5V）の場合、駆動部
のトンネルデバイスの抵抗は大きく、負荷のMOSFETのそ
れは小さくなり出力はLowになる。この時の動作点は第1
5図のＡにあたる。入力がLow（Vin＝0V）の場合、駆動
部の抵抗は小さく、負荷のそれは大きくなり出力はHigh
になる。この時の動作点は第15図のＢにあたる。
図の左のウエルに形成されたものがトンネルデバイスで
ある。ゲートに負の電位を与えることによりゲートと拡
散領域の重なり部分のバンドは第13図のようになり、価
電子帯から伝導帯への電子のトンネルが可能になる。そ
のトンネル電流の具体的特性を第14図に示す。第12図に
示されたインバータの動作原理は第15図の通りである。
第12図において入力がHigh（Vin＝5V）の場合、駆動部
のトンネルデバイスの抵抗は大きく、負荷のMOSFETのそ
れは小さくなり出力はLowになる。この時の動作点は第1
5図のＡにあたる。入力がLow（Vin＝0V）の場合、駆動
部の抵抗は小さく、負荷のそれは大きくなり出力はHigh
になる。この時の動作点は第15図のＢにあたる。
実施例９ 第16図に本発明の実施例を示す。
ｎ型Si基板１にｐ型ウエル２を通常のCMOSプロセスで
２つ形成する（第16図（ａ））。その後LOCOSにより酸
化膜３を形成し素子分離を行い（第16図（ｂ））、15nm
のゲート酸化膜９を形成し、次にAs＋イオンを80KeVの
エネルギーで５×1015cm-2打込み拡散領域を形成する
（第16図（ｃ））。As＋イオンのかわりにＰ＋イオンで
も構わない。次にゲート電極となる多結晶シリコン膜６
を200nmの厚さに被着させる。リンをデポジシヨンして
ｎ型化した後、写真蝕刻法を用いてゲート電極６を形成
する（第16図（ｄ））。次に300nmのSiO2膜をCVD法で被
着した後、コンタクト穴をあけ第12図（ｂ）のようにAl
電極配線を行う。（第12図（ａ））。
２つ形成する（第16図（ａ））。その後LOCOSにより酸
化膜３を形成し素子分離を行い（第16図（ｂ））、15nm
のゲート酸化膜９を形成し、次にAs＋イオンを80KeVの
エネルギーで５×1015cm-2打込み拡散領域を形成する
（第16図（ｃ））。As＋イオンのかわりにＰ＋イオンで
も構わない。次にゲート電極となる多結晶シリコン膜６
を200nmの厚さに被着させる。リンをデポジシヨンして
ｎ型化した後、写真蝕刻法を用いてゲート電極６を形成
する（第16図（ｄ））。次に300nmのSiO2膜をCVD法で被
着した後、コンタクト穴をあけ第12図（ｂ）のようにAl
電極配線を行う。（第12図（ａ））。
V0＝10Vの条件下でのインバータ伝達特性を第17図に
示す。インバータとして望ましい急しゆんな特性になつ
ている。第18図（ａ）のようなパルス波を入力した時の
出力を第18図（ｂ）に示す。この時、回路を流れる貫通
電流は第18図（ｃ）のように過渡的なものになつてい
る。
示す。インバータとして望ましい急しゆんな特性になつ
ている。第18図（ａ）のようなパルス波を入力した時の
出力を第18図（ｂ）に示す。この時、回路を流れる貫通
電流は第18図（ｃ）のように過渡的なものになつてい
る。
また、上記実施例における電位や半導体の極性を反転
させて形成した半導体装置も同様な働きをする。また、
ゲート酸化膜はSiO2のみならず、SiN,Ta2O5等の高誘電
率の膜でも構わない。
させて形成した半導体装置も同様な働きをする。また、
ゲート酸化膜はSiO2のみならず、SiN,Ta2O5等の高誘電
率の膜でも構わない。
上記実施例におけるゲート酸化膜９は、SiNとSiO2の
２層絶縁膜でも構わない。
２層絶縁膜でも構わない。
また上記実施例におけるゲート電極はポリサイドでも
構わない。
構わない。
上記実施例によれば、駆動部にトンネルデバイスを用
いたことにより特にｐチヤネルMOSFETにおいて問題にな
る短チヤネル効果を考慮する必要がないので微細化に好
適である。また本インバータはいずれの定常状態におい
ても一方の素子の抵抗が事実上無限大となり電流が流れ
ないので低消費電力性に優れる。
いたことにより特にｐチヤネルMOSFETにおいて問題にな
る短チヤネル効果を考慮する必要がないので微細化に好
適である。また本インバータはいずれの定常状態におい
ても一方の素子の抵抗が事実上無限大となり電流が流れ
ないので低消費電力性に優れる。
実施例10 本発明による他のインバータの構造を第19図に示す。
基板１及びウエル２内に形成されたものがトンネルデバ
イスである。ゲート６に電位を与えることによりゲート
６と拡散領域４の重なり部分のバンドは第20図のように
なり、価電子帯から伝導帯への電子のトンネル現象が起
こる。このトンネル電流の具体的特性を第21図に示す。
第19図に示されたインバータの動作原理は第22図の通り
である。第19図において入力がHIGH（Vin＝5V）の場
合、駆動部の抵抗は大きく、負荷のそれは小さくなり出
力はLOWになる。この時の動作点は第22図のＡにあた
る。入力がLOW（Vin＝0V）の場合、駆動部の抵抗は小さ
く、負荷のそれは大きくなり出力はHIGHになる。この時
の動作点は第22図のＢにあたる。
基板１及びウエル２内に形成されたものがトンネルデバ
イスである。ゲート６に電位を与えることによりゲート
６と拡散領域４の重なり部分のバンドは第20図のように
なり、価電子帯から伝導帯への電子のトンネル現象が起
こる。このトンネル電流の具体的特性を第21図に示す。
第19図に示されたインバータの動作原理は第22図の通り
である。第19図において入力がHIGH（Vin＝5V）の場
合、駆動部の抵抗は大きく、負荷のそれは小さくなり出
力はLOWになる。この時の動作点は第22図のＡにあた
る。入力がLOW（Vin＝0V）の場合、駆動部の抵抗は小さ
く、負荷のそれは大きくなり出力はHIGHになる。この時
の動作点は第22図のＢにあたる。
実施例11 本発明の第11の実施例を第23図に示す。
ｎ型Si基板１にｐ型ウエル２を１つ形成する（第23図
（ａ））。その後LOCOS法により酸化膜３を形成するこ
とにより素子分離を行い（第23図（ｂ））、15nmのゲー
ト酸化膜９を形成し、次にAs＋イオン及びＢ＋イオンを
打込み、拡散領域4,5を形成する（第23図（ｃ））。As
＋イオンのかわりにＰ＋イオンでも構わない。次にゲー
ト電極６と多結晶シリコン膜を200nmの厚さに被着させ
る。リンをデポジシヨンしてｎ型化した後、写真蝕刻法
を用いてゲート電極６を形成する（第23図（ｄ））。次
に300nmのSiO2膜をCVD法で被着した後、コンタクト穴を
あけ第19図（ｂ）のようにAl電極配線８を行う（第19図
（ａ））。
（ａ））。その後LOCOS法により酸化膜３を形成するこ
とにより素子分離を行い（第23図（ｂ））、15nmのゲー
ト酸化膜９を形成し、次にAs＋イオン及びＢ＋イオンを
打込み、拡散領域4,5を形成する（第23図（ｃ））。As
＋イオンのかわりにＰ＋イオンでも構わない。次にゲー
ト電極６と多結晶シリコン膜を200nmの厚さに被着させ
る。リンをデポジシヨンしてｎ型化した後、写真蝕刻法
を用いてゲート電極６を形成する（第23図（ｄ））。次
に300nmのSiO2膜をCVD法で被着した後、コンタクト穴を
あけ第19図（ｂ）のようにAl電極配線８を行う（第19図
（ａ））。
V0＝10Vの条件下でのインバータ伝達特性を第24図に
示す。インバータとして望ましい急しゆんな特性になつ
ている。第25図（ａ）のようなパルス波を入力した時の
出力を第25図（ｂ）に示す。この時、回路を流れる貫通
電流は第25図（ｃ）のような過渡的なものになつてい
る。
示す。インバータとして望ましい急しゆんな特性になつ
ている。第25図（ａ）のようなパルス波を入力した時の
出力を第25図（ｂ）に示す。この時、回路を流れる貫通
電流は第25図（ｃ）のような過渡的なものになつてい
る。
また上記実施例においてｎ型基板のかわりにｐ型基板
を用いてｎ型ウエルを形成して構成したインバータも同
様な働きをする。
を用いてｎ型ウエルを形成して構成したインバータも同
様な働きをする。
上記実施例におけるゲート酸化膜はSiO2のみならず、
SiN,Ta2O5等の高誘電率の膜または、これらの積層膜で
も構わない。
SiN,Ta2O5等の高誘電率の膜または、これらの積層膜で
も構わない。
上記実施例におけるゲート電極は多結晶シリコンのか
わりにW,Moあるいはそれらのシリサイドや、その多層膜
（ポリサイド）で構成しても構わない。
わりにW,Moあるいはそれらのシリサイドや、その多層膜
（ポリサイド）で構成しても構わない。
上記実施例によれば、トンネルデバイスのみを用いて
インバータを構成したことにより特にｐチヤネルMOSFET
において問題になる短チヤネル効果を考慮する必要がな
いので微細化に好適である。また本インバータはいずれ
の定常状態においても一方の素子の抵抗が事実上無限大
となり電流が流れないので低消費電力性に優れる。
インバータを構成したことにより特にｐチヤネルMOSFET
において問題になる短チヤネル効果を考慮する必要がな
いので微細化に好適である。また本インバータはいずれ
の定常状態においても一方の素子の抵抗が事実上無限大
となり電流が流れないので低消費電力性に優れる。
本発明によれば、低消費電力に特にすぐれたインバー
タ及びそれを応用した回路が得られる。本発明は、温度
依存性も極めて、小さいので、時計用LSIや、ICカード
用LSIの構成に適している。
タ及びそれを応用した回路が得られる。本発明は、温度
依存性も極めて、小さいので、時計用LSIや、ICカード
用LSIの構成に適している。
第１図は、本発明の構造及びその動作原理を説明する
図。第２図はトンネルデバイスの構造及び動作原理を説
明する図。第３図及び第４図は、本発明の実施例１の構
造及びプロセスを説明する図。第５図は、本発明の実施
例２を示す断面図である。第６図は本発明の実施例３を
示す断面図である。第７図は本発明の実施例４を示す平
面図及び断面図である。第８図乃至第11図は本発明第５
乃至第７の実施例を説明する図である。 第12図（ａ）は本発明の実施例８の断面図、第12図
（ｂ）はその結線図。第13図はトンネル現象が起る時の
界面近傍のバンド図。第14図はトンネル電流の特性図。
第15図は本インバータの動作原理を表す図。第16図は本
インバータの製造工程を工程順に示す断面図。第17図は
本インバータの伝達特性を表す。第18図（ａ）は実施例
８において入力したパルスを示す図。第18図（ｂ）はそ
の出力を示す図。第18図（ｃ）はその時の貫通電流を示
す図。 第19図（ａ）は本発明の実施例10の断面図。第19図
（ｂ）はその結線図。第20図はトンネル現象が起る時の
界面近傍のバンド図。第21図はトンネル電流の特性図。
第22図は本インバータの動作原理を表す図。第23図は本
インバータの製造工程を工程順に示す断面図。第24図は
本インバータの伝達特性を表す。第25図（ａ）は実施例
10において入力したパルスを示す図、第25図（ｂ）はそ
の出力を示す図。第25図（ｃ）はその時の貫通電流を示
す図。 １……ｎ型Si基板、２……ｐウエル、３……素子間分離
領域、４……ｎ＋領域、５……ｐ＋領域、６……多結晶
シリコンゲート電極、７……SiO2膜、８……Al配線、９
……ゲート酸化膜、10……ゲート絶縁膜、11……ゲート
電極、12……多結晶シリコン抵抗体。
図。第２図はトンネルデバイスの構造及び動作原理を説
明する図。第３図及び第４図は、本発明の実施例１の構
造及びプロセスを説明する図。第５図は、本発明の実施
例２を示す断面図である。第６図は本発明の実施例３を
示す断面図である。第７図は本発明の実施例４を示す平
面図及び断面図である。第８図乃至第11図は本発明第５
乃至第７の実施例を説明する図である。 第12図（ａ）は本発明の実施例８の断面図、第12図
（ｂ）はその結線図。第13図はトンネル現象が起る時の
界面近傍のバンド図。第14図はトンネル電流の特性図。
第15図は本インバータの動作原理を表す図。第16図は本
インバータの製造工程を工程順に示す断面図。第17図は
本インバータの伝達特性を表す。第18図（ａ）は実施例
８において入力したパルスを示す図。第18図（ｂ）はそ
の出力を示す図。第18図（ｃ）はその時の貫通電流を示
す図。 第19図（ａ）は本発明の実施例10の断面図。第19図
（ｂ）はその結線図。第20図はトンネル現象が起る時の
界面近傍のバンド図。第21図はトンネル電流の特性図。
第22図は本インバータの動作原理を表す図。第23図は本
インバータの製造工程を工程順に示す断面図。第24図は
本インバータの伝達特性を表す。第25図（ａ）は実施例
10において入力したパルスを示す図、第25図（ｂ）はそ
の出力を示す図。第25図（ｃ）はその時の貫通電流を示
す図。 １……ｎ型Si基板、２……ｐウエル、３……素子間分離
領域、４……ｎ＋領域、５……ｐ＋領域、６……多結晶
シリコンゲート電極、７……SiO2膜、８……Al配線、９
……ゲート酸化膜、10……ゲート絶縁膜、11……ゲート
電極、12……多結晶シリコン抵抗体。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武田 英次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭58−135674（ＪＰ，Ａ) 特開 昭62−264654（ＪＰ，Ａ) 実開 昭56−43176（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092 H01L 29/78
Claims (4)
- 【請求項１】第１導電型の半導体基板と 該半導体基板に離間して形成された第２導電型の第１及
び第２ウェルと、 該第１及び第２ウェルの夫々の内部に形成された第１導
電型の第１及び第２の拡散領域と、 該第１及び第２拡散領域の夫々の上部に絶縁膜を介して
設けられた第１及び第２ゲート電極とを有し、 上記第１ゲート電極には第１の電圧が印加され、 上記第１ウェルに該第１ゲート電極から離間して形成さ
れた該第１ウェルより不純物濃度の高い第２導電型領域
と上記第２拡散領域は結線されて且つ該第１の電圧に対
する出力となり、 上記第２ウェルは接地され、且つ 上記第１拡散領域には第２の電圧が、上記第２ゲート電
極には第３の電圧がそれぞれ印加されるように構成さ
れ、 上記第２の電圧は上記第１拡散領域と上記第１ウェルと
のpn接合に対し逆方向の電界を印加するものであり、且
つ 上記第１の電圧は該pn接合に電流が生じるように該第１
拡散領域に反転領域を形成するlowの値と該pn接合の電
流を抑えるHighの値との間で変化することを特徴とする
半導体装置。 - 【請求項２】第１導電型の半導体基板と 該半導体基板に離間して形成された第２導電型の第１及
び第２ウェルと、 該第１ウェル内部に形成された第１導電型の拡散領域
と、 該拡散領域の上部に絶縁膜を介して設けられた第１ゲー
ト電極と、 該第２ウェル内部に離間して形成された第１導電型のソ
ース並びにドレイン領域及び第２ウェル上部に絶縁膜を
介して設けられた第２ゲート電極からなるMISFETを有
し、 上記第１及び第２ゲート電極には第１の電圧が印加さ
れ、 上記第１ウェルに該第１ゲート電極から離間して形成さ
れた該第１ウェルより不純物濃度の高い第２導電型領域
と上記ソース領域並びにドレイン領域の一方は結線され
て且つ該第１の電圧に対する出力となり、 上記ソース領域並びにドレイン領域の他方及び上記第２
ウェルは接地され、且つ 上記拡散領域には第２の電圧が印加されるように構成さ
れ、 上記第２の電圧は上記拡散領域と上記第１ウェルとのpn
接合に対し逆方向の電界を印加するものであり、且つ 上記第１の電圧は該pn接合に電流が生じるように該拡散
領域に反転領域を形成するLowの値と該pn接合の電流を
抑えるHighの値との間で変化することを特徴とする半導
体装置。 - 【請求項３】第１導電型の半導体基板と 該半導体基板に形成された第２導電型のウェルと、 該ウェルの内部に形成された第１導電型の第１拡散領域
と、 該半導体基板に形成された第２導電型の第２拡散領域
と、 該第１及び第２拡散領域の夫々の上部に絶縁膜を介して
設けられた第１及び第２ゲート電極とを有し、 上記第１及び第２ゲート電極には第１の電圧が印加さ
れ、 上記第１ウェルに該第１ゲート電極から離間して形成さ
れた該第１ウェルより不純物濃度の高い第２導電型領域
と上記半導体基板は結線されて且つ該第１の電圧に対す
る出力となり、 上記第２拡散領域は接地され、且つ 上記第１拡散領域には第２の電圧が印加されるように構
成され、 上記第２の電圧は上記第１拡散領域と上記第１ウェルと
のpn接合に対し逆方向の電界を印加するものであり、且
つ 上記第１の電圧は該pn接合に電流が生じるように該第１
拡散領域に反転領域を形成するLowの値と該pn接合の電
流を抑えるHighの値との間で変化することを特徴とする
半導体装置。 - 【請求項４】上記半導体基板は、Ge,GaAs,InAs,又はInS
bのいずれかであることを特徴とする請求項１に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060375A JP2852046B2 (ja) | 1988-03-16 | 1988-03-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060375A JP2852046B2 (ja) | 1988-03-16 | 1988-03-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01235370A JPH01235370A (ja) | 1989-09-20 |
| JP2852046B2 true JP2852046B2 (ja) | 1999-01-27 |
Family
ID=13140326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63060375A Expired - Fee Related JP2852046B2 (ja) | 1988-03-16 | 1988-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2852046B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107453749B (zh) * | 2016-05-31 | 2020-09-01 | 展讯通信（上海）有限公司 | 一种逻辑门电路的版图 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643176U (ja) * | 1979-09-10 | 1981-04-20 | ||
| JPH0728035B2 (ja) * | 1982-02-08 | 1995-03-29 | 日本電気株式会社 | 半導体装置 |
| JPS62264654A (ja) * | 1986-05-12 | 1987-11-17 | Nec Corp | 二重拡散形相補型ｍｏｓｆｅｔ集積回路 |
-
1988
- 1988-03-16 JP JP63060375A patent/JP2852046B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01235370A (ja) | 1989-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |