JPH02220474A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02220474A JPH02220474A JP1040196A JP4019689A JPH02220474A JP H02220474 A JPH02220474 A JP H02220474A JP 1040196 A JP1040196 A JP 1040196A JP 4019689 A JP4019689 A JP 4019689A JP H02220474 A JPH02220474 A JP H02220474A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- semiconductor film
- thickness
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 239000012535 impurity Substances 0.000 claims description 24
- 238000009792 diffusion process Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 5
- 239000012212 insulator Substances 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、デジタル回路に用いる負荷素子に好適な半導
体装置に関する。
体装置に関する。
（従来の技術）
通常、インバータ回路、ＮＡＮＤ回路あるいはＮＯＲ回
路等のデジタル回路では、 Ｎ型ＭＯＳＦＥＴのみで構
成している場合には、負荷素子として、デイプレッショ
ン型のＮ型ＭＯ３ＦＥＴが用いられている。この種の負
荷素子としては、抵抗、エンハンスメント型ＭＯ３ＦＥ
Ｔおよびデイプレッション型のＮ型ＭＯ３ＦＥＴの三種
類があり、第３図に示すように、抵抗の特性曲線９１、
エンハンスメント型ＭＯＳＦＥＴの特性曲線９２および
デイプレッション型のＮ型ＭＯ５Ｆ［ＥＴの特性曲線９
３は、夫々その電圧電流特性が異なり、特に、より定電
流の負荷素子としてはデイプレッション型のＮ型ＭＯＳ
ＦＥＴが好ましいが、理想的な特性曲線９４には程遠い
ものであった。
路等のデジタル回路では、 Ｎ型ＭＯＳＦＥＴのみで構
成している場合には、負荷素子として、デイプレッショ
ン型のＮ型ＭＯ３ＦＥＴが用いられている。この種の負
荷素子としては、抵抗、エンハンスメント型ＭＯ３ＦＥ
Ｔおよびデイプレッション型のＮ型ＭＯ３ＦＥＴの三種
類があり、第３図に示すように、抵抗の特性曲線９１、
エンハンスメント型ＭＯＳＦＥＴの特性曲線９２および
デイプレッション型のＮ型ＭＯ５Ｆ［ＥＴの特性曲線９
３は、夫々その電圧電流特性が異なり、特に、より定電
流の負荷素子としてはデイプレッション型のＮ型ＭＯＳ
ＦＥＴが好ましいが、理想的な特性曲線９４には程遠い
ものであった。
即ち、従来のデイプレッション型のＮ型ＭＯ３−ＦＥＴ
は、第３図に示すように、 Ｐ Ｆ！：！Ｓ ｉ半導体
基板９５の表面に、Ｎ型不純物を注入してソース領域９
６およびドレイン領域９７を形成する。このソース領域
９６およびドレイ領域９７の間にはチャネル領域を形成
するために、半導体基板９５の表面に酸化シリコン（Ｓ
ｉｎ２）などからなる絶縁膜９８を介して金属ゲート電
極９９が設けられている。このような構造であっては、
ソース領域９６の電位ＶＯＯが上昇した場合、ボディ効
果によってしきい値が正の方向にシフトする為に、負荷
素子としての特性（定電流源）が、第５図に示したよう
に、特性曲線９３の様になるので、理想的な特性的１＠
９４に近付けることは困麺となる。また、このような特
性曲線９３であっては、取扱う信号がデジタル信号であ
るために、スイッチング特性、すなわち、信号波形の立
ち上がり立ち下がりが鈍くなると、高い周波数の信号処
理が扱い歎くなってしまう等の欠点があった。
は、第３図に示すように、 Ｐ Ｆ！：！Ｓ ｉ半導体
基板９５の表面に、Ｎ型不純物を注入してソース領域９
６およびドレイン領域９７を形成する。このソース領域
９６およびドレイ領域９７の間にはチャネル領域を形成
するために、半導体基板９５の表面に酸化シリコン（Ｓ
ｉｎ２）などからなる絶縁膜９８を介して金属ゲート電
極９９が設けられている。このような構造であっては、
ソース領域９６の電位ＶＯＯが上昇した場合、ボディ効
果によってしきい値が正の方向にシフトする為に、負荷
素子としての特性（定電流源）が、第５図に示したよう
に、特性曲線９３の様になるので、理想的な特性的１＠
９４に近付けることは困麺となる。また、このような特
性曲線９３であっては、取扱う信号がデジタル信号であ
るために、スイッチング特性、すなわち、信号波形の立
ち上がり立ち下がりが鈍くなると、高い周波数の信号処
理が扱い歎くなってしまう等の欠点があった。
（発明が解決しようとする課題）
上述したように、従来の半導体装置の欠点を改良したも
ので、絶縁体の表面に堆積させた半導体膜の膜厚をチャ
ネル領域に形成される空乏層の厚さより薄く形成するこ
とによって負荷素子に適した半導体装置としての特性（
定電流源）を理想的な特性曲線に近付けるよう構成する
と共に、スイッチング特性の良好なデジタル回路を構成
可能な半導体装置を得ることを目的とする。
ので、絶縁体の表面に堆積させた半導体膜の膜厚をチャ
ネル領域に形成される空乏層の厚さより薄く形成するこ
とによって負荷素子に適した半導体装置としての特性（
定電流源）を理想的な特性曲線に近付けるよう構成する
と共に、スイッチング特性の良好なデジタル回路を構成
可能な半導体装置を得ることを目的とする。
（課題を解決するための手段及びその作用）本発明は、
ソース領域とケート領域の間への印加電圧がＯＶの時に
チャネルが形成されているデプレッション型ＭＯＳＦＥ
Ｔを構成するものにおいて、そのチャネルが形成されて
いるチャネル領域の導電型と、ソース領域及びゲート領
域を形成する導電型とは同一の導電型で構成し、かつソ
ース領域及びゲート領域の不純物濃度よりチャネル領域
の不純物濃度を低くして構成し、その半導体膜の厚さが
そのチャネル内に形成される空乏層の厚さより薄く形成
した半導体装置である。特に、上記半導体膜の厚みＤは
１次式で得られる値であれば好ましい。
ソース領域とケート領域の間への印加電圧がＯＶの時に
チャネルが形成されているデプレッション型ＭＯＳＦＥ
Ｔを構成するものにおいて、そのチャネルが形成されて
いるチャネル領域の導電型と、ソース領域及びゲート領
域を形成する導電型とは同一の導電型で構成し、かつソ
ース領域及びゲート領域の不純物濃度よりチャネル領域
の不純物濃度を低くして構成し、その半導体膜の厚さが
そのチャネル内に形成される空乏層の厚さより薄く形成
した半導体装置である。特に、上記半導体膜の厚みＤは
１次式で得られる値であれば好ましい。
Ｄく２［εφＦ／ （Ｉ Ｎ＾］１″
（但し、Ｎ＾は半導体膜の不純物濃度、φＦは禁止帯中
央から測ったフェルミエネルギー Ｅは半導体膜の誘電
率、ｑは電子電荷量である。）半導体膜の厚みＤが上記
条件を満たす場合、ソース領域の電位が上昇してもチャ
ネル領域の電位はゲート電極によって支配されているた
めに、基板バイアスの影響を受けない、したがって、ボ
ディ効果によるしきい値電圧の正方向へのシフトがなく
なるので、理想的な特性曲線に近付けることが可能とな
る。第３図の曲線２１は、本発明による負荷素子の負荷
特性を示したもので、明らかに理想的な負荷特性に近い
ものとなる。
央から測ったフェルミエネルギー Ｅは半導体膜の誘電
率、ｑは電子電荷量である。）半導体膜の厚みＤが上記
条件を満たす場合、ソース領域の電位が上昇してもチャ
ネル領域の電位はゲート電極によって支配されているた
めに、基板バイアスの影響を受けない、したがって、ボ
ディ効果によるしきい値電圧の正方向へのシフトがなく
なるので、理想的な特性曲線に近付けることが可能とな
る。第３図の曲線２１は、本発明による負荷素子の負荷
特性を示したもので、明らかに理想的な負荷特性に近い
ものとなる。
（実施例）
以下１本発明の実施例について詳細に説明する。
第１図には本発明の半導体装置の原理を説明する図を断
面構成図で示し、第２図に示すようなインバータ回路に
適用した場合について説明する。
面構成図で示し、第２図に示すようなインバータ回路に
適用した場合について説明する。
このインバータ回路を構成する半導体装置は、ＭＯＳＦ
ＥＴ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ ＦｉｅｌｄＥｆｆｅｃｔτｒａｎｓｉｓｔ
ｏｒ）を構成し、基体となるＳｉｎ。
ＥＴ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ ＦｉｅｌｄＥｆｆｅｃｔτｒａｎｓｉｓｔ
ｏｒ）を構成し、基体となるＳｉｎ。
の絶縁層１の表面上にＳｉの半導体膜２が堆積して形成
され、この半導体膜２はＰ型半導体であるが、第２図に
示したインバータ回路のドライブ素子１０と負荷素子１
１とを形成するために、ドライブ素子１０のソース及び
ドレイン１３と、負荷素子１１のソース１３（ドライブ
素子ｌＯのドレイン１３と共通であるため、参照符号は
同一の番号を用いて説明する）及びドレイン１４とを構
成する所定のパターンの領域は、Ｎ型高濃度不純物の拡
散した半導体膜が形成されている。この半導体膜２の表
面には。
され、この半導体膜２はＰ型半導体であるが、第２図に
示したインバータ回路のドライブ素子１０と負荷素子１
１とを形成するために、ドライブ素子１０のソース及び
ドレイン１３と、負荷素子１１のソース１３（ドライブ
素子ｌＯのドレイン１３と共通であるため、参照符号は
同一の番号を用いて説明する）及びドレイン１４とを構
成する所定のパターンの領域は、Ｎ型高濃度不純物の拡
散した半導体膜が形成されている。この半導体膜２の表
面には。
絶縁膜１５を介してドライブ素子１０のゲート電極１６
と負荷素子１１のゲート電極１７とが離間して形成され
、ゲート電極１６はドライブ素子１０のソース１２及び
ドレイン１３との間に形成したチャネル領域１８に対向
するように配置されていて、ゲート電極１７は負荷素子
１１のソース１３及びドレイン１４との間に形成したチ
ャネル領域１９に対向するように配置されている。
と負荷素子１１のゲート電極１７とが離間して形成され
、ゲート電極１６はドライブ素子１０のソース１２及び
ドレイン１３との間に形成したチャネル領域１８に対向
するように配置されていて、ゲート電極１７は負荷素子
１１のソース１３及びドレイン１４との間に形成したチ
ャネル領域１９に対向するように配置されている。
この基本となるＳ ｉ Ｏ２の絶縁層１はＳｉ基板２０
の上に設けられているが、絶縁層１やＳｉ基板２０を用
いずに、半導体膜２を直接、サファイヤのような絶縁物
上に形成する Ｓ ＯＳ （Ｓｉｌｉｃｏｎ−Ｏｎ −
５ａｐｐｈｉｒｅ）構造で構成してもよい。
の上に設けられているが、絶縁層１やＳｉ基板２０を用
いずに、半導体膜２を直接、サファイヤのような絶縁物
上に形成する Ｓ ＯＳ （Ｓｉｌｉｃｏｎ−Ｏｎ −
５ａｐｐｈｉｒｅ）構造で構成してもよい。
尚、このゲート電極１７は、負荷素子１１のソース１３
と同電位となるように電気的に接続され、出力電位ｖｏ
Ｕ丁となるように構成されている。また。
と同電位となるように電気的に接続され、出力電位ｖｏ
Ｕ丁となるように構成されている。また。
ドライブ素子ｌＯのソース１２は接地ＧＮＤされ、ゲー
ト電極１６は入力電位ｖｘＮ、そして、負荷素子１１の
ドレイン１４は電源電位ｖＤＤに保持して構成されてい
る。
ト電極１６は入力電位ｖｘＮ、そして、負荷素子１１の
ドレイン１４は電源電位ｖＤＤに保持して構成されてい
る。
特に、この負荷素子１１は、ソース・ゲート間の印加電
圧がＯＶの時にチャネルが形成されている。
圧がＯＶの時にチャネルが形成されている。
そして、絶縁層１の表面上に形成されている半導体膜２
の厚さが負荷素子１１のソース１３及びドレイン１４と
の間のチャネル領域１９に形成される空乏層の厚さより
薄く形成されている。この関係は、半導体膜２の厚さＤ
が、 Ｄ ＝ ２ ［ｇ φＦ／ｑＮＡコ ”″（但
し、ＮＡは半導体膜の不純物濃度、φＦは禁止帯中央か
ら測ったフェルミエネルギー Ｅは半導体膜の誘電率、
ｑは電子電荷量である。）で示される寸法以下の関係を
満足するように形成されている。
の厚さが負荷素子１１のソース１３及びドレイン１４と
の間のチャネル領域１９に形成される空乏層の厚さより
薄く形成されている。この関係は、半導体膜２の厚さＤ
が、 Ｄ ＝ ２ ［ｇ φＦ／ｑＮＡコ ”″（但
し、ＮＡは半導体膜の不純物濃度、φＦは禁止帯中央か
ら測ったフェルミエネルギー Ｅは半導体膜の誘電率、
ｑは電子電荷量である。）で示される寸法以下の関係を
満足するように形成されている。
尚、半導体膜２の厚さＤが、上式の関係を越えると、ゲ
ート電極が半導体膜を全て空乏化させることが不可能と
なる。上式はゲート電極によって形成させる空乏層の最
大値を示している。空乏層の基板から深さ（幅）は１表
面電位が２φＦをこえた場合に最大となる。これは、ポ
アソン方程式％式％（ となり、表面（Ｘ＝Ｏ）の電位を、空乏層の幅が最大と
なる２φＦとすると、 ２φＦ ＝ （ＩＮＡＤ”／２ε となるので。
ート電極が半導体膜を全て空乏化させることが不可能と
なる。上式はゲート電極によって形成させる空乏層の最
大値を示している。空乏層の基板から深さ（幅）は１表
面電位が２φＦをこえた場合に最大となる。これは、ポ
アソン方程式％式％（ となり、表面（Ｘ＝Ｏ）の電位を、空乏層の幅が最大と
なる２φＦとすると、 ２φＦ ＝ （ＩＮＡＤ”／２ε となるので。
Ｄ ＝ ２ ［ε φＦ／ （Ｉ ＮＡコ １′２とな
る。
る。
この様な本発明の半導体装置は、インバータ回路の負荷
素子として用いることにより、第３図中の特性曲線２１
で示すように、理想的な負荷（特性曲線９４）をインバ
ータ回路に設けたと同様な特性を有する負荷素子が得ら
れる。尚、第３図中に単なる抵抗負荷の特性曲線２３と
従来のデイプレッション型負荷素子の特性曲線９３につ
いても比較のために示した。このことは、デジタル回路
におけるデジタル信号を扱う場合、そのスイッチング特
性が良好となることから、高速なスイッチングが可能と
なり、より周波数の高い信号も容易に取扱うことができ
るのである。
素子として用いることにより、第３図中の特性曲線２１
で示すように、理想的な負荷（特性曲線９４）をインバ
ータ回路に設けたと同様な特性を有する負荷素子が得ら
れる。尚、第３図中に単なる抵抗負荷の特性曲線２３と
従来のデイプレッション型負荷素子の特性曲線９３につ
いても比較のために示した。このことは、デジタル回路
におけるデジタル信号を扱う場合、そのスイッチング特
性が良好となることから、高速なスイッチングが可能と
なり、より周波数の高い信号も容易に取扱うことができ
るのである。
次に１本発明の半導体装置をインバータ回路中に設けた
負荷素子として構成した場合の製造工程について第４図
を用いて説明する。先ず、第４図（ａ）に示すように、
シリコン半導体基板３０上にスパッタリング法（もしく
はＣＶＤ法）により、酸化膜３１を全面に１−程度の厚
さで堆積し、その上に多結晶シリコン膜３２を１ 、０
００人程変地積する。
負荷素子として構成した場合の製造工程について第４図
を用いて説明する。先ず、第４図（ａ）に示すように、
シリコン半導体基板３０上にスパッタリング法（もしく
はＣＶＤ法）により、酸化膜３１を全面に１−程度の厚
さで堆積し、その上に多結晶シリコン膜３２を１ 、０
００人程変地積する。
この多結晶シリコン膜３２は、第４図（ｂ）に示すよう
に、ビームアニール法（あるいはヒートアニル法）を用
いて多結晶シリコンを単結晶シリコンとした後、ホウ素
（Ｂ）（Ｐ型導電型を形成するための不純物）を全面に
イオン注入してＰ型車結晶シリコン膜３３を形成する。
に、ビームアニール法（あるいはヒートアニル法）を用
いて多結晶シリコンを単結晶シリコンとした後、ホウ素
（Ｂ）（Ｐ型導電型を形成するための不純物）を全面に
イオン注入してＰ型車結晶シリコン膜３３を形成する。
このＰ型車結晶シリコン膜３３が第１図で示した半導体
膜２に対応する。
膜２に対応する。
Ｐ型車結晶シリコン膜３３の表面は、その全面にゲ−ト
酸化膜３４を設けるため、酸化雰囲気中で処理する熱酸
化法により５００人程変地酸化膜層を形成する。そして
、第４図（ｃ）に示すように、このゲート酸化膜３４上
にレジスト膜３５を設け、このレジスト膜３５の負荷素
子を形成するための部分には、所定のパターンの開孔３
６を形成し、Ｐ型車結晶シリコン膜３３内にリン（Ｐ）
（Ｎ型導電型を形成するための不純物）をしきい値制御
によりイオン注入してＮ型不純物領域３７を形成する。
酸化膜３４を設けるため、酸化雰囲気中で処理する熱酸
化法により５００人程変地酸化膜層を形成する。そして
、第４図（ｃ）に示すように、このゲート酸化膜３４上
にレジスト膜３５を設け、このレジスト膜３５の負荷素
子を形成するための部分には、所定のパターンの開孔３
６を形成し、Ｐ型車結晶シリコン膜３３内にリン（Ｐ）
（Ｎ型導電型を形成するための不純物）をしきい値制御
によりイオン注入してＮ型不純物領域３７を形成する。
Ｎ型不純物領域３７を形成した後、レジスト膜３５は除
去し、ゲート酸化膜３４の表面に、第４図（ｄ）に示す
ように、ＣＶＤ法により３ 、５００人程変地厚さに多
結晶シリコンを堆積して多結晶シリコン膜３８を形成し
、この多結晶シリコンＶ３３８上のドライブ素子領域の
上にのみレジスト膜３９で被膜し、このレジスト膜３９
の被膜していない部分に、Ｎ型導電型を形成するための
不純物であるリンをイオン注入してＮ型多結晶シリコン
領域４０を形成する。そして、レジスト膜３９は削除し
、次に、第４図（ｅ）に示すように、新たにレジスト膜
４１を形成されたＮ型多結晶シリコン領域４０の上にの
み被膜して、レジスト膜４１の被膜していない部分に、
Ｐ型導電型を形成するための不純物であるホウ素をイオ
ン注入してＰ型多結晶シリコン領域４２を形成する。そ
して、レジスト膜４１は除去し、新たにゲート電極領域
形成用のレジスト膜４３をＮ型多結晶シリコン領域４０
及びＰ型多結晶シリコン領域４２に被膜し、第４図（ｆ
）に示すように、ＲＩＥ技術を用いて多結晶シリコンｆ
ｉ （４０，４２）をバターニングする。その後、パタ
ニングされたレジスト膜４３を残したまま、レジストブ
ロック法を用いて、多結晶シリコン膜３２である半導体
膜内にＮ型導電型を形成するための不純物であるひ素（
Ａｓ）をイオン注入して、第４図（ｇ）に示すように、
ドライブ素子と負荷素子のソース・ドレインに相当する
部分にＮ型高濃度不純物領域４４を形成し、最後にレジ
スト膜４３を除去し、ドライブ素子のゲート電極４５と
負荷素子のゲート電極４６を露出して、第４図（ｈ）に
示すように。
去し、ゲート酸化膜３４の表面に、第４図（ｄ）に示す
ように、ＣＶＤ法により３ 、５００人程変地厚さに多
結晶シリコンを堆積して多結晶シリコン膜３８を形成し
、この多結晶シリコンＶ３３８上のドライブ素子領域の
上にのみレジスト膜３９で被膜し、このレジスト膜３９
の被膜していない部分に、Ｎ型導電型を形成するための
不純物であるリンをイオン注入してＮ型多結晶シリコン
領域４０を形成する。そして、レジスト膜３９は削除し
、次に、第４図（ｅ）に示すように、新たにレジスト膜
４１を形成されたＮ型多結晶シリコン領域４０の上にの
み被膜して、レジスト膜４１の被膜していない部分に、
Ｐ型導電型を形成するための不純物であるホウ素をイオ
ン注入してＰ型多結晶シリコン領域４２を形成する。そ
して、レジスト膜４１は除去し、新たにゲート電極領域
形成用のレジスト膜４３をＮ型多結晶シリコン領域４０
及びＰ型多結晶シリコン領域４２に被膜し、第４図（ｆ
）に示すように、ＲＩＥ技術を用いて多結晶シリコンｆ
ｉ （４０，４２）をバターニングする。その後、パタ
ニングされたレジスト膜４３を残したまま、レジストブ
ロック法を用いて、多結晶シリコン膜３２である半導体
膜内にＮ型導電型を形成するための不純物であるひ素（
Ａｓ）をイオン注入して、第４図（ｇ）に示すように、
ドライブ素子と負荷素子のソース・ドレインに相当する
部分にＮ型高濃度不純物領域４４を形成し、最後にレジ
スト膜４３を除去し、ドライブ素子のゲート電極４５と
負荷素子のゲート電極４６を露出して、第４図（ｈ）に
示すように。
配線４７．保護膜４８等を設けて基本的な構造の製造工
程は完了する。
程は完了する。
この時の負荷素子の具体的な形状パラメータは。
Ｎ型不純物領域３７のピーク不純物濃度ＮＡ：ｌＸｌ０
”ｃｍ−１ 半導体膜の厚さ ： １，０００人 禁止帯中央から測ったフェルミエネルギーφＦ ニー０
，３４８Ｖ （ａｔ ３０ＯＫ） 半導体膜の誘電率ｉ ： １．０３５９４Ｘ１０−
”Ｆ／ａｍ電子電荷量ｑ ： １．６０２１８Ｘ１
０−” （Ｃ）尚、他の形状パラメータは、 Ｎ型高濃度不純物領域４４のピーク不純物濃度 ：Ｉ
ＸＩＯ”ＣＩ＋−’ Ｎ型ゲート電ｔ＠４５の不純物濃度 ： ｌＸｌ０”
ａｍ−”Ｎ型ゲート電極４５の厚さ ： ３，０００
人である。
”ｃｍ−１ 半導体膜の厚さ ： １，０００人 禁止帯中央から測ったフェルミエネルギーφＦ ニー０
，３４８Ｖ （ａｔ ３０ＯＫ） 半導体膜の誘電率ｉ ： １．０３５９４Ｘ１０−
”Ｆ／ａｍ電子電荷量ｑ ： １．６０２１８Ｘ１
０−” （Ｃ）尚、他の形状パラメータは、 Ｎ型高濃度不純物領域４４のピーク不純物濃度 ：Ｉ
ＸＩＯ”ＣＩ＋−’ Ｎ型ゲート電ｔ＠４５の不純物濃度 ： ｌＸｌ０”
ａｍ−”Ｎ型ゲート電極４５の厚さ ： ３，０００
人である。
上述した実施例では、ゲート電極４５．４６にアルミニ
ウムを用いたが、タングステン・モリブデン等の高融点
金属でもよい、また、負荷素子のチャネル部にＰ型不純
物領域が存在してもよい。
ウムを用いたが、タングステン・モリブデン等の高融点
金属でもよい、また、負荷素子のチャネル部にＰ型不純
物領域が存在してもよい。
このようにして得られたインバータ回路は、負荷素子が
理想的な負荷特性、すなわち理想的な定電流源に近い電
流電圧特性を有するので、高速なスイッチング信号を扱
うことができる。
理想的な負荷特性、すなわち理想的な定電流源に近い電
流電圧特性を有するので、高速なスイッチング信号を扱
うことができる。
以上、上述したように、本発明によれば、理想的な定電
流源に近い電流電圧特性を有する半導体装置を構成でき
るので、デジタル回路での負荷素子に適用することによ
って、高速な信号処理が可能となり、ひいては優れた高
速化集積回路を構成できるなどの優れた効果を発揮でき
る。
流源に近い電流電圧特性を有する半導体装置を構成でき
るので、デジタル回路での負荷素子に適用することによ
って、高速な信号処理が可能となり、ひいては優れた高
速化集積回路を構成できるなどの優れた効果を発揮でき
る。
第１図は本発明の半導体装置の原理を説明する構成断面
図、第２図は本発明の半導体装置を適用したインバータ
回路の回路図、第３図は本発明の詳細な説明する特性曲
線図、第４図は本発明の一実施例の半導体装置の製造工
程を示す工程図、第５図は従来の半導体装置の断面図で
ある。 １・・・ＳｉＯ□の絶縁層、 ２・・・Ｓｉの半導体膜
。 １０・・・ドライブ素子、 １１・・・負荷素子。 １２・・・ソース、１３・・・ドレイン（ソース）、１
４・・・ドレイン、 １５・・・絶縁膜、ｌ６
・・・ドライブ素子のゲート電極。 １７・・・負荷素子１１のゲート電極、１８・・・ドラ
イブ素子のチャネル領域、１９・・・負荷素子のチャネ
ル領域、 ２０・・・Ｓｉ基板。
図、第２図は本発明の半導体装置を適用したインバータ
回路の回路図、第３図は本発明の詳細な説明する特性曲
線図、第４図は本発明の一実施例の半導体装置の製造工
程を示す工程図、第５図は従来の半導体装置の断面図で
ある。 １・・・ＳｉＯ□の絶縁層、 ２・・・Ｓｉの半導体膜
。 １０・・・ドライブ素子、 １１・・・負荷素子。 １２・・・ソース、１３・・・ドレイン（ソース）、１
４・・・ドレイン、 １５・・・絶縁膜、ｌ６
・・・ドライブ素子のゲート電極。 １７・・・負荷素子１１のゲート電極、１８・・・ドラ
イブ素子のチャネル領域、１９・・・負荷素子のチャネ
ル領域、 ２０・・・Ｓｉ基板。
Claims (3)
- （１）ソース領域とゲート領域の間への印加電圧がＯＶ
の時にチャネルが形成されているデプレション型ＭＯＳ
ＦＥＴを構成するものにおいて、そのチャネルが形成さ
れているチャネル領域の導電型と、ソース領域及びゲー
ト領域を形成する導電型とは同一の導電型で構成し、か
つソース領域及びゲート領域の不純物濃度よりチャネル
領域の不純物濃度を低くして構成し、前記半導体膜の厚
さを前記チャネル内に形成される空乏層の厚さより薄く
したことを特徴とする半導体装置。 - （２）半導体膜の厚さを次の式 ２ ［εφ＿Ｆ／ｑＮ＿Ａ］＾１＾／＾２ （但し、Ｎ＿Ａは半導体膜の不純物濃度、φ＿Ｆは禁止
帯中央から測ったフェルミエネルギー、εは半導体膜の
誘電率、ｑは電子電荷量である。） で示される寸法以下の厚さで形成したことを特徴とする
請求項１記載の半導体装置。 - （３）Ｐ型半導体膜を基体として用い、空乏層の形成さ
れる領域をＮ＾−型半導体膜で形成し、ソース領域及び
ゲート領域をＮ＾＋型高濃度拡散領域で形成したことを
特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040196A JPH02220474A (ja) | 1989-02-22 | 1989-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040196A JPH02220474A (ja) | 1989-02-22 | 1989-02-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02220474A true JPH02220474A (ja) | 1990-09-03 |
Family
ID=12574031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1040196A Pending JPH02220474A (ja) | 1989-02-22 | 1989-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02220474A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049410A (ja) * | 2009-08-28 | 2011-03-10 | National Institute Of Advanced Industrial Science & Technology | 炭化珪素絶縁ゲート電界効果トランジスタを用いたインバータ回路および論理ゲート回路 |
-
1989
- 1989-02-22 JP JP1040196A patent/JPH02220474A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049410A (ja) * | 2009-08-28 | 2011-03-10 | National Institute Of Advanced Industrial Science & Technology | 炭化珪素絶縁ゲート電界効果トランジスタを用いたインバータ回路および論理ゲート回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4768076A (en) | Recrystallized CMOS with different crystal planes | |
| US5385855A (en) | Fabrication of silicon carbide integrated circuits | |
| US3855610A (en) | Semiconductor device | |
| US5834793A (en) | Semiconductor devices | |
| US3514676A (en) | Insulated gate complementary field effect transistors gate structure | |
| GB1576488A (en) | Field-effect transistors | |
| US4069493A (en) | Novel integrated circuit and method of manufacturing same | |
| JPS6042626B2 (ja) | 半導体装置の製造方法 | |
| US3305708A (en) | Insulated-gate field-effect semiconductor device | |
| US3883372A (en) | Method of making a planar graded channel MOS transistor | |
| US3872492A (en) | Radiation hardened field effect transistor | |
| US3463974A (en) | Mos transistor and method of manufacture | |
| JPS6243549B2 (ja) | ||
| JP2660446B2 (ja) | 微小なｍｉｓ型ｆｅｔとその製造方法 | |
| US3333168A (en) | Unipolar transistor having plurality of insulated gate-electrodes on same side | |
| US4246044A (en) | Method for fabricating semi-conductor devices | |
| US3296508A (en) | Field-effect transistor with reduced capacitance between gate and channel | |
| JPH02220474A (ja) | 半導体装置 | |
| US3624466A (en) | Depletion-type igfet having high-conductivity n-type channel | |
| JP2918979B2 (ja) | 半導体装置及びそれを用いた論理回路 | |
| JPH0444273A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| US3860948A (en) | Method for manufacturing semiconductor devices having oxide films and the semiconductor devices manufactured thereby | |
| JPH0740607B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2852046B2 (ja) | 半導体装置 | |
| JPS6326554B2 (ja) |