JPS6243549B2 - - Google Patents
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- JPS6243549B2 JPS6243549B2 JP11418479A JP11418479A JPS6243549B2 JP S6243549 B2 JPS6243549 B2 JP S6243549B2 JP 11418479 A JP11418479 A JP 11418479A JP 11418479 A JP11418479 A JP 11418479A JP S6243549 B2 JPS6243549 B2 JP S6243549B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
(1) 発明の利用分野
本発明は、絶縁ゲート形電界効果トランジスタ
に関している。さらに詳しくは、本発明は高耐
圧、すなわち高ドレイン耐圧の絶縁ゲート形電界
効果トランジスタに関するものである。
に関している。さらに詳しくは、本発明は高耐
圧、すなわち高ドレイン耐圧の絶縁ゲート形電界
効果トランジスタに関するものである。
(2) 従来技術
絶縁ゲート形電界効果トランジスタ（以下、
MISFETと略称）は、高集積密度、低消費電力
デバイスとして、これまで主にデジタル用IC，
LSIの構成要素として発展してきた。そのため
MISFETの特性向上の開発は、主として高集積
密度、低消費電力化、さらに高速化が中心に進め
られ、高耐圧化、高出力化に関しては十充分な改
良がなされていない。
MISFETと略称）は、高集積密度、低消費電力
デバイスとして、これまで主にデジタル用IC，
LSIの構成要素として発展してきた。そのため
MISFETの特性向上の開発は、主として高集積
密度、低消費電力化、さらに高速化が中心に進め
られ、高耐圧化、高出力化に関しては十充分な改
良がなされていない。
ところで、MISFET単体としての性能上の主
な特長は、高入力インピーダンス、自乗特性、電
流の負の温度系数を有している点にある。これ等
の特長は、MISFETのアナログ回路への応用に
おいてより発揮できるものである。アナログ回路
に適用する場合、MISFETの高耐圧化、高出力
化が重要な問題点である。
な特長は、高入力インピーダンス、自乗特性、電
流の負の温度系数を有している点にある。これ等
の特長は、MISFETのアナログ回路への応用に
おいてより発揮できるものである。アナログ回路
に適用する場合、MISFETの高耐圧化、高出力
化が重要な問題点である。
高耐圧MISFETとしては、第１図に示す素子
構造が知られている（Ｄ・Ｍ・Ｅib and H.G.
Dill：IEDM21―４（1971））。
構造が知られている（Ｄ・Ｍ・Ｅib and H.G.
Dill：IEDM21―４（1971））。
第１図の素子は、オフセツトゲート構造とイオ
ン打込み技術を用いて高耐圧化を実現した。
MISFETである。第１図において、Ｎチヤンネ
ル形を例にとつて説明すれば、１１はＰ形半導体
基板（不純物濃度1014〜1016cm-3）、１２および１
３はそれぞれ高濃度Ｎ形不純物領域からなるソー
ス、およびドレイン領域（不純物濃度1018〜1021
cm-3）、１５はゲート電極、１６および１７はそ
れぞれソース電極およびドレイン電極、１８はゲ
ート絶縁膜である。１４はゲート電極１５のドレ
イン１３側の端部における電界の集中を緩和し、
ドレイン耐圧を高め素子の高耐圧化を実現するた
めに、ドレイン１３からゲート電極１５の端部ま
で延びて形成されたＮ形の低不純物濃度層、すな
わち抵抗層である（例えば不純物濃度1.5〜2.5×
1012／cm2）。この素子構造により、従来たかだか
数＋Ｖと低いMISFETの耐圧（ドレイン耐圧に
よつて決つていた）を数百Ｖと十倍以上高めるこ
とができた。
ン打込み技術を用いて高耐圧化を実現した。
MISFETである。第１図において、Ｎチヤンネ
ル形を例にとつて説明すれば、１１はＰ形半導体
基板（不純物濃度1014〜1016cm-3）、１２および１
３はそれぞれ高濃度Ｎ形不純物領域からなるソー
ス、およびドレイン領域（不純物濃度1018〜1021
cm-3）、１５はゲート電極、１６および１７はそ
れぞれソース電極およびドレイン電極、１８はゲ
ート絶縁膜である。１４はゲート電極１５のドレ
イン１３側の端部における電界の集中を緩和し、
ドレイン耐圧を高め素子の高耐圧化を実現するた
めに、ドレイン１３からゲート電極１５の端部ま
で延びて形成されたＮ形の低不純物濃度層、すな
わち抵抗層である（例えば不純物濃度1.5〜2.5×
1012／cm2）。この素子構造により、従来たかだか
数＋Ｖと低いMISFETの耐圧（ドレイン耐圧に
よつて決つていた）を数百Ｖと十倍以上高めるこ
とができた。
しかしながら、第１図の素子構造により、
300Vクラスの高耐圧MISFETを実現できたが、
スイツチング・レギユレータ等に用い得るパワー
MISFETとしては、まだ十分な高耐圧素子とは
なつていない。産業上の利用価値の高い高耐圧
MISFETとしては、400〜600V以上の高耐圧化を
達成する必要があるが、第１図の素子構造のまま
では、これ程の高耐圧化を実現することはできな
い。
300Vクラスの高耐圧MISFETを実現できたが、
スイツチング・レギユレータ等に用い得るパワー
MISFETとしては、まだ十分な高耐圧素子とは
なつていない。産業上の利用価値の高い高耐圧
MISFETとしては、400〜600V以上の高耐圧化を
達成する必要があるが、第１図の素子構造のまま
では、これ程の高耐圧化を実現することはできな
い。
(3) 発明の目的
本発明は、第１図に示した従来の高耐圧
MISFETの構造をベースにした上で、さらに改
良を加えることにより、400〜600V、又はそれ以
上の耐圧を有するMISFETを実現することを目
的とするものである。
MISFETの構造をベースにした上で、さらに改
良を加えることにより、400〜600V、又はそれ以
上の耐圧を有するMISFETを実現することを目
的とするものである。
(4) 発明の総括説明
MISFETのドレイン耐圧は、ゲート電極端付
近の半導体基体内部の電界集中により制限される
とともに、ドレイン領域と半導体基体間のPN接
合耐圧によつても制限を受ける。前者は第１図の
素子構造により解決され、300V程度の高耐圧
MISFETが実現できる。本発明は、さらに、後
者のドレイン領域と半導体基体間のPN接合耐圧
を改善することにより、500V程度もしくはそれ
以上の高耐圧MISFETを実現するものである。
近の半導体基体内部の電界集中により制限される
とともに、ドレイン領域と半導体基体間のPN接
合耐圧によつても制限を受ける。前者は第１図の
素子構造により解決され、300V程度の高耐圧
MISFETが実現できる。本発明は、さらに、後
者のドレイン領域と半導体基体間のPN接合耐圧
を改善することにより、500V程度もしくはそれ
以上の高耐圧MISFETを実現するものである。
かかる目的を達成するため、本発明の
MISFETにおいては、第１図のMISFETにおい
て、抵抗層１４中のドレイン領域１３の近傍に、
ドレイン領域と同一導電形で、抵抗層１４よりも
不純物濃度の高い、好ましくはドレイン領域と同
程度の不純物濃度で、抵抗層１４よりも深い不純
物領域を設けることを骨子とする。
MISFETにおいては、第１図のMISFETにおい
て、抵抗層１４中のドレイン領域１３の近傍に、
ドレイン領域と同一導電形で、抵抗層１４よりも
不純物濃度の高い、好ましくはドレイン領域と同
程度の不純物濃度で、抵抗層１４よりも深い不純
物領域を設けることを骨子とする。
さらに、本発明のMISFETにおいては、抵抗
層１４によつてドレイン領域１３を囲むととも
に、該抵抗層中にドレイン領域に近接して設けら
れたドレインと同一導電形の上記不純物領域によ
つてドレイン領域をとり囲む構造をとることによ
つて、ドレイン耐圧を一層向上させることができ
る。
層１４によつてドレイン領域１３を囲むととも
に、該抵抗層中にドレイン領域に近接して設けら
れたドレインと同一導電形の上記不純物領域によ
つてドレイン領域をとり囲む構造をとることによ
つて、ドレイン耐圧を一層向上させることができ
る。
(5) 実施例
以下、本発明を実施例を参照して詳細に説明す
る。
る。
第２図、第３図は本発明の高耐圧MISFETの
実施例を説明するための図面で、第２図は部分平
面図、第３図は部分断面構造図である。第２図、
第３図において、１はＮ形半導体基板、２はＰ形
ソース領域、３はＰ形ドレイン領域、５はＰ形低
不純物濃度領域、６はゲート電極、７，８は各々
ソース電極、ドレイン電極、９は絶縁膜、９′は
ゲート絶縁膜である。ここでＰ形ドレイン３とＮ
形基板１で形成されるPN接合の耐圧は、領域３
の先端Ａ部の曲率により決まり、その値は平面状
PN接合耐圧の値よりも低くなつている。そこで
第２図、第３図に示すように、Ｐ形不純物領域４
を形成し、領域３と領域４間の距離Ｌを適当に設
計すれば、領域３の先端部Ａの電界集中を緩和す
ることができる。つまりドレインに高電圧が印加
された状態において、領域３および領域４から延
びる空乏層が互いに交わるように距離Ｌを設定す
れば、領域３の先端Ａ部での降伏は防ぐことが出
来、従つて高耐圧化が達成される。ここで距離Ｌ
の目安として(1)式を示す。
実施例を説明するための図面で、第２図は部分平
面図、第３図は部分断面構造図である。第２図、
第３図において、１はＮ形半導体基板、２はＰ形
ソース領域、３はＰ形ドレイン領域、５はＰ形低
不純物濃度領域、６はゲート電極、７，８は各々
ソース電極、ドレイン電極、９は絶縁膜、９′は
ゲート絶縁膜である。ここでＰ形ドレイン３とＮ
形基板１で形成されるPN接合の耐圧は、領域３
の先端Ａ部の曲率により決まり、その値は平面状
PN接合耐圧の値よりも低くなつている。そこで
第２図、第３図に示すように、Ｐ形不純物領域４
を形成し、領域３と領域４間の距離Ｌを適当に設
計すれば、領域３の先端部Ａの電界集中を緩和す
ることができる。つまりドレインに高電圧が印加
された状態において、領域３および領域４から延
びる空乏層が互いに交わるように距離Ｌを設定す
れば、領域３の先端Ａ部での降伏は防ぐことが出
来、従つて高耐圧化が達成される。ここで距離Ｌ
の目安として(1)式を示す。
Ｌ〓２｛２εｓ／ｑＮＢ・ＶA｝〓 (1)
εｓ：半導体の誘電率
ＮB：半導体基板不純物濃度
ｑ：電気量
ＶA：領域４が無い従来構造におけるＡ部の降
伏電圧 例えば、第２，３図のＰチヤンネルMISFET
で、基板１の不純物濃度ＮB＝５×1014cm-3、ソ
ース・ドレイン領域２，３の不純物濃度ＮA＝１
×1019cm-3、深さ10μｍ、低不純物濃度層５の不
純物濃度ＮAL＝２×1016cm-3、深さ0.5μｍ、長さ
40μｍ、チヤンネル長10μｍの時ＶA＝380Vであ
り、領域４の深さを10μｍ、不純物濃度を１×
1019cm-3として、距離Ｌ＝14μｍ、幅ｌ＝24μｍ
としたとき、ドレイン耐圧500Vが得られた。も
ちろん、本発明で述べた領域４が無い場合の
MISFETのドレイン耐圧は380Vで、本発明によ
つて30％以上の耐圧改善が可能となつた。第２，
３図の実施例では、領域４は、ドレイン領域３を
囲む様に環状に１ケだけ設けたが、これを２重、
３重と増していけば、さらにドレイン耐圧が改善
されることも確認されている。
伏電圧 例えば、第２，３図のＰチヤンネルMISFET
で、基板１の不純物濃度ＮB＝５×1014cm-3、ソ
ース・ドレイン領域２，３の不純物濃度ＮA＝１
×1019cm-3、深さ10μｍ、低不純物濃度層５の不
純物濃度ＮAL＝２×1016cm-3、深さ0.5μｍ、長さ
40μｍ、チヤンネル長10μｍの時ＶA＝380Vであ
り、領域４の深さを10μｍ、不純物濃度を１×
1019cm-3として、距離Ｌ＝14μｍ、幅ｌ＝24μｍ
としたとき、ドレイン耐圧500Vが得られた。も
ちろん、本発明で述べた領域４が無い場合の
MISFETのドレイン耐圧は380Vで、本発明によ
つて30％以上の耐圧改善が可能となつた。第２，
３図の実施例では、領域４は、ドレイン領域３を
囲む様に環状に１ケだけ設けたが、これを２重、
３重と増していけば、さらにドレイン耐圧が改善
されることも確認されている。
第４図は、本発明の他の実施例を説明するため
の図である。高耐圧、大電流MISFETでは、ゲ
ート周辺長を大きくするため、第４図に示すよう
なインターデイジタル形構造が採用される。第４
図において、ドレイン領域３は、３′のように長
方形の張出し部分があり、その幅Ｃも狭くなつて
いる。このようなパターン形状を有する領域３′
を不純物の熱拡散などで形成すると、先端部Ｂの
形状の為、Ｂ部の電界集中が著しく、耐圧劣化の
原因となる。不純物の拡散深さが浅い場合、ある
いは幅Ｃが狭い程、この影響は著しい。そこで第
４図に示すように、領域３′と同一導電形の領域
4′を形成すれば、Ｂ部の電界集中を緩和し、耐圧
を改善することが可能である。領域３′と領域
４′との距離Ｌは、前実施例と同様に(1)式で与え
られる。本実施例においても、Ｎ形Si基板１の不
純物濃度ＮB＝５×1014cm-3、Ｐ形領域３′の不純
物濃度ＮA＝１×1014cm-3、幅Ｃ＝14μｍ、深さ
10μｍの第４図に示したMISFETの時、ＶA＝
340Vであり、領域４′の不純物濃度１×1019cm
-3、深さ10μｍでＬ＝10μｍ、ｌ＝24μｍのと
き、ドレイン耐圧420Vが得られた。
の図である。高耐圧、大電流MISFETでは、ゲ
ート周辺長を大きくするため、第４図に示すよう
なインターデイジタル形構造が採用される。第４
図において、ドレイン領域３は、３′のように長
方形の張出し部分があり、その幅Ｃも狭くなつて
いる。このようなパターン形状を有する領域３′
を不純物の熱拡散などで形成すると、先端部Ｂの
形状の為、Ｂ部の電界集中が著しく、耐圧劣化の
原因となる。不純物の拡散深さが浅い場合、ある
いは幅Ｃが狭い程、この影響は著しい。そこで第
４図に示すように、領域３′と同一導電形の領域
4′を形成すれば、Ｂ部の電界集中を緩和し、耐圧
を改善することが可能である。領域３′と領域
４′との距離Ｌは、前実施例と同様に(1)式で与え
られる。本実施例においても、Ｎ形Si基板１の不
純物濃度ＮB＝５×1014cm-3、Ｐ形領域３′の不純
物濃度ＮA＝１×1014cm-3、幅Ｃ＝14μｍ、深さ
10μｍの第４図に示したMISFETの時、ＶA＝
340Vであり、領域４′の不純物濃度１×1019cm
-3、深さ10μｍでＬ＝10μｍ、ｌ＝24μｍのと
き、ドレイン耐圧420Vが得られた。
以上述べたように、本発明は高耐圧MISFET
のドレイン、基板間耐圧の改善に利用できる。
のドレイン、基板間耐圧の改善に利用できる。
以下、本発明の高耐圧MISFETの製造方法を
Ｎチヤンネル素子を例にとり示す。
Ｎチヤンネル素子を例にとり示す。
第５図Ａに示す様に、Ｐ形シリコン基板１に
130nm厚の酸化膜（SiO2等）９を形成し、その上
にポリシリコン膜を450nmの厚さに形成する。こ
のままではポリシリコン層の抵抗は高いので、表
面からりんイオンを２×1014ケ／cm2打込んで、約
1000℃×30分間のアニールを行う。次にゲート電
極となるべき部分のポリシリコン６を残して、他
をエツチングで除去する。この状態を第５図Ａに
示す。次に高耐圧化の為のＮ形低不純物濃度層を
形成する為、りんイオンを酸化膜９を通して打込
み、N-形領域５を形成する。この時の加速電圧
は130keVで、打込まれたイオンドーズは２×
1012ケ／cm2である。次に高温（650℃）にて、
CVD（Chemical Vapor Deposition）法により
SiO2膜を800nmの厚さに形成し、拡散のマスクと
なるべき場所10を残して、他のSiO2膜を除去す
る。（第５図Ｂ）。次に、不純物源をPOCl3とする
通常の熱拡散法によつて、2.5μｍの深さに不純
物濃度１×1020cm-3のＮ形領域２，３，４を形成
する（第５図Ｃ）。領域２はソース、領域３はド
レイン、領域４はソース・ドレイン間の島領域と
して働く。次にSiO2膜１０を除去し、再びりん
を含んだSiO2膜を800nmの厚さに形成し、ソース
とドレインのコンタクト部分の窓あけをし、Al
電極を形成する。これらの工程は通常の半導体デ
バイスと何ら異なる点はない。こうして得られた
素子の断面構造は、第３図と同じとなる。
130nm厚の酸化膜（SiO2等）９を形成し、その上
にポリシリコン膜を450nmの厚さに形成する。こ
のままではポリシリコン層の抵抗は高いので、表
面からりんイオンを２×1014ケ／cm2打込んで、約
1000℃×30分間のアニールを行う。次にゲート電
極となるべき部分のポリシリコン６を残して、他
をエツチングで除去する。この状態を第５図Ａに
示す。次に高耐圧化の為のＮ形低不純物濃度層を
形成する為、りんイオンを酸化膜９を通して打込
み、N-形領域５を形成する。この時の加速電圧
は130keVで、打込まれたイオンドーズは２×
1012ケ／cm2である。次に高温（650℃）にて、
CVD（Chemical Vapor Deposition）法により
SiO2膜を800nmの厚さに形成し、拡散のマスクと
なるべき場所10を残して、他のSiO2膜を除去す
る。（第５図Ｂ）。次に、不純物源をPOCl3とする
通常の熱拡散法によつて、2.5μｍの深さに不純
物濃度１×1020cm-3のＮ形領域２，３，４を形成
する（第５図Ｃ）。領域２はソース、領域３はド
レイン、領域４はソース・ドレイン間の島領域と
して働く。次にSiO2膜１０を除去し、再びりん
を含んだSiO2膜を800nmの厚さに形成し、ソース
とドレインのコンタクト部分の窓あけをし、Al
電極を形成する。これらの工程は通常の半導体デ
バイスと何ら異なる点はない。こうして得られた
素子の断面構造は、第３図と同じとなる。
第１図は従来のMISFETの構造を示す断面
図、第２図は本発明のMISFETの第１の実施例
の素子を示す部分平面図、第３図は本発明の
MISFETの第１の実施例の素子を示す部分断面
図、第４図は本発明のMISFETの第２の実施例
の素子を示す部分平面図、第５図は本発明の
MISFETの製造工程の一例を示す素子断面図で
ある。 １……半導体基板、２……ソース領域、３……
ドレイン領域、４……ドレイン領域と同一導電形
の不純物領域、５……低不純物濃度領域（抵抗
層）、６……ゲート電極、７……ソース電極、８
……ドレイン電極、９……絶縁膜、９′……ゲー
ト絶縁膜。
図、第２図は本発明のMISFETの第１の実施例
の素子を示す部分平面図、第３図は本発明の
MISFETの第１の実施例の素子を示す部分断面
図、第４図は本発明のMISFETの第２の実施例
の素子を示す部分平面図、第５図は本発明の
MISFETの製造工程の一例を示す素子断面図で
ある。 １……半導体基板、２……ソース領域、３……
ドレイン領域、４……ドレイン領域と同一導電形
の不純物領域、５……低不純物濃度領域（抵抗
層）、６……ゲート電極、７……ソース電極、８
……ドレイン電極、９……絶縁膜、９′……ゲー
ト絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の半導体基体に互いに離れて形成
された第２導電形のソース、ドレイン領域と、該
ソース、ドレイン領域間の前記半導体基体表面上
の前記ドレイン領域から離れた位置に絶縁膜を介
して設けられたゲート電極と、前記ドレイン領域
から前記ゲート電極下のチヤンネル領域に到達す
る第２導電形の低不純物層とを有する絶縁ゲート
形電界効果トランジスタにおいて、前記ドレイン
領域に近接して前記低不純物層内に、前記低不純
物層の不純物濃度より高く、前記低不純物層より
深い第２導電形の不純物領域を設けてなることを
特徴とする絶縁ゲート形電界効果トランジスタ。 ２ 前記基体の半導体の誘電率をεｓ、前記基体
の不純物濃度をＮ、電気量をｑ、ドレイン接合の
実質降伏電圧をＶAとしたとき、前記不純物領域
と前記ドレイン領域との距離Ｌは、 Ｌ２｛２εｓ／ｑＮ・ＶA｝〓 であることを特徴とする特許請求の範囲第１項記
載の絶縁ゲート形電界効果トランジスタ。 ３ 前記ドレイン領域は前記ソース領域に囲まれ
てなり、前記低不純物層、前記不純物領域も前記
ドレイン領域の全周を囲むことを特徴とする特許
請求の範囲第１項記載の絶縁ゲート形電界効果ト
ランジスタ。 ４ 前記不純物領域は前記ドレイン領域の一部に
対向して設けられた島状領域であることを特徴と
する特許請求の範囲第１項記載の絶縁ゲート形電
界効果トランジスタ。 ５ 前記不純物領域は前記ドレイン領域と同程度
の不純物濃度、深さを有することを特徴とする特
許請求の範囲第１項記載の絶縁ゲート形電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11418479A JPS5638867A (en) | 1979-09-07 | 1979-09-07 | Insulated gate type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11418479A JPS5638867A (en) | 1979-09-07 | 1979-09-07 | Insulated gate type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5638867A JPS5638867A (en) | 1981-04-14 |
| JPS6243549B2 true JPS6243549B2 (ja) | 1987-09-14 |
Family
ID=14631293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11418479A Granted JPS5638867A (en) | 1979-09-07 | 1979-09-07 | Insulated gate type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5638867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595443U (ja) * | 1992-05-29 | 1993-12-27 | 五光商事株式会社 | 台所用品収納装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794436A (en) * | 1986-11-10 | 1988-12-27 | Siliconix Incorporated | High voltage drifted-drain MOS transistor |
| US5040045A (en) * | 1990-05-17 | 1991-08-13 | U.S. Philips Corporation | High voltage MOS transistor having shielded crossover path for a high voltage connection bus |
| US5258636A (en) * | 1991-12-12 | 1993-11-02 | Power Integrations, Inc. | Narrow radius tips for high voltage semiconductor devices with interdigitated source and drain electrodes |
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| US6207994B1 (en) | 1996-11-05 | 2001-03-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
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| US6635544B2 (en) | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US6555873B2 (en) | 2001-09-07 | 2003-04-29 | Power Integrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
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| US6555883B1 (en) | 2001-10-29 | 2003-04-29 | Power Integrations, Inc. | Lateral power MOSFET for high switching speeds |
| US7595523B2 (en) | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| US9660053B2 (en) | 2013-07-12 | 2017-05-23 | Power Integrations, Inc. | High-voltage field-effect transistor having multiple implanted layers |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
-
1979
- 1979-09-07 JP JP11418479A patent/JPS5638867A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595443U (ja) * | 1992-05-29 | 1993-12-27 | 五光商事株式会社 | 台所用品収納装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5638867A (en) | 1981-04-14 |
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