JP3848604B2

JP3848604B2 - 半導体装置とその製造方法

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Publication number: JP3848604B2
Application number: JP2002239397A
Authority: JP
Inventors: 芳和小島; 潤小山内
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 1995-07-24
Filing date: 2002-08-20
Publication date: 2006-11-22
Anticipated expiration: 2016-07-05
Also published as: JP2003142600A

Description

【０００１】
【発明の属する技術分野】
この発明は低電圧電源と高耐圧電圧とから動作するＣＭＯＳ型の半導体装置に関する。この発明は、ＣＰＵなどを形成する半導体集積回路に関し、特に、高電圧駆動に適した論理回路または駆動回路用の半導体装置に関する。
【０００２】
【従来の技術】
従来のＣＭＯＳ構造の高耐圧インバータ回路の断面図を図２に示す。Ｐ型シリコン基板１の表面にＮウェル２が設けられている。Ｎウェルの表面に高耐圧Ｐ型絶縁ゲート電界効果型トランジスタ（以下ＨＶＰＭＯＳＦＥＴとする）が設けられている。Ｐ型基板１の表面には高耐圧Ｎ型絶縁ゲート電界効果型トランジスタ（ＨＶＮＭＯＳＦＥＴ）が設けられている。ＨＶＰＭＯＳＦＥＴのドレイン領域は、高耐圧にするために低濃度ドレイン領域２１Ｃとその内部に設けた高濃度ドレイン領域２１Ｄとから構成されている。必要に応じて、ソース領域も低濃度ソース領域２１と高濃度ソース領域２１Ａとから構成されている。また、ＨＶＮＭＯＳＦＥＴのソース・ドレイン領域は、同様に低濃度ソース領域２２Ｂ・高濃度ソース領域２２Ａと低濃度ドレイン領域２２Ｃ・高濃度ドレイン領域２２Ｄとから構成されている。ゲート絶縁膜２１Ｅ、２２Ｅを介してそれぞれゲート電極２１Ｆ、２２Ｆが設けられている。図示しないが同じ基板の表面に低耐圧Ｐ型絶縁ゲート電界効果型トランジスタ（ＬＶＰＭＯＳＦＥＴ）と低耐圧Ｎ型絶縁ゲート電界効果型トランジスタ（ＬＶＮＭＯＳＦＥＴ）とが形成されている。ＬＶＮＭＯＳＦＥＴ及びＬＶＰＭＯＳＦＥＴのドレイン領域は高耐圧にする必要がないために高濃度ドレイン領域のみから形成されている。
【０００３】
図３は、従来の一般的な絶縁ゲート電界効果型トランジスタ（以下ＭＩＳＦＥＴと略す）の断面図である。例えば、Ｎ型ＭＩＳＦＥＴの場合は、Ｐ型シリコン基板１０１の表面に互いに離れてＮ型ソース領域１０２とドレイン領域１０３が設けられ、ソース領域１０２とドレイン領域１０３との間の基板表面であるチャネル形成領域の上にゲート酸化膜１２１を介してゲート電極１２２が設けられている。ゲート電極１２２に、ソース領域１０２に対して正の電圧を印加すると、チャネル形成領域がＰ型からＮ型へ反転してソース領域１０２とドレイン領域１０３との間にドレイン電流が流れる。即ち、ゲート電極１２２によって、ソース領域１０２とドレイン領域１０３との間のインピーダンスを制御できる。ゲート電極１２２に電源電圧以上の高電圧が印加される場合は、ゲート酸化膜１２１に高電圧が印加される。従って、図３に示すように、高電圧が印加されるＭＩＳＦＥＴにおいては低電圧ゲート電圧動作のＭＩＳＦＥＴより厚い膜厚のゲート絶縁膜が設けられている。
【０００４】
【発明が解決しようとする課題】
しかし、従来の半導体装置においては、ゲート電圧として印加した電圧のほとんどがゲート絶縁膜に印加されてしまうために、次のような課題がある。
（１）ゲート電圧に対してゲート絶縁膜の薄膜化が困難である。
【０００５】
（２）同一基板上に高電圧ＭＩＳＦＥＴと低電圧ＭＩＳＦＥＴとを形成する場合、各々のＭＩＳＦＥＴに対して別々のゲート絶縁膜を設ける必要がある。
また、従来の半導体装置においては、ＨＶＰＭＯＳＦＥＴ及びＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域を別途設けているために製造コストが高いという課題があった。
【０００６】
そこで、この発明の目的は、低濃度のドレイン領域の製造工程を新規に追加の必要のない、ゲート絶縁膜の薄膜化の可能な、複数のゲート絶縁膜を必要としない簡単な構造の安価な半導体装置を得ることにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、この発明は以下の手段をとった。
（１）第１の電源電圧の間に直列接続した低圧圧第１導電型絶縁ゲート電界効果型トランジスタ（ＭＩＳＦＥＴ）と低圧圧第２導電型ＭＩＳＦＥＴとから成る低電圧インバータ回路と、低電圧インバータ回路の出力に接続し、第１の電源電圧より大きな第２の電源電圧で動作するレベルシフタ回路とレベルシフタ回路の出力に接続し、第２の電源電圧に直列接続した高耐圧第１導電型ＭＩＳＦＥＴと高耐圧第２導電型ＭＩＳＦＥＴとから成る高電圧インバータ回路と、高電圧インバータ回路の出力が出力端子である半導体装置において、高耐圧第１導電型ＭＩＳＦＥＴのドレイン領域の不純物分布が低耐圧第２導電型ＭＩＳＦＥＴの間の分離領域の不純物分布と同じであるとともに、低耐圧第１導電型ＭＩＳＦＥＴが第１導電型の半導体基板の表面に設けられた第２導電型拡散層の表面に形成され、高耐圧第２導電型ＭＩＳＦＥＴのドレイン領域の不純物分布が第２導電型拡散層と同じであることを特徴とする半導体装置とした。
【０００８】
（２）複数の第１導電型低耐圧ＭＩＳＦＥＴと複数の第２導電型低耐圧ＭＩＳＦＥＴと、第１導電型の高耐圧ＭＩＳＦＥＴと、第２導電型の高耐圧ＭＩＳＦＥＴとが第１導電型の半導体基板の表面に設けられた半導体装置の製造方法において、第１導電型低耐圧ＭＩＳＦＥＴと第２導電型の高耐圧ＭＩＳＦＥＴのドレイン領域に対応する基板の表面に第２導電型のウェルを形成する工程と、基板の表面に耐酸化膜を形成する工程と、各々のＭＩＳＦＥＴを電気的に分離する領域と第１導電型と第２導電型の高耐圧ＭＩＳＦＥＴのドレイン領域に対応する領域の耐酸化膜を除去する工程と、第２導電型の低耐圧ＭＩＳＦＥＴの間の分離領域と第１導電型の高耐圧ＭＩＳＦＥＴのドレイン領域に対応する基板の表面に第１導電型の不純物元素をドーピングする工程と、耐酸化膜をマスクとして基板の表面を選択酸化してフィールド酸化膜を形成する工程と、耐酸化膜を除去する工程と、フィールド酸化膜のない前記基板の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に各々のＭＩＳＦＥＴのゲート電極をパターニングする工程と、第１導電型の低耐圧ＭＩＳＦＥＴのソース・ドレイン領域を形成する工程と、第２導電型の低耐圧ＭＩＳＦＥＴのソース・ドレイン領域を形成する工程とから成る半導体装置の製造方法とした。
【０００９】
（３）第１導電型の半導体基板の表面に互いに離れて設けられた第２導電型のソース・ドレイン領域と、ソース領域とドレイン領域との間の半導体基板の表面であるチャネル形成領域と、ソース・ドレイン領域から離れて半導体基板の表面に形成されたゲート領域と、ゲート領域及びチャネル形成領域の上にゲート絶縁膜を介して設けられた中間ゲート電極とから成るとともに、チャネル形成領域を反転するためのゲート領域の閾値電圧が一定値であることを特徴とする半導体装置とした。
【００１０】
（４）ゲート領域と中間ゲート領域との間の容量であるＣＧと、中間ゲート電極に関する全容量ＣＴとが、ＣＧ／ＣＴ＜０．５５の関係を満たす（３）の半導体装置とした。
（５）中間ゲート電極に電圧リセット手段が接続した（３）の半導体装置とした。
【００１１】
（６）チャネル形成領域に閾値制御用不純物領域を複数設けることにより、不純物領域の面積により閾値電圧を制御した（３）の半導体装置とした。
（７）閾値制御用不純物領域のチャネル幅方向またはチャネル長方向の少なくともいずれか一方の長さが２μｍ以下の小さい平面パターンにすることにより閾値電圧をアナログ的に微調節して制御する（３）の半導体装置とした。
【００１２】
（８）ドレイン領域と中間ゲート電極との間のキャパシタンス容量ＣＤがソース領域と中間ゲート電極との間のキャパシタンス容量ＣＳより小さくすることにより、ドレイン電圧による中間ゲート電極の電位の変化を小さくして短チャネル効果を改善した（３）の半導体装置とした。
【００１３】
（９）ドレイン領域を高濃度の第１のドレイン領域と、第１のドレイン領域とチャネル形成領域との間に設けた低濃度領域から成る第２のドレイン領域とから構成した。第１のドレイン領域にドレイン電圧を印加した場合に、第２のドレイン領域の表面は空乏化する。中間ゲート電極と第２のドレイン領域との間の絶縁膜をゲート絶縁膜と空乏層との和にして実効的に厚くしてＣＤを減少することにより、ドレイン電圧による中間ゲート電極の電位変化を小さくした。
【００１４】
（１０）ドレイン領域と中間ゲート電極との間の絶縁膜をゲート絶縁膜より厚い絶縁膜で構成することによりＣＤを減少させた。ＣＤの減少により、ドレイン電圧による中間ゲート電極の電位変化を小さくした。
（１１）ゲート領域の周辺に、ゲート領域を包むように、より低濃度の第２導電型の不純物領域を設けることにより、ゲート領域への高電圧印加を可能にした。
【００１５】
（１２）第１導電型の半導体領域の表面に互いに離れて設けられた第２導電型のソース・ドレイン領域と、ソース領域とドレイン領域との間の半導体領域の表面であるチャネル形成領域と、チャネル形成領域の表面に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜を介してチャネル形成領域の上に設けられた中間ゲート電極と、中間ゲート電極と第２のゲート絶縁膜を介して容量的に結合して設けられたゲート領域と、中間ゲート電極にキャリア供給のために接続して設けられた電圧セット手段とから成る半導体装置とした。
【００１６】
（１３）ゲート領域は中間ゲート電極の上に設けられていることを特徴とする（１２）記載の半導体装置とした。
（１４）ゲート領域が複数設けられていることを特徴とする（１２）記載の半導体装置とした。
【００１７】
（１５）ゲート領域が複数設けられているとともに、各々のゲート領域と中間ゲート電極との間の各々の容量が異なる値であることを特徴とする（１４）記載の半導体装置とした。
（１６）第１導電型の半導体領域の表面に互いに離れて設けられた第２導電型のソース・ドレイン領域と、ソース領域とドレイン領域との間の半導体領域の表面であるチャネル形成領域と、チャネル形成領域の表面に形成された第１のゲート領域と、第１のゲート絶縁膜を介して前記チャネル形成領域の上に設けられた中間ゲート電極と、記中間ゲート電極と第２のゲート絶縁膜を介して容量的に結合して設けられたゲート領域と、中間ゲート電極にキャリア供給のために接続して設けられた電圧セット手段である薄膜トランジスタから成る半導体装置である。
【００１８】
図１において、ＨＶＮＭＯＳＦＥＴのドレイン領域４ＣをＰＭＯＳＦＥＴのＮウェル２と同時に、同じ不純物分布の拡散領域で形成した。また、ＨＶＰＭＯＳＦＥＴのドレイン領域３Ｃは、ＮＭＯＳＦＥＴの分離領域の下のフィールドドープ領域６と同時に同じ不純物分布の拡散領域で形成した。従って、ＬＶＰＭＯＳＦＥＴ及びＬＶＮＭＯＳＦＥＴを形成するのに必要な工程だけでＨＶＰＭＯＳＦＥＴ及びＨＶＮＭＯＳＦＥＴも製造できるようにした。
【００１９】
駆動電圧が印加されるゲート領域（ゲート電極）とチャネル領域との間に中間ゲート電極（中間ゲート領域）を設けたことにより、ゲート絶縁膜への印加電圧がゲート電圧の分割された低電圧となる。従って、ゲート絶縁膜の薄膜化及び高電圧駆動ＭＩＳＦＥＴと低電圧駆動ＭＩＳＦＥＴとのゲート絶縁膜の共有化が可能になる。
【００２０】
【実施例】
図１は、本発明の高電圧インバータ回路を構成するＨＶＰＭＯＳＦＥＴとＨＶＮＭＯＳＦＥＴの断面図である。
Ｐ型シリコン基板１の表面にＨＶＮＭＯＳＦＥＴが形成されている。基板１の表面にはＮウェル２が形成され、Ｎウェル２の表面にＨＶＰＭＯＳＦＥＴが形成されている。ＨＶＮＭＯＳＦＥＴのドレイン領域は、Ｎウェル２と同じ不純物濃度の低濃度ドレイン領域４Ｃとその内部表面に設けられた高濃度ドレイン領域４Ｄから構成されている。高濃度とは配線とオーミックコンタクトを得るために必要な濃度であり、少なくともＰ型とＮ型にかかわらず１０¹⁹atoms ／cm³以上の値である。低濃度とは、高濃度より低い濃度であり、本発明においては１０¹⁶〜１０¹⁸atoms ／cm³の範囲の濃度が適している。また、ソース領域もドレイン領域と同じ構成になっている。
【００２１】
低濃度ドレイン領域４Ｃとゲート電極４Ｆとの間には３０００〜１５０００Åの厚いフィールド酸化膜５が設けられている。ゲート絶縁膜４Ｅはフィールド酸化膜５に比べ薄く、２００〜２０００Åの範囲である。ＨＶＭＯＳＦＥＴのドレイン領域は、ＬＶＮＭＯＳＦＥＴの間の分離領域であるフィールドドープ領域６と同時に、同じ不純物分布で形成した低濃度ドレイン領域３Ｃと低濃度ドレイン領域３Ｃに接続して基板の表面に設けた高濃度ドレイン領域３Ｄとから構成されている。ＨＶＰＭＯＳＦＥＴのソース領域もドレイン領域と同じ構造で形成されており、低濃度ソース領域３Ｂと高濃度ソース領域３Ａとから構成される。低濃度ドレイン領域３Ｃ及び低濃度ソース領域３Ｂの上にはフィールド酸化膜が自己整合的に設けられている。濃いソース領域３Ａ及びドレイン領域３Ｄはフィールド酸化膜５をマスクとして形成されるので、同様に、フィールド酸化膜５に対して自己整合的に配置される。ＨＶＮＭＯＳＦＥＴの濃いソース領域４Ａ及びドレイン領域４Ｄも同様にフィールド酸化膜５に対して自己整合的に配置されている。ＨＶＮＭＯＳＦＥＴ間の電気的分離は必要に応じて、各々のトランジスタの間にＰＭＯＳＦＥＴの濃いソース領域３Ａと同じ領域を設けることによって形成される。
【００２２】
図４は本発明の低電圧インバータ回路を構成するＬＶＰＭＯＳＦＥＴとＬＶＮＭＯＳＦＥＴの断面図である。
ＬＶＰＭＯＳＦＥＴ及びＬＶＮＭＯＳＦＥＴもＨＶＰＭＯＳＦＥＴ及びＨＶＮＭＯＳＦＥＴと同じ基板１の表面に形成されている。ＬＶＰＭＯＳＦＥＴは基板１の表面に形成されたＮウェル２の表面に形成されているＬＶＮＭＯＳＦＥＴは基板１の表面に形成されている。高耐圧インバータ回路の動作電圧が１０Ｖ以上の高耐電源であったのに対し、低電圧インバータ回路は５Ｖ以下の低い電源電圧で動作する。一般的には５Ｖである。
【００２３】
ＬＶＰＭＯＳＦＥＴは、濃いソース領域３１Ａ及び濃いドレイン領域３１Ｂと、それらの間のＮウェル２の表面であるチャネル形成領域の表面に設けられたゲート絶縁膜３１Ｃを介したゲート電極３１Ｃから構成されている。また、ＬＶＮＭＯＳは互いに離れた濃いソース領域３２Ａとドレイン領域３２Ｂと、それらの基板１の表面であるチャネル形成領域の表面に設けられたゲート絶縁膜３２Ｃを介したゲート電極３２Ｄから構成されている。各々のＬＶＮＭＯＳＦＥＴの間の電気的分離は、フィールド酸化膜５の下のＰ型拡散層であるフィールドトープ領域６でなされている。
【００２４】
ＬＶＰＭＯＳＦＥＴのＮウェル２は、図１に示したＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域４Ｃと同じ工程で形成する。従って、それらの領域の不純物分布は同じである。また、ＬＶＮＭＯＳＦＥＴの間の分離領域を構成するフィールドドープ領域６は、図１のＨＶＰＭＯＳＦＥＴの低濃度ドレイン領域３Ｃと同じ工程で形成する。従って、それらの領域の不純物分布も同じになっている。低電圧インバータ回路のゲート絶縁膜３１Ｃ、３２Ｃは高電圧インバータ回路のゲート絶縁膜３Ｅ、４Ｅに比べ薄く形成されている。また、低電圧インバータ回路のトランジスタは高耐圧特性の必要がないので通常の濃いドレイン領域３１Ｂ、３２Ｂで形成されている。この濃いドレイン領域３１Ｂ、３２Ｂは、高電圧インバータ回路の濃いドレイン領域３Ｄ、４Ｄとそれぞれ同じ工程で形成される。
【００２５】
図５は高電圧インバータ回路の製造方法を示す工程順断面図である。
まず図５（Ａ）に示すように通常のフォトリソクラフィーによりＮウェル形成すべきＰ型基板１の表面のマスク膜を部分的に除去する。そのマスク膜をマスクとしてＮ型の不純物であるリン元素をイオン注入する。１１５０℃１５時間の熱拡散をしてＮウェル領域２を形成する。Ｎウェル領域２はＬＶＰＭＯＳＦＥＴ、ＨＶＰＭＯＳＦＥＴだけでなくＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域に対応する領域に形成される。
【００２６】
次に、マスク膜４０を除去する。さらに、酸化膜５００Å４１と耐熱化膜のシリコンチッ化膜４２をさらに、レジスト膜４３を順次形成する。フィールド酸化膜を形成すべき基板１の表面のレジスト膜４３を通常のフォトリソグラフィー技術によりパターニングする。さらに、レジスト膜４３をマスクとしてシリコンチッ化膜４２を選択エッチングして図５（Ｂ）の形成にする。フィールド酸化膜を形成する領域は、各々のトランジスタ間の分離領域だけでなく、ＨＶＰＭＯＳＦＥＴ及びＨＶＮＭＯＳＦＥＴの各々の低濃度ドレイン領域に対応する基板表面も含む。
【００２７】
次に、図５（Ｃ）に示すように、別のレジスト膜４４をパターニングしてＰ型不純物であボロン元素をイオン注入する。レジスト膜４４及びシリコンチッ化膜４２をマスクとしてイオン注入する。このイオン注入する領域は、ＬＶＮＭＯＳＦＥＴの間の分離領域とＨＶＭＯＳＦＥＴの間の分離領域でＮウェル２以外の基板１の表面にする。さらに、Ｎウェル２においては、ＨＶＰＭＯＳＦＥＴの低濃度ドレイン領域を形成するためのイオン注入工程でもある。ボロン元素の注入量は１０¹²〜１０¹³atoms ／cm²である。
【００２８】
次に、シリコンチッ化膜４２をマスクとして１０００℃で基板１を選択酸化して図５（Ｄ）のようにフィールド酸化膜５を形成する。この時に、図５（Ｃ）にてドーピングしたボロン元素が熱拡散する。フィールド酸化膜５の直下にＨＶＮＭＯＳＦＥＴ及びＬＶＮＭＯＳＦＥＴの間のフィールドドープ領域６が形成される。また、ＨＶＰＭＯＳＦＥＴの低濃度ドレイン領域３Ｃがフィールド酸化膜５の下に自己整合的に形成される。また、ＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域の上にもフィールド酸化膜が形成される。フィールド酸化膜５は後で形成するゲート絶縁膜に比べ数倍厚く形成されている。一般には、３０００〜１５０００Åの膜厚である。
【００２９】
次に、シリコンチッ化膜４２及び酸化膜４２を順次除去してフィールド酸化膜５以外の領域を基板１の表面を露出する。図５（Ｅ）に示すように、露出した基板１の表面にゲート絶縁膜３Ｅ、４Ｅを形成する。低電圧インバータ回路のゲート絶縁膜もこの工程にて形成する。低電圧インバータ回路のゲート絶縁膜を薄く形成する場合には、再度低電圧インバータ回路のゲート絶縁膜３Ｅ、４Ｅを除去後、再度ゲート絶縁膜を形成する。高電圧インバータ回路のゲート絶縁膜は２００〜２０００Å、低電圧インバータ回路のゲート絶縁膜は１００〜４００Åの膜厚である。
【００３０】
次に、基板１の表面にゲート電極となるポリシリコン膜を形成する。通常のフォトリソグラフィー技術でポリシリコン膜をパターニングしてゲート絶縁膜の上にゲート電極３Ｆ、４Ｆを形成する。この時に、低電圧インバータ回路のゲート電極も同時に形成する。
【００３１】
次に、図示しないが、フィールド酸化膜ゲート電極及びレジスト膜をマスクとしてＮ型不純物であるヒ素元素をイオン注入してＬＶＮＭＯＳＦＥＴ及びＨＶＮＭＯＳＦＥＴの濃いソース・ドレイン領域を形成する。さらに、図示しないが、フィールド酸化膜、ゲート電極及びレジスト膜をマスクとしてＰ型不純物であるボロン元素を１０１５atoms ／cm²以上の量でイオン注入してＬＶＰＭＯＳＦＥＴ及びＨＶＰＭＯＳＦＥＴの濃いソース・ドレイン領域を形成する。次に、中間絶縁膜として５０００Åの酸化膜を形成後、配線とコンタクトすべき中間絶縁膜の領域にレジスト膜をマスクとしてコンタクトホールを形成する。コンタクトホール上に配線としてのアルミ膜をパターンニングする。保護膜であるプラズマシリコンチッ化膜を形成して図１のような半導体装置ができる。
【００３２】
図６は、本発明の半導体装置の電気回路図である。
低電圧インバータ回路を含む出力高電圧インバータ回路の制御回路５１と、制御回路５１の出力電圧である低電源電圧を高電源電圧に変換するレベルシフト回路５２と、レベルシフト回路５２の出力によって制御される高電圧インバータ回路５４と、高電圧インバータ回路５４の出力に接続した出力パッド端子５３から構成されている。制御回路は５Ｖの低電圧電源よにり駆動されている。レベルシフト回路５２及び高電圧インバータ回路５４は４０Ｖの高電圧電源ＶＤＤＨにより駆動されている。出力パッド端子５３からは０〜４０Ｖの電圧が供給されて液晶に印加される。高電圧インバータ回路５４は、電源ＶＤＤＨとＶＳＳラインとの間にＨＶＰＭＯＳＦＥＴのＴＰとＨＶＮＭＯＳＦＥＴのＴＮとが直列に接続されている。
【００３３】
つぎに、本発明の別の実施例を図面に基づいて説明する。
図７は、本発明の半導体装置子の断面図である。
この実施例は、Ｐ型シリコン基板１０１の表面に設けられＮ型ＭＯＳＦＥＴである。原理的に、シリコン基板１０１は別の基板上に設けられた薄膜でもよい。
【００３４】
Ｐ型基板１０１の表面に互いに離れてＮ型ソース領域１０２とドレイン領域１０３が設けられている。ソース領域１０２とドレイン領域１０３との間の基板１０１の表面がチャネル形成領域となる。さらに、ソース領域とドレイン領域１０３とから離れて基板表面にＮ型ゲート領域１０７が設けられている。ゲート領域１０７及びチャネル形成領域の上にはゲート酸化膜１０４を介して中間ゲート電極１０５が設けられている。ゲート領域１０７に電圧を印加することにより、ソース領域１０２とドレイン領域１０３との間に流れるチャネル電流を制御する。ゲート領域１０７と中間ゲート電極１０５との間の容量をＣＧ、中間ゲート電極１０５の周囲の全容量をＣＴとすると、中間ゲート電極１０５の電圧ＶＭＧは次式のようになる。
【００３５】
ＶＭＧ＝ＣＧ／ＣＴ・ＶＧ＋ＣＤ／ＣＴ・ＶＤ・・・（１）
ＶＧはゲート領域１０７への印加電圧であり、ＶＤはドレイン領域１０３への印加電圧である。ＣＤは中間ゲート電極１０５とドレイン領域１０３との間の容量である。また、ＣＴは次式のようになる。
【００３６】
ＣＴ＝ＣＧ＋ＣＳ＋ＣＤ＋ＣＣＨ＋α・・・（２）
ＣＳ及びＣＣＨはそれぞれ中間ゲート電極１０５に対するソース領域１０２とチャネル形成領域との間の容量である。αは、中間ゲート電極と他の領域（例えば基板との間の寄生容量、後の実施例に述べる電圧リセット手段との間の容量）との間の容量てある。
【００３７】
（１）式より、中間ゲート電極１０５の電圧ＶＭＧは印加電圧ＶＧに対して容量結合比により分割減少される。例えば、ＣＧ／ＣＴ＝０．５、ＣＧ＝ＣＤとすれば、ＶＭＧ＝１／２ＶＧとなる。この場合、ゲート酸化膜１０４への電圧は印加電圧の半分になる。従って、ＣＧ／ＣＴ＜０．５５に設計することにより、ゲート酸化膜の膜厚を従来の５０％まで薄膜化できる。ＣＧ／ＣＴの値を０．５から１または０に近づけるにつれ、ゲート領域１０７と中間ゲート電極との間のゲート絶縁膜、または、チャネル形成領域と中間ゲート電極１０５との間のゲート絶縁膜のいづれか一方に．電圧が集中して印加される。従って、ＣＧ／ＣＴ＝０．５±０．１の範囲に設計することが薄膜化のために適している。
【００３８】
図８は、同一基板上に形成した低電圧駆動ＭＩＳＦＥＴの断面図である。図７が高電圧駆動ＭＯＳＦＥＴであったのに対して、図８の低電圧駆動ＭＯＳＦＥＴは、ゲート電極１３１への印加により直接チャネル形成領域を制御している。ゲート絶縁膜１０４は、高電圧駆動ＭＯＳＦＥＴのゲート絶縁膜と同じ工程で形成している。従って、膜厚は同じである。例えば、図８の低電圧駆動ＭＯＳＦＥＴは、ゲート電極１３１に電源電圧３Ｖが印加される場合、ゲート酸化膜１０４は１００Ａに形成している。同一基板１０１の上に図８の高電圧駆動ＭＯＳＦＥＴとして、ゲート酸化膜１００Ａで駆動電圧５Ｖ以上の印加が可能になる。
【００３９】
図９は、本発明の半導体装置を、安定動作行うために電圧セット手段を設けた実施例を施す電気回路図である。破線１４１が図７のＭＯＳＦＥＴを示し、破線１４２が電圧セット手段であり、通常のＭＯＳＦＥＴを用いた場合が示されている。図７の半導体装置においては、容量結合により、ゲート領域１０７への印加電圧により、中間ゲート電極１０５を介して間接的にチャネル形成領域のインピータンスを制御する。従って、中間ゲート電極１０５に周囲の領域から電荷が注入されるとチャージアップ現象により動作が不安定になる。そこで、図９に示すように、中間ゲート電極に電圧セット手段を接続して設けることによりチャージアップ現象による不安定動作を防止することができる。即ち、ＯＦＦ時には、中間ゲート電極の電圧を電圧セット手段により接地状態にする。ＯＮ時に電圧セット手段のＭＯＳＦＥＴをＯＦＦすることにより、ゲート領域の印加電圧により安定動作することができる。
【００４０】
ところで、本発明の高電圧駆動ＭＩＳＦＥＴ（ＨＶＭＩＳＦＥＴと略す）と低電圧駆動ＭＩＳＦＥＴ（ＬＶＭＩＳＦＥＴと略す）とは実効的な単位面積当りの電気容量が異なるためにゲート領域に対する閾値電圧が異なってしまう。
従って、閾値電圧を制御するためには、各々に対して別々のチャネル形成領域への不純物領域導入により制御する。しかし、次の方法により、一回の不純物導入工程により、同時に各々のＭＩＳＦＥＴの閾値電圧を制御することができる。
【００４１】
図１０（Ａ）及び図１０（Ｂ）は本発明のＨＶＭＩＳＦＥＴの中間ゲート電極部の平面図と断面図である。図１０（Ｂ）は図１０（Ａ）のＡ−Ａ’線に沿った断面図である。中間ゲート電極１０５は図示しないが図７のようにゲート領域と容量結合して設けられている。中間ゲート電極１０５の下の基板１０１の表面のソース領域１０２とドレイン領域１０３との間のチャネル形成領域には、複数のＰ型の不純物が導入された閾値制御用不純物領域１５１が複数設けられている。不純物領域１５１は幅Ｗ、間隔Ｌでチャネル幅方向に平行に複数設けられている。パターン１５２は不純物領域をイオン注入によりチャネルドープにより形成する場合のレジストマスクパターンに対応している。一方、ＬＶＭＩＳＦＥＴに対する不純物領域１５１のパターンは図１１（Ａ）、図１１（Ｂ）のようになっている。図１１（Ｂ）は図１１（Ａ）のＢ−Ｂ’線に沿った断面図である。ゲート電極１３１の下の基板１０１の表面であるチャネル形成領域には全面にわたって不純物領域１５１が設けられて閾値電圧をエンハンス側に制御している。ＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴの不純物領域１５１は同一工程で同時に形成される。ＨＶＭＩＳＦＥＴの不純物領域１５１はチャネル形成領域の一定割合しか形成されていないために全面形成の場合に比べ閾値制御幅が小さくなる。即ち、チャネル形成領域の全面積に対する不純物領域１５１の面積を変化することにより閾値電圧を制御することができる。不純物領域１５１の面積比を適当に選択することにより一回の不純物導入工程だけでＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴ両方の閾値制御を行うことができる。不純物領域１５１の幅Ｗ、間隔Ｌは少なくとも一方が４μｍ以下の小さいパターンが望ましい。一般的には２μｍ以下が望ましく、微細化技術があれば１μｍ以下がトランジスタの電気特性から最も望ましい。
【００４２】
図１０は、不純物形成領域１５１をチャネル幅方向に平行に複数設けた場合の実施例である。図１２は、ＨＶＭＩＳＦＥＴの別の実施例である。不純物領域１５１をチャネル長方向に平行に複数設けてある。図１３、図１４は本発明のＨＶＭＩＳＦＥＴの別の実施例の平面図である。不純物領域１５１をドット状に複数設けてある。
【００４３】
図１０、図１２、図１３及び図１４いづれのＨＶＭＩＳＦＥＴの実施例においても、不純物領域の幅Ｗ、間隔Ｌの少なくともいづれかは最大４μｍ、一般的には２μｍ以下、望ましくは１μｍ以下の微小パタ−ンである。ＨＶＭＩＳＦＥＴのチャネル形成領域を不純物領域の面積比で制御することにより一回の不純物導入工程によりＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴの各々の閾値電圧を同時に制御できる。
【００４４】
制御した閾値電圧は、ほぼ等しく制御することもできる。または、ＨＶＭＩＳＦＥＴの閾値電圧をＬＶＭＩＳＦＥＴより約０．１〜０．３Ｖ程度エンハンス側に制御することも容易である。また、閾値電圧は、（１）式よりＣＧ／ＣＴの関数になる。従って、２種類以上のＣＧ／ＣＴ、即ち、２種類以上のＨＶＭＩＳＦＥＴが同一基板上に設けられている場合においても、各々のＨＶＭＩＳＦＥＴの不純物領域の面積比を制御することによりほぼ同じ値の閾値電圧に制御することができる。
【００４５】
本発明の半導体装置においては、（１）式から理解できるように中間ゲート電極１０５の電位ＶＭＧはドレイン電圧ＶＤの関数である。一般的なＭＩＳＦＥＴの場合、ドレイン電流はドレイン電圧に対して飽和特性を示す。しかし、本発明の半導体装置においては、ドレイン電圧ＶＤの増加とともにＶＭＧも増加す
るために飽和特性が悪くなる。また、ゲート領域１０７への印加電圧ＶＧがゼロバイアスにおいても、ドレイン電圧ＶＤに高電圧を印加すると、ＶＭＧが閾値電圧より大きくなりＯＦＦリーク電流が流れてしまう問題がある。図１５は、ドレイン電圧ＶＤによりＶＭＧが影響されにくくした本発明の半導体装置の実施例の断面図である。Ｐ型基板１０１の表面の高濃度のＮ型ドレイン領域１０３とチャネル形成領域との間にＮ型の低濃度ドレイン領域１６１が設けられている。中間ゲート電極１０５とゲート絶縁膜１０４を介してオーバーラップして基板１０１の表面に設けられたドレイン領域を低濃度不純物領域で形成することにより、（１）式のＣＤを小さくすることができる。即ち、ドレイン領域１０３にドレイン電圧ＶＤを印加した場合、中間ゲート電極１０５の真下の低濃度ドレイン領域１６１の表面は空乏化する。従って、中間ゲート電極１０５と低濃度ドレイン領域１６１との間の絶縁膜はゲート絶縁膜と空乏層とから構成されるためにＣＤがより小さくなる。通常、低濃度ドレイン領域１６１の表面濃度は、空乏化するための値として１０¹⁶atoms/cm³〜１０¹⁸atoms/cm³に設定される。図１５のように、高濃度ドレイン領域１０３を包むようにして別の低濃度ドレイン領域１６２を設けることにより、ドレイン耐圧もより増加することができる。図１５に示すようにＣＤ＜ＣＳとよりＣＤを小さくすることにより、中間ゲート電極１０５の電圧ＶＭＧドレイン電圧ＶＤにより影響される量を小さくすることができる。即ち、中間ゲート電極１０５がドレイン領域の容量結合により低耐圧化、ＯＦＦリークの増大さらに短チャネル効果の増大を防ぐことができる。また、図１５の実施例においては、中間ゲート電極１０５とドレイン領域との間の絶縁膜をフィールド絶縁膜１０６で形成している。フィールド絶縁膜１０６はゲート絶縁膜１０４に比べ１０倍以上厚く形成されているために、ＣＤは１／１０以下に減少できる。図１５の実施例のようにドレイン領域を低濃度にするとともに、ドレイン領域１６１の上の絶縁膜をゲート絶縁膜１０４より厚く形成することにより一桁以上ＣＤを小さく容易にできる。図１５の実施例の場合、ソース領域１０２は一般的な構造であるが、チャネル長制御のために、ソース領域１０２をドレイン領域と対象構造に形成してもよい。（１）式から理解できるようにＣＤが減少することが効果をもたらす。ソース領域もドレイン領域と同じ構造にすることによりＣＳが減少する。ＣＳを減少することにより、ＣＧ／Ｇをより制御性高く形成できる効果がある。
【００４６】
図１６は本発明の半導体装置の別の実施例の断面図である。高濃度Ｎ型不純物領域から成るゲート領域１０７を包むようにして低濃度Ｎ型不純物領域から成る高耐圧用ゲート領域１６３が設けられている。高濃度Ｎ型ゲート領域１０７と基板１０１との間に低濃度Ｎ型ゲート領域をはさむことにより、ゲート領域１０７と基板１０１との間の低耐圧特性を改善することができる。ゲート領域１０７の耐圧は、低濃度ゲート領域１６３とＰ型基板１０１との間の耐圧により決まる。その耐圧は容易に１００Ｖ以上の高耐圧を得ることができる。
【００４７】
図１７は、ゲート領域を中間ゲート電極の上に絶縁膜を介して設けた本発明の半導体装置の別の実施例の断面図である。即ち、Ｐ型シリコン基板１０１の表面に互いに離れてＮ⁺型のソース領域１０２とドレイン領域１０３が設けられている。ソース領域１０２とドレイン領域１０３との間の基板１０１の表面であるチャネル形成領域の上に第１のゲート絶縁膜１０４を介して中間ゲート電極１０５が設けられている。さらに、中間ゲート電極１０５の上に第２のゲート絶縁膜１０４Ａを介してゲート領域（電極）１０７Ａが設けられている。ゲート領域１０７Ａは第２のゲート絶縁膜１０４Ａにより形成される容量により、中間ゲート電極と容量結合している。従って、ゲート領域１０７Ａに電圧を印加することにより、中間ゲート電極の電位を制御してソース領域１０２とドレイン領域１０３との間のチャネルインピーダンスを変化することができる。即ち、通常の電界効果トランジスタとして動作することができる。図１７の半導体装置の断面図は、一般的に良く知られた浮遊ゲート型不揮発性メモリと似ているが、中間ゲート電極１０５が電圧セット手段と接続（図１７には．図示されていない）している点が大きく異なっている。本発明の半導体装置は不揮発性メモリとして動作することは困難であり、通常の駆動用トランジスタ、論理回路用のトランジスタ、または、アナログ回路用のトランジスタに適している。ゲート領域１０７Ａを図１７のように中間ゲート電極１０５の上に設けた場合には、ゲート領域１０７Ａの寄生容量を図７の実施例に比べ小さくできる。ゲート領域を基板１０１の表面に形成した場合には、ゲート領域と基板との間に接合容量が形成されるために高速動作には適さない。また、図１７の実施例においては、中間ゲート電極１０５の面積を小さくできるために、高集積化に適している。また、中間ゲート電極１０５の寄生容量も小さくできるために電気的特性を精度高く制御できる。
【００４８】
図１８は、ゲート領域を複数設けた場合の本発明の半導体装置の実施例の断面図てある。ゲート領域１０７Ｃ、１０７Ｄの２つのゲート領域が中間ゲート電極１０５の上に設けられている。各々のゲート領域は中間ゲート電極１０５に対して並列に容量統合して設けられている。従って、中間ゲート電極１０５の電位は各々のゲート領域１０７Ｃ、１０７Ｄの両方のゲート領域によって制御される。一方のゲート領域の電圧を変化することにより、他のゲート領域に対する電気特性（ゲート電圧に対するチャネルインピーダンスの変化）を変えることができる。即ち、一方のゲート領域への印加電圧値により、他のゲート領域に対するトランジスタの閾値電圧を変化することができる。言いかたを変えれば、トランジスタの閾値電圧を複数のゲート領域を有することにより調整する（一定値に合せ込むこと及び複数種の閾値電圧を有するトランジスタを設けることを含む）ことができる。従って、高精度の閾値電圧が必要なアナログ回路、または、複数種の閾値電圧を有するアナログ回路のトランジスタに適している。
【００４９】
図１９は、複数のゲート領域を設けた実施例において、さらに、閾値電圧等の電気特性を広範囲で高精度に調整できるようにした本発明の半導体装置の断面図である。中間ゲート電極１０５に接続した電圧セット手段は図示されていないが同様に設けられている。
【００５０】
図１９のゲート領域１０７Ｅ、１０７Ｆ及び１０７Ｇは互いに異なる面積で中間ゲート電極１０５の上に設けられている。各々のゲート領域と中間ゲート電極１０５との容量は例えば１：２：４のように指数関数的に重みづけされて並列に設けられている。指数関数的に重みづけして複数設けることにより特定ゲート領域に対する電気特性を広範囲に高精度で調整できる。
【００５１】
図２０は、電圧セット手段を薄膜トランジスタで形成した場合の本発明の半導体装置の断面図である。中間ゲート電極１０５は薄膜トランジスタと同一薄膜で形成するために多結晶シリコン膜で形成されている。中間ゲート電極１０５はフィールド絶縁膜１０６の上まで延長されている。中間ゲート電極１０５はＮ⁺型にドーピングされている。中間ゲート電極１０５と同一薄膜にチャネル形成領域１５１及びＮ⁺型ドレイン領域１５２が設けられている。チャネル形成領域１５１の上にはゲート絶縁膜１５３を介して薄膜トランジスタのゲート電極１５４が設けられている。チャネル形成領域１５１はゲート電極１５４への印加電圧により反転できるように低濃度領域に形成されている。図２０の実施例においては、薄膜トランジスタのゲート絶縁膜１５３およびゲート電極１５４をチャネル形成領域１５１の上に設けたが、下側に設けてもよい。図２０に示すように、中間ゲート電極１０５を薄膜トランジスタのソース領域として接続することにより、中間ゲート電極１０５の電位をゲート電極１５４とドレイン領域１５２への電圧によりセットすることができる。通常、ドレイン領域１５２へ０Ｖを印加して中間ゲート電極１０５の電位を０Ｖにセットした後に、ゲート領域１０７へ電圧を印加してソース領域１０２とドレイン領域１０３との間のチャネルインピーダンスを制御する。
【００５２】
図２１は、ゲート領域を中間ゲート電極１０５の上に第２のゲート絶縁膜１０４Ａを介した場合の本発明の半導体装置の実施例の断面図である。中間ゲート電極１０５を形成した薄膜を延在して薄膜トランジスタから成る電圧セット手段が設けられている。電圧セット手段として薄膜トランジスタを用いることにより、中間ゲート電極１０５と電圧セット手段との間に形成される寄生容量を小さくできる結果、ゲート領域１０７の電位によって効果的に中間ゲート電極１０５の電位を制御することが可能になる。
【００５３】
【発明の効果】
本発明の半導体装置及びその製造方法は以下の効果を有する。
（１）製造が簡単である。
（２）製造が期間が短い。
（３）製造コストが低い。
（４）ゲート絶縁膜の薄膜化
（５）高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴとのゲート絶縁膜の統一化による製造コストの減少と製造ＴＡＴの改善。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図である。
【図２】従来の半導体装置の断面図である。
【図３】従来の半導体装置の断面図である。
【図４】本発明の半導体装置の断面図である。
【図５】本発明の半導体装置の各製造工程に沿った断面図である。
【図６】本発明の半導体装置の電気回路図である。
【図７】本発明の半導体装置の断面図である。
【図８】本発明の半導体装置の断面図である。
【図９】本発明の半導体装置の電気回路図である。
【図１０】（Ａ）図は、本発明の高電圧駆動ＭＩＳＦＥＴの中間ゲート電極まわりの平面図であり、（Ｂ）図は、（Ａ）図のＡ−Ａ’線に沿った断面図である。
【図１１】（Ａ）図は、本発明の低電圧駆動ＭＩＳＦＥＴの平面図であり、（Ｂ）図は、（Ａ）図のＢ−Ｂ’線に沿った断面図である。
【図１２】本発明の高電圧駆動ＭＩＳＦＥＴの別の実施例の平面図である。
【図１３】本発明の高電圧駆動ＭＩＳＦＥＴの別の実施例の平面図である。
【図１４】本発明の高電圧駆動ＭＩＳＦＥＴの別の実施例の平面図である。
【図１５】本発明の半導体装置の別の実施例の断面図である。
【図１６】本発明の半導体装置の別の実施例の断面図である。
【図１７】本発明の半導体装置の別の実施例の断面図である。
【図１８】本発明の半導体装置の別の実施例の断面図である。
【図１９】本発明の半導体装置の別の実施例の断面図である。
【図２０】本発明の半導体装置の別の実施例の断面図である。
【図２１】本発明の半導体装置の別の実施例の断面図である。
【符号の説明】
１Ｐ型シリコン基板
２Ｎウェル
５フィールド酸化膜
６フィールドドープ領域
５２レベルシフト回路
５４高電圧インバータ回路

Claims

第１導電型の半導体基板の表面に互いに離れて設けられた第２導電型のソース・ドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板の表面であるチャネル形成領域と、前記ソース・ドレイン領域および前記チャネル形成領域とはフィールド絶縁膜を介して分離された前記半導体基板の表面に形成された第２導電型のゲート領域と、前記ゲート領域及び前記チャネル形成領域の上にゲート絶縁膜を介して設けられた中間ゲート電極と、前記中間ゲート電極をフィールド絶縁膜上に延伸した領域に設けられた低濃度領域である第２のチャネル形成領域と、前記第２のチャネル形成領域に接して配置された第２導電型の第２のドレイン領域と、前記第２のチャネル形成領域の上に第２のゲート絶縁膜を介して設けられたゲート電極とからなる半導体装置。
第１導電型の半導体基板の表面に互いに離れて設けられた第２導電型のソース・ドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板の表面であるチャネル形成領域と、前記チャネル形成領域の上にゲート絶縁膜を介して設けられた中間ゲート電極と、前記中間ゲート電極と第２のゲート絶縁膜を介して容量的に結合するように設けられたゲート領域と、前記中間ゲート電極をフィールド絶縁膜上に延伸した領域に設けられた低濃度領域である第２のチャネル形成領域と、前記第２のチャネル形成領域に接して配置された第２導電型の第２のドレイン領域と、前記第２のチャネル形成領域の上に第２のゲート絶縁膜を介して設けられたゲート電極とからなる半導体装置。
前記チャネル形成領域に閾値制御用不純物領域が複数設けられている請求項１あるいは２に記載の半導体装置。
前記チャネル形成領域に閾値制御用不純物領域が複数設けられているとともに、前記閾値制御用不純物領域のチャネル幅方向またはチャネル長方向いずれかの長さが２μｍ以下である請求項１あるいは２に記載の半導体装置。
前記ドレイン領域と前記中間ゲート電極との間のキャパシタンス容量ＣＤが前記ソース領域と前記中間ゲート電極との間のキャパシタンス容量ＣＳより小さい値である請求項１あるいは２に記載の半導体装置。
第２導電型の高濃度領域から成る第１のドレイン領域と、前記第１のドレイン領域と前記チャネル形成領域との間に設けられた第２導電型の低濃度領域から成る第２のドレイン領域とから前記ドレイン領域が構成されている請求項１あるいは２に記載の半導体装置。
前記ドレイン領域と前記中間ゲート電極との間の絶縁膜が前記ゲート絶縁膜より厚く形成されていることを特徴とする請求項１あるいは２に記載の半導体装置。
前記ゲート領域を包むように前記ゲート領域と同じ導電型の低濃度領域から成る高耐圧用ゲート領域を設けた請求項１記載の半導体装置。
前記ゲート領域が複数設けられているとともに、各々の前記ゲート領域と前記中間ゲート電極との間の各々の容量が異なる値である請求項２記載の半導体装置。