JPH03119733A - 高耐電圧半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 一実施例に係る製造工程断面図（第２図）他の実施例に
係る製造工程断面図 （第３図） 発明の効果 〔概　要〕 高耐電圧半導体装置、特に絶縁膜上の半導体層（Ｓｏｔ
）を使用する高耐電圧ＭＯ３半導体装置の構造の改良に
関し、 駆動電流量を従来より増大することが可能な高耐電圧Ｍ
Ｏ３）ランジスタの構造の提供を目的とし、 半導体基板上に形成された絶縁膜上の半導体層を使用し
たＭＯＳトランジスタであって、該絶縁膜上に形成され
た一導電型半導体層と、該一導電型半導体層上にゲート
絶縁膜を介して配設されたゲート電極と、該一導電型半
導体層に該ゲート電極直下のゲート領域から離間し、且
っ該一導電型半導体層の表面から底面に達して配設され
た反対導電型高濃度ドレイン領域と、該ゲート領域と該
反対導電型高濃度ドレイン領域間を連通ずる反対導電型
低濃度ドレイン領域とその下部の該一導電型半導体層と
よりなるオフセット領域を有し、該絶縁膜の容量値が、
該オフセット領域の直下部において、該ゲートＨ域側か
ら該反対導電型高濃度ドレイン領域側に向かって、該絶
縁膜を順次厚く形成すること或いは該絶縁膜の誘電率を
順次小さく形成することによって、順次小さい値に変化
している構成を有する。

〔産業上の利用分野〕

本発明は高耐電圧半導体装置、特に絶縁膜上の半導体層
（Ｓ　ＯＩ　：　５ｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａ
ｔｏｒ）を使用する高耐電圧ＭＯ３半導体装置の構造の
改良に関する。

半導体集積回路（ＩＣ）の用途拡大に伴い、半導体ＩＣ
で直接産業機器を駆動したいとの要請が強くなっている
。

一般に半導体ＩＣは低電圧駆動であるが、産業機器の中
にはその駆動に高電圧を必要とするものも多々あり、産
業機器駆動用のトランジスタとしては高耐電圧のトラン
ジスタが望まれ、最近では高耐電圧化が比較的容易なＳ
ＯＴ基板を用いた高耐電圧ＭＯ３）ランジスタが開発さ
れている。

〔従来の技術〕

第４図は上記ＳＯＩ基板を使用した高耐電圧ＭＯ３）ラ
ンジスタの従来の基本断面構造を示したもので、図中の
、１はシリコン（Ｓｔ）基板、２は二酸化シリコン（Ｓ
ｉＯｚ）からなる下地絶縁膜、３はｐ−型５ｔ（ＳＯＩ
）層、４はゲート酸化膜、５はゲート電極、６はｎ−型
（低濃度）ドレイン領域、７はｎ゛型（高濃度）ソース
領域、８はｎ゛型（高濃度）ドレイン領域、Ｇはゲート
、Ｓはソース、Ｄはドレインを表している。

高耐電圧ＭＯＳトランジスタにおいてドレイン部の耐電
圧を向上させる機構は、ゲート電極５直下のゲート部Ａ
Ｇと高濃度ドレイン領域８との間に形成されるオフセッ
ト領域しいにある。このオフセット９Ｍ域ＬｌｌＩは例
えばｎチャネルＭＯ３）ランジスタの場合には、図示の
ように上層のｎ−型ドレイン領域６（低濃度ｎ型層）と
下部のｐ−型５ｉＪｉｉ３（低濃度ｐ型層）から形成さ
れ、それぞれの不純物総量としては（ｎ型不純物量〉ｐ
型不純物量）の関係にある。ｐチャネルＭＯ５）ランジ
スタの場合にはｎとｐの関係が前述と逆になる。

そしてこのオフセット領域Ｌｌｌが構成される５０１層
３の厚さ（１）は０．５μｍ前後に薄く形成され、且つ
その不純物濃度はｐｎ接合の形成により生ずる接合電位
（約１ｖ程度）でその表層部を除くオフセラ）　ＳＲ域
りえのほぼ全域が空乏化するように低濃度にしである。

（概略１０１ｂ／ｃｍ’前後）この結果、ドレインに印
加された電圧（ＶＯ）は図において空乏層の拡がりを鎖
線ＤＬで示す空乏化したオフセット領域ＬＲ全体にかか
るため、この領域の電界強度はオフセット領域り、の長
さ（オフセット長）に反比例する。そしてドレイン電圧
（Ｖ、）によるブレークダウンは、オフセット領域の電
界強度がある臨界値を越えた時に発生するから、ドレイ
ン耐電圧はオフセット長に比例して増大させることがで
きる。

〔発明が解決しようとする課題〕

上記のようにオフセット領域り、ｌはＭ、Ｏ３）ランジ
スタの耐電圧を増大させるのに不可欠な構造である。そ
してその役割を果たすには、この領域の不純物量は低い
値に限定する必要があり、そのためこの部分の抵抗値は
大きいものとなって、このトランジスタに流し得る電流
値は大幅に制限されてしまう。そこで前記オフセット領
域り、の抵抗値を少しでも下げるためにｎ型不純物量を
増やせば、今度はオフセット領域ＬＲの完全空乏化が達
成できな（なって、ドレイン耐電圧の低下を招くことに
なる。このように高耐電圧と低抵抗値即ち流し得る電流
量とは相反する関係にある。このことは、本来この種の
トランジスタではその用途から高耐電圧・高電流駆動が
要求される点から、この構造における大きな問題点であ
る。

ここで第４図の構造における高耐電圧化の機構について
検討を加えてみる。

オフセット領域ＬＲはＭＯＳ）ランジスタのドレインの
一部である以上、少なくとも表面近傍はｎ型を保持して
いる必要があり、ドレイン電圧（■、）が０の状態で接
合電位だけでオフセット領域り、全体が空乏化している
訳ではなく、ドレイン電圧（Ｖｏ　）の印加によってオ
フセット領域ＬＲの薄いｎ型層は急速に空乏化する。こ
の時の空乏化の進捗は、オフセット部ｎ型領域と周辺の
接地電位部分との静電容量に強く依存する。静電容量と
しては第４図に模式的に示すように、ゲート電極５．３
０１層３内のｐ型領域、Ｓｔ基板ｌとの間の容量ＣＩ、
Ｃ２、Ｃ３が考えられる。そしてオフセット長が２μｍ
以上になれば、容量の大部分は下地絶縁膜２を介しての
Ｓｉ基板ｌとの静電容量Ｃ３となる。このＣ１の値は下
地絶縁膜２の膜厚を薄くする程大きくなり、その結果低
いドレイン電圧でオフセット領域り、ｌは空乏化する。

言い換えればオフセット領域ＬｍＯｎ型不純物量を増や
してやっても、高い耐電圧特性を確保できることになり
、オフセット部の低抵抗化と高耐電圧特性が同時に実現
できるかに思われる。

しかしここに新たな問題が発生する。それは、下地絶縁
膜２を薄くすると高不純物濃度ドレイン領域８近傍のオ
フセット部の垂直方向の電界強度が増大し、この部分で
のブレークダウンが発生して、結果的にドレイン部の耐
電圧を下げてしまうことである。そのため、下地絶縁膜
２を薄膜化することにも限界がある。

以上の諸点から従来の構造を有する高耐電圧ＭＯＳトラ
ンジスタにおいては、高耐電圧と低抵抗値即ち流し得る
電流量とは相反する関係にあることを改善することは困
難であり、駆動電流量が大幅に制限されるという問題が
あった。

そこで本発明は、駆動電流量を従来より増大することが
可能な高耐電圧ＭＯＳトランジスタの構造の提供を目的
とする。

〔課題を解決するための手段〕

上記課題は、半導体基板上に形成された絶縁膜上の半導
体層を使用したＭＯＳトランジスタであって、該絶縁膜
上に形成された一導電型半導体層と、該一導電型半導体
層上にゲート絶縁膜を介して配設されたゲート電極と、
該一導電型半導体層に該ゲート電極直下のゲート８１ｒ
域から離間し、且つ該一導電型半導体層の表面から底面
に達して配設された反対導電型高濃度ドレイン領域と、
該ゲート頭載と該反対導電型高濃度ドレイン領域間を連
通ずる反対導電型低濃度ドレイン領域とその下部の該一
導電型半導体層とよりなるオフセット領域を有し、該絶
縁膜の容量値が、該オフセット領域の直下部において、
該ゲート領域側から該反対導電型高濃度ドレイン領域側
に向かって、該絶縁膜を順次厚く形成すること或いは該
絶縁膜の誘電率を順次小さく形成すること等によって、
順次小さい値に変化している本発明による高耐電圧半導
体装置によって解決される。

〔作　用〕

第１図は本発明の原理説明図で、図中、１はＳｉ基板、
２は５ｉ０２からなる下地絶縁膜、３はｐ−型５ｉ（Ｓ
ｏｌ）層、４はゲート酸化膜、５はゲート電極、６はｎ
−型低濃度ドレイン領域、７はｎ゛型型温濃度ソース領
域８はｎ゛型型温濃度ドレイン領域ＬＲはオフセット９
Ｍ域、Ａｃはゲート部、Ｇはゲート、Ｓはソース、Ｄは
ドレインを示す。

同図に示されるように、本発明の一例ではオフセット領
域り、ｌを２領域（Ｌ□、　　ＬＲ２）に分割し、ゲー
ト部Ａ、に近い側Ｌ　Ｒ１部の下地絶縁膜２ＡはｔＯＸ
ｌで示すように薄（、高濃度ドレイン領域８に近い側Ｌ
ｌｌ□部の下地絶縁膜２Ｂをｔ。ｘｚで示すように厚く
形成し、これによって下地絶縁膜２Ａ、２Ｂの容量値を
り、１１部側で大きく、Ｌ５□部側で小さく構成する。

このようにすると、ドレイン電圧（Ｖ、）印加と共に先
ずＬ□部のｎ型層（ｎ−型低濃度ドレイン領域６の一部
）が空乏化し、次ぎにＬＲ２部のｎ型層（ｎ−型低濃度
ドレイン領域６の残部）が空乏化する。即ちｎ型層（ｎ
″型低濃度ドレイン領域６）の不純物量が多少多くても
、下地絶縁膜２への厚さが薄く基板１との容量ＣｊＡが
大きいＬＲ１部は容易に空乏化するために、このＬＲ１
部の電界強度が臨界値に達するまではブレークダウンは
生じない。またこのＬＲ１部のブレークダウン電圧より
低い電圧で下地絶縁膜２Ｂが厚く基板１との容量Ｃ３１
１が小さいＬＩＩ２部のｎ型層が空乏化するようにｎ−
型低濃度ドレイン領域６の不純物量及び下地絶縁膜２Ｂ
の厚さを設計しておく。

このようにしておけば、Ｌ□部でブレークダウンする前
に、ドレイン電圧（ＶＯ）はオフセット領域ＬＲ全体（
ＬＲ１＋ＬＲ２）にかかるようになり、且つ高濃度ドレ
イン領域８近傍の下地絶縁膜２の厚さｔ。Ｘ□が厚くな
っているために、その部分の垂直方向電界の上昇も抑制
される。従ってｎ型層即ちｎ−型低濃度ドレイン領域６
の不純物量を減することなく、高いドレイン電圧が確保
できるので、従来同様の高耐電圧を有し且つ従来に比べ
て高駆動電流を有する高耐電圧ＭＯ３）ランジスタが提
供される。

〔実施例〕

以下本発明の構造を、製造方法に従って具体的に説明す
る。

第２図（ａ）〜（５）は本発明の一実施例に係る製造工
程断面図で、第３図（ａ）〜（ｅ）は本発明の他の実施
例に係る製造工程断面図である。

全図を通じ同一対象物は同一符合で示す。

先ず下敷き絶縁膜の厚さを変えることによってオフセッ
ト領域と基板間の容量をゲート部側から高濃度ドレイン
側に向かって順次小さく形成した一実施例について図を
参照し、製造方法に従って説明する。

第２図（ａ）参照 先ずＳｉ基板１の高濃度ドレイン領域ＡＤとオフセット
領域（Ｌ、Ｉ　）の長さの約１／２即ち（Ｌ１１２）に
相当する範囲に、通常のりソグラフィ技術によって、例
えば深さ１μｍの凹部９を形成する。

第２図（ｂ）参照 次いでこの基板上に厚さ１．５μｍ程度の気相成長（Ｃ
ＶＤ）ＳｉＯ□膜からなる第１の下地絶縁膜２ａを形成
し、その上にレジスト膜１０を平坦に塗布する。

第２図（Ｃ）参照 次いで、レジスト膜１０と第１の下地絶縁膜２ａとのエ
ツチングレートが等しくなる条件を有するリアクティブ
イオンエツチング処理によるエッチバックを行って、前
記凹部９内に第１の下地絶縁膜２ａを平坦に埋込む。

第２図（ｄ）参照 次いでこの基板上に例えばＣＶＤ−５ｉＯｚ膜からなる
厚さ１μｍの第２の下地絶縁膜２ｂを形成する。ここで
厚さ１μｍの薄い領域録と厚さ２μｍの厚い領域２Ｂを
有し上面が平坦な下地絶縁膜２が形成される。

第２図（ｅ）参照 次いで、この下地絶縁膜２上に厚さ例えば０．５μｍの
ポリＳｉ層を気相成長し、例えばレーザ溶融法により再
結晶化し、この再結晶化Ｓｉ層を通常のリソグラフィに
より所定のバターニングを行い、この再結晶化Ｓｉパタ
ーンに硼素を例えば注入エネルギー１８０ＫｅＶ、　　
ドーズ量Ｉ　ＸＩＱ”７ｃｍ−”程度の条件でイオン注
入し、所定の熱処理により活性化再分布せしめて、０．
５μｍ程度の厚さを有し下地絶縁膜２の薄い領域２Ａと
厚い領域２Ｂに所定の幅で跨るｐ−型ＳＯＩパターン３
を形成する。ここで３０１基板が完成する。

以後下記に示す従来同様の方法により上記ＳＯＩ基板を
用い、そのｐ−型ＳＯＩパターン３上に、ドレインオフ
セット領域Ｌ＋ｔを有する高耐電圧ＭＯＳトランジスタ
が形成される。

第２図げ）参照 即ち、先ずｐ−型ＳＯ■パターン３の表面にゲート酸化
膜４を形成した後、このＳＯＩパターン３上の前記下地
絶縁膜２の薄い領域２Ａと厚い領域２Ｂとの境界から、
形成しようとするオフセット領域り、の１／２即ちＬ□
だけ離れた下地絶縁膜の薄い領域２Ａの上部に、ポリＳ
ｉ等からなるゲート電極５を形成し、このゲート電極５
をマスクにしゲート酸化膜４を通してＬＲ形成用の燐を
、例えば１００ＫｅＶ、　１８　ＸＩＯ”ａｍ−”（７
）条件ティオン注入する。１０６はＬＲ形成用の低濃度
燐注入領域を示す。

第２図（（至）参照 次いでゲート電極５上からＬＲの長さに相当する領域上
を覆うレジストパターン１１を形成し、このレジストパ
ターン１１及びゲート電極５をマスクにしゲート酸化ｒ
１１Ｊ４を通して高濃度ソース及びドレイン領域形成用
の燐を、例えば８０ＫｅＶ、　４　ＸＩＯ”ＣＩＱ−”
程度の条件でイオン注入する。　１０７．１０８は高濃
度燐注入領域を示す。

第２図（ｈ）参照 次いでレジストパターン１１を除去した後、所定の熱処
理を行ってイオン注入した燐を活性化再分布させて、１
／２が薄い下地絶縁膜２Ａ上のオフセット領域ＬＲＩに
位置し、１／２が厚い下地絶縁膜２Ｂ上のオフセット領
域ＬＩＩＺに位置するｎ−型低濃度ドレイン領域６と、
薄い下地絶縁膜２Ａ上に位置するｎ°型高濃度ソース領
域７及び厚い下地絶縁膜２Ｂ上に位置するｎ゛型型部濃
度ドレイン領域８形成する。

そして以後図示しないが、上記Ｓｏｌパターン上に眉間
絶縁膜を形成し、この層間絶縁膜にソース、ドレイン領
域等に対するコンタクト窓を形成し、コンタクト窓上に
それぞれの領域に対する配線を形成し、被覆絶縁膜の形
成等を行って、本発明に係るＳｏｌ基板による高耐電圧
ＭＯ３）ランジスタが完成する。

なおこの実施例において、ＬＲ＝２０μｍ、ＬＲ。

＝１０μｍ、Ｌ、□＝ｌＯμｍとし、トランジスタ寸法
としてはチャネル幅＝４００μｍ、−チャネル長さ＝１
０μｍとして、ドレイン耐電圧＝２４０Ｖ、トランジス
タのオン抵抗＝４にΩを得た。この値は、従来の構造に
おいて、燐注入量を１．４Ｘ１０”ｃｍ−”まで減らし
て適正化を図ってドレイン耐電圧：２００Ｖが得られた
際のトランジスタ・オン抵抗６．５にΩに比べて大幅に
改善された値である。

本発明に係る高耐電圧ＭＯ３）ランジスタは、Ｓｏｌ基
板の膜厚を一定にし、その誘電率をゲート下部から高濃
度ドレイン領域下部に向かって順次減少せしめることに
よっても形成できる。

この場合のＳＯ■基板の形成方法は、例えば以下の実施
例のように行う。

第３図（ａ）参照 即ち、Ｓｉ基板ｌ上に先ずＣＶＤ法により厚さ０．７μ
ｍの第１のＳｉＯ□膜５２ａを形成し、次いでその上に
ＣＶＤ法により厚さ１．１μｍの窒化シリコン（ＳｉＪ
ｎ）膜５３を形成する。

第３図（ｂ）参照 次いで、高濃度ドレイン領域Ａｎとオフセット領域のゲ
ート部に接する１／２の領域ＬＲ２に対応するＳｉ３Ｎ
４膜５３を周知のりソグラフィ技術により選択的に除去
する。

第３図（Ｃ）参照 上記基板上にＣＶＤ法により厚さ２μｍ程度の第２のＳ
ｉＯ□膜５２ｂを形成し、この基板上にレジスト膜５４
を平坦に塗布する。

第３図（ｄ）参照 次いでレジストと５ｉｎ２のエツチングレートがほぼ等
しい条件のりアクティブイオンエツチングによりＳｉ：
＋Ｎ４膜５３が表出するまで全面エツチングを行い、前
記Ｓｉ、Ｎ、膜５３の除去部に第２のＳｉＯ□膜５２ｂ
を平坦に埋込む。

第３図（ｅ）参照 次いで上記基板上に前記実施例と同様に、例えば厚さ０
．５μｍのポリＳｉ層を形成し、レーザ溶融等により再
結晶化し、この再結晶Ｓｉ層を５ｉ３Ｎａ膜５３と第２
のＳｉＯ□膜５２ｂに跨る所定の形状にバターニングし
、不純物のイオン注入を行ってｐ−型Ｓｏｌパターン３
を形成する。

以後のＳ○■パターン３上へのトランジスタの形成工程
は前記実施例と同様である。

以上の方法で形成されたＳＯＩ基板は、Ｓｉ、Ｎ。

の誘電率が５ｉｎ２の誘電率の約３倍であることにより
、前記実施例同様に、前記Ａ、とＬＨに対応する領域の
基板に対する容量値は、高濃度ドレイン領域Ａｎとオフ
セット９Ｍ域ＬＲのＡｏに接する側の１／２の領域ＬＩ
Ｉ２に対応する領域の容量値のほぼ２倍の値になるので
、この基板を用いた高耐電圧ＭＯ３）ランジスタは前記
実施例とほぼ同様の特性となる。

なお前記実施例においては、下地絶縁膜の厚さ及び誘電
率の変化によるオフセラ）　６Ｎ域のゲート側から高濃
度ドレイン側に向かう対基板容量の変化を階段的に形成
したが、この変化は連続的であっても勿論さしつかえな
い。

また容量変化の幅は、上記実施例の幅に限定されるもの
ではない。

〔発明の効果〕 以上説明のように本発明によれば、高耐電圧を有し、且
つトランジスタ・オン抵抗が低く駆動電流の大きいオフ
セット・ゲート構造の高耐電圧ＭＯＳトランジスタが提
供されるので、外部駆動機能を具備した半導体ＩＣの性
能を向上せしめることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図（ａ）〜（５）は本発明の一実施例に係る製造工
程断面図、 第３図（ａ）〜（ｅ）は本発明の他の実施例に係る製造
工程断面図、 第４図は従来の基本断面構造図 である。 図において、 ■はＳｉ基板、 ２は下地絶縁膜、 ２Ａは下地絶縁膜の薄い部分、 ２Ｂは下地絶縁膜の厚い部分、 ３はｐ−型５ｉ（Ｓｏｌ）層、 ４はゲート酸化膜、 ５はゲート電極、 ６はｎ−型低濃度ドレイン領域、 ７はｎ゛型高濃度ソース領域、 ８はｎ゛型高濃度ドレイン領域、 Ｌ、Ｉはオフセット領域、 Ｌ□はオフセット領域の一部、 Ｌ、ｌ□はオフセット領域の残部、 Ａ、はゲート部、 Ｇはゲート、 Ｓはソース、 Ｄはドレイン、 ｔｏ□、ｔｏＸ□は下地絶縁膜の厚さ を示す。 にじべ 杢宛明の一実声ｆ９１＋に係る製造工程断面図部２（２
）（ゼの１） 本完明の一寅絆別にイ系す裂遭工程断面図晃２図（ぜの
２）

Claims (3)

【特許請求の範囲】
1. （１）半導体基板上に形成された絶縁膜上の半導体層を
   使用したＭＯＳトランジスタであって、該絶縁膜上に形
   成された一導電型半導体層と、該一導電型半導体層上に
   ゲート絶縁膜を介して配設されたゲート電極と、 該一導電型半導体層に該ゲート電極直下のゲート領域か
   ら離間し、且つ該一導電型半導体層の表面から底面に達
   して配設された反対導電型高濃度ドレイン領域と、 該ゲート領域と該反対導電型高濃度ドレイン領域間を連
   通する反対導電型低濃度ドレイン領域とその下部の該一
   導電型半導体層とよりなるオフセット領域を有し、 該絶縁膜の容量値が、該オフセット領域の直下部におい
   て、該ゲート領域側から該反対導電型高濃度ドレイン領
   域側に向かって順次小さい値に変化していることを特徴
   とする高耐電圧半導体装置。
2. （２）前記絶縁膜の容量値の変化が、該絶縁膜の厚さを
   、該オフセット領域の直下部において、該ゲート領域側
   から該反対導電型高濃度ドレイン領域側に向かって順次
   厚く形成することによって達成されたことを特徴とする
   請求項（１）記載の高耐電圧半導体装置。
3. （３）前記絶縁膜の容量値の変化が、該絶縁膜の誘電率
   を、該オフセット領域の直下部において、該ゲート領域
   側から該反対導電型高濃度ドレイン領域側に向かって順
   次小さく形成することによって達成されたことを特徴と
   する請求項（１）記載の高耐電圧半導体装置。