KR0165381B1 - 고전압용 모스 트랜지스터를 갖는 반도체장치의 제조방법 - Google Patents
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Abstract
고전압용 모스 트랜지스터를 갖는 반도체장치의 제조방법이 개시되어 있다. 본 발명은 고전압용 모스 트랜지스터를 형성함에 있어서, 반도체기판의 표면에 서로 소정의 간격을 유지하는 저농도 영역을 형성하고, 저농도 영역들 사이의 반도체기판 표면에 필드절연층을 형성한 다음, 필드 절연층의 중앙부분을 식각하여 반도체기판을 노출시킨다. 필드절연층의 식각된 부분에 의해 노출된 반도체기판 표면에 게이트 절연층 패턴 및 게이트 전극을 차례로 형성하고, 저농도 영역 표면에 저농도 영역에 의해 완전히 둘러싸여진 고농도 소오스/드레인 영역을 형성한다.
Description
제1도는 종래 기술에 의한 고전압용 모스 트랜지스터의 단면도이다.
제2도는 본 발명에 의한 고전압용 모스 트랜지스터의 단면도이다.
제3a도 내지 제3d도는 본 발명에 의한 고전압용 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 고전압용 모스 트랜지스터를 갖는 반도체장치의 제조방법에 관한 것으로, 특히 소자분리를 위한 필드 산화층의 중앙 부분에 게이트 절연층 패턴 및 게이트 전극을 갖는 고전압용 모스 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 반도체장치를 동작시키기 위해서는 5V의 전압을 공급하여야 하며, 최근에는 전력소모를 줄이기 위하여 더욱 낮은 전압으로 동작이 가능한 반도체장치를 개발하고 있다. 그러나 아직 특수한 분야, 예컨대 LCD(Liquid Crystal Display)장치를 구동시키기 위해서는 5V 보다 더 높은 고전압이 요구된다. 이러한 고전압용 반도체장치에 적합한 모스 트랜지스터는 5V 또는 그 이하의 전압에서 동작하도록 설계된 저전압용 모스 트랜지스터에 비하여 큰 면적을 차지하며 그 구조에 있어서도 복잡하다.
제1도는 종래 기술에 의한 고전압용 모스 트랜지스터의 구조를 도시한 단면도로서, 참조번호 10은 반도체 기판, 12는 제1 도전형 우물, 14는 필드 산화층, 16은 상기 제1 도전형과 반대형인 제2 도전형의 저농도 소오스 영역 및 저농도 드레인 영역, 18은 게이트 절연층 패턴, 20은 게이트 전극, 그리고 22는 상기 저농도 소오스 영역 및 저농도 드레인 영역보다 농도가 높은 제2 도전형의 고농도 소오스 영역 및 고농도 드레인 영역을 나타낸다.
상기 제1도에 도시된 바와 같이, 종래의 기술에 의한 고전압용 모스 트랜지스터의 구조는 필드 산화층 아래 전체에 저농도 소오스 영역 및 저농도 드레인 영역을 형성함으로써 그 크기가 커지는 문제점이 있다.
따라서 본 발명의 목적은 그 크기를 작게 형성하면서 공정을 단순화 할 수 있는 고전압용 모스 트랜지스터의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은,
반도체 기판에 제1 우물과 제2 우물을 형성하는 단계;
상기 제2 우물의 소정영역과 제1 우물의 소자분리영역이 형성될 영역에 제1 도전형의 저농도 영역을 형성하는 단계;
상기 제1 우물의 소정영역과 상기 제2 우물의 소자분리영역이 형성될 영역에 상기 제1 도전형과 반대인 제2 도전형의 저농도 영역을 형성하는 단계;
상기 소정영역 사이의 영역 및 상기 소자분리영역이 형성될 영역에 필드 절연층을 형성함으로써, 상기 필드 절연층 아래의 윤곽을 따라 모양이 변한 제1 도전형의 변형된 저농도 영역과 제2 도전형의 변형된 저농도 영역을 형성함과 동시에 제1 두께의 산화층을 상부에 갖는 활성영역을 한정하는 단계;
상기 필드 절연층을 이온주입 마스크로 하여 상기 활성영역이 한정된 반도체 기판 전면에 저전압용 모스 트랜지스터의 문턱전압 이온주입을 실시하는 단계;
상기 문턱전압 이온주입이 실시된 반도체기판 전면에 상기 소정영역 사이에 형성된 필드 절연층의 중앙부분이 노출되도록 질화실리콘층 패턴을 형성하는 단계;
상기 노출된 필드 절연층의 중앙부분을 식각하여 필드 절연층 패턴을 형성하는 단계;
상기 필드 절연층 패턴이 형성된 반도체 기판 전면에 열산화층을 성장시키어 상기 필드 절연층 패턴 사이에 상기 제1 두께보다 두꺼운 제2 두께의 게이트 절연층 패턴을 선택적으로 형성하는 단계;
상기 질화실리콘층 패턴을 제거한 후 상기 제1 두께의 산화층을 전면 식각하여 제거함으로써, 상기 제2 두께보다 얇은 제3 두께를 갖는 변형된 게이트 절연층 패턴을 형성하는 단계;
상기 결과물 전면에 저전압용 모스 트랜지스터의 게이트 절연층을 형성하는 단계;
상기 변형된 게이트 절연층 패턴 상부에 게이트 전극을 형성하는 단계;
상기 제1 도전형의 변형된 저농도 영역이 형성된 활성영역 표면에 제1 도전형의 불순물을 주입하여 상기 제1 도전형의 변형된 저농도 영역보다 농도가 높고 상기 제1 도전형의 변형된 저농도 영역보다 얕은 깊이를 갖는 제1 도전형의 고농도 소오스 영역 및 고농도 드레인 영역을 형성하는 단계; 및
상기 제2 도전형의 변형된 저농도 영역이 형성된 활성영역 표면에 제2 도전형의 불순물을 주입하여 상기 제2 도전형의 변형된 저농도 영역보다 농도가 높고 상기 제2 도전형의 변형된 저농도 영역보다 얕은 깊이를 갖는 제2 도전형의 고농도 소오스 영역 및 고농도 드레인 영역을 형성하는 단계를 구비하여 고전압용 모스 트랜지스터를 형성하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
본 발명에 의하면, 필드 절연층 중앙부분 및 그 하부에 고전압용 모스 트랜지스터의 게이트 전극 및 채널 부위를 형성함으로써, 고전압용 모스 트랜지스터의 크기를 작게 할 수 있다. 또한 저전압용 모스 트랜지스터의 문턱전압을 조절하기 위한 이온주입시 마스크 공정이 요구되지 않으므로 공정을 단순화 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상시히 설명한다.
먼저, 본 발명에 의한 고전압용 모스 트랜지스터의 구조를 설명한다.
제2도는 본 발명에 의한 고전압용 모스 트랜지스터의 구조를 도시한 단면도로서, 참조 번호 100은 반도체 기판, 102는 제1 도전형 우물, 104는 필드 절연층 패턴, 106은 게이트 절연층 패턴, 108은 게이트 전극, 110은 상기 제1 도전형과 반대형인 제2 도전형의 저농도 소오스 영역 및 저농도 드레인 영역, 그리고 112는 상기 저농도 소오스 영역 및 저농도 드레인 영역보다 높은 농도로 형성된 제2 도전형의 고농도 소오스 영역 및 고농도 드레인 영역이다. 여기서 상기 저농도 드레인 영역은 드레인 접합내압을 크게 하여 고전압에서 동작이 가능하도록 하는 역할을 한다.
상기 제2도에 도시된 바와 같이 본 발명은, 고전압용 모스 트랜지스터를 형성함에 있어서, 게이트 절연층 패턴을 필드 산화층 패턴의 중앙 부분에 형성하므로 넓은 활성영역을 필요로 하지 않는다.
다음에, 본 발명의 고전압용 모스 트랜지스터를 형성하기 위한 제조방법을 설명한다.
제3a도는 반도체 기판(200)에 제1 우물(202). 제2 우물(204), 및 저농도 영역(206, 208)을 형성하는 단계를 도시한 것이다. 구체적으로, 반도체 기판(200)의 일부 표면에 N형의 불순물을 이온주입하여 제1 우물(202), 즉 N형 우물을 형성한다. 다음에 상기 제1 우물(202)이 형성되지 않은 반도체 기판 표면에 P형의 불순물을 이온주입하여 제2 우물(204), 즉 P형 우물을 형성한다. 이어서 상기 제2 우물(204)의 소정영역과 상기 제1 우물(202)의 소자분리영역이 형성될 부분에 N형의 불순물을 이온주입하여 제1 도전형의 저농도 영역(206)을 형성한다. 마찬가지로 상기 제1 우물(202)의 소정영역과 상기 제2 우물(204)의 소자분리영역이 형성될 부분에 P형의 불순물을 이온주입하여 제2 도전형의 저농도 영역(208)을 형성한다.
제3b도는 필드 절연층(210)을 형성하는 단계를 도시한 것으로, 먼저 상기 소정영역에 형성된 저농도 영역 사이의 부분, 즉 고전압용 모스 트랜지스터의 채널영역 상부 및 상기 소자분리영역이 형성될 부분 상부에 통상의 방법으로 필드 절연층(210a, 210b)을 형성한다. 이때 상기 필드 절연층(210a, 210b) 아래의 저농도 영역은 필드 절연층의 윤곽을 따라 그 모양이 변하며, 이로 인하여 제1 도전층 및 제2 도전형의 변형된 저농도 영역(206a, 208a)이 형성된다. 또한 상기 필드 절연층(210a, 210b)이 형성되지 않은 부분에는 제1 두께의 산화층(212)을 상부에 갖는 활성영역이 한정된다. 다음에 저전압용 모스 트랜지스터(도시되지 않음)의 문턱전압을 조절하기 위하여 별도의 마스크 공정을 실시하지 않고 상기 필드 절연층(210a, 210b)을 이온주입 마스크로하여 상기 활성영역이 한정된 반도체 기판 전면에 P형의 불순물로 문턱전압 이온주입을 실시한다. 이는 본 발명에 의한 고전압용 모스 트랜지스터의 채널영역이 상기 필드 절연층(210a) 아래에 위치하므로, 상기 저전압용 모스 트랜지스터의 문턱전압 이온주입전에 상기 고전압용 모스 트랜지스터의 채널영역 상부를 덮기 위한 포토레지스트 패턴이 요구되지 않기 때문이다. 그리고 상기 문턱전압 이온주입시 이온의 도우즈는 고전압용 모스 트랜지스터의 활성영역에 형성된 상기 변형된 저농도 영역(206a, 208a)의 불순물 농도에 비하여 매우 적은 양이다. 그러므로 상기 변형된 저농도 영역(206a, 208a)의 도전형 및 비저항 변화에는 거의 영향을 주지 않는다. 이어서, 필요할 경우 상기 저전압용 모스 트랜지스터중 P채널 트랜지스터의 문턱전압을 조절하기 위하여 상기 P채널 트랜지스터 부분에 P채널 문턱전압 이온주입을 실시한다.
제3c도는 필드 절연층 패턴(201c) 및 게이트 절연층 패턴(216)을 형성하는 단계를 도시한 것으로, 상기 저전압용 모스 트랜지스터의 문턱전압 이온주입 또는 P채널 문턱전압 이온주입이 실시된 반도체 기판전면에 질화실리콘층을 증착한다. 다음에 상기 필드 절연층(210a)의 중앙부분이 노출되도록 상기 질화실리콘층을 패터닝하여 질화실리콘층 패턴(214)을 형성한다. 이어서 상기 노출된 필드 절연층(210a)의 중앙부분을 식각하여 필드 절연층 패턴(210c)을 형성한 후, 결과물 전면에 열산화층을 성장시킴으로써, 상기 필드 절연층 패턴(210c) 사이에 상기 제1 두께보다 두꺼운 제2 두께의 게이트 절연층 패턴(216)을 형성한다. 이때 상기 질화실리콘층 패턴(214) 상부에는 열산화층이 성장되지 않으므로 상기 게이트 절연층 패턴(216)은 상기 필드 절연층 패턴(210c) 사이에만 선택적으로 형성된다.
제3d도는 게이트 전극(218) 및 고농도 소오스/드레인 영역(220, 222)을 형성함으로써, 본 발명에 의한 고전압용 모스 트랜지스터를 완성하는 단계를 도시한 것이다. 먼저 상기 질화실리콘층 패턴(214)을 제거한 후, 상기 제1 두께의 산화층(212)을 제거하기 위하여 습식식각 또는 건식식각 방법으로 전면 식각한다. 이때 상기 제2 두께의 게이트 절연층 패턴(216)도 동시에 식각되어 상기 제2 두께보다 얇은 제3 두께의 변형된 게이트 절연층 패턴(216a)이 형성된다. 다음에 상기 변현된 게이트 절연층 패턴(216a)이 형성된 반도체 기판 전면에 저전압용 모스 트랜지스터(도시되지 않음)의 게이트 절연층(217) 및 도전층을 차례로 형성한다. 여기서 상기 도전층은 폴리실리콘과 금속을 포함하는 폴리사이드중 어느 하나로 형성한다. 이어서 상기 도전층을 패터닝하여 상기 변형된 게이트 절연층 패턴(216a) 상부에 게이트 전극(218)을 형성한다. 이때 저전압용 모스 트랜지스터의 게이트 전극(도시되지 않음)도 동시에 형성된다. 다음에 상기 제1 도전형의 변형된 저농도 영역(206a)이 형성된 활성영역 표면에 N형의 불순물을 이온주입하여 상기 제1 도전형의 변형된 저농도 영역(206a)보다 농도가 높은 제1 도전형의 고농도 소오스/드레인 영역(220)을 형성한다. 그리고 상기 제2 도전형의 변형된 저농도 영역(208a)이 형성된 활성영역 표면에 P형의 불순물을 이온주입하여 상기 제2 도전형의 변형된 저농도 영역(208a)보다 농도가 높은 제2 도전형의 고농도 소오스/드레인 영역(222)을 형성함으로써, 본 발명에 의한 고전압용 모스 트랜지스터를 완성한다. 이때, 제3d도에 도시된 바와 같이, 고농도 소오스/드레인 영역(220, 22 2)은 변형된 저농도 영역(206a, 208a)보다 얕게 형성하여 고농도 소오스/드레인 영역(220, 222)의 바닥 및 측벽이 변형된 저농도 영역(206a, 208a)에 의해 완전히 둘러싸이도록 형성하는 것이 바람직하다. 이는, 고농도 소오스/드레인 영역(220, 222) 및 변형된 저농도 영역(206a, 208a)으로 구성되는 소오스/드레인 영역과 우물(202, 204) 사이의 접합 내압을 향상시킬 수 있기 때문이다.
상술한 본 발명의 실시예에 의하면, 필드 절연층 중앙 식각한 후 상기 식각된 부분에 게이트 절연층 패턴 및 게이트 전극을 형성하고, 상기 필드 절연층 패턴의 양 끝 부분의 아래에 저농도 영역, 즉 저농도 소오스/드레인 영역을 형성한다. 따라서 고전압에서 동작 가능한 모스 트랜지스터의 크기를 작게 할 수 있다. 또한 저전압용 모스 트랜지스터의 문턱전압 이온주입시 고전압용 모스 트랜지스터에 이온주입이 되지 않도록 하기 위한 별도의 마스크 공정이 필요하지 않으므로, 공정단계를 줄일 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.
Claims (3)
- 반도체 기판에 제1 우물과 제2 우물을 형성하는 단계; 상기 제2 우물의 소정영역과 상기 제1 우물의 소자분리영역이 형성될 영역에 제1 도전형의 저농도 영역을 형성하는 단계; 상기 제1 우물의 소정영역과 상기 제2 우물의 소자분리영역이 형성될 영역에 상기 제1 도전형과 반대인 제2 도전형의 저농도 영역을 형성하는 단계; 상기 소정영역 사이의 영역 및 상기 소자분리영역이 형성될 영역에 필드 절연층을 형성함으로써, 상기 필드 절연층 아래의 윤곽을 따라 모양이 변한 제1 도전형의 변형된 저농도 영역과 제2 도전형의 변형된 저농도 영역을 형성함과 동시에 제1 두께의 산화층을 상부에 갖는 활성영역을 한정하는 단계; 상기 필드 절연층을 이온주입 마스크로 하여 상기 활성영역이 한정된 반도체 기판 전면에 저전압용 모스 트랜지스터의 문턱전압 이온주입을 실시하는 단계; 상기 문턱전압 이온주입이 실시된 반도체기판 전면에 상기 소정영역 사이에 형성된 필드 절연층의 중앙부분이 노출되도록 질화실리콘층 패턴을 형성하는 단계; 상기 노출된 필드 절연층의 중앙부분을 식각하여 필드 절연층 패턴을 형성하는 단계; 상기 필드 절연층 패턴이 형성된 반도체 기판 전면에 열산화층을 성장시키어 상기 필드 절연층 패턴 사이에 상기 제1 두께보다 두꺼운 제2 두께의 게이트 절연층 패턴을 선택적으로 형성하는 단계; 상기 질화실리콘층 패턴을 제거한 후 상기 제1 두께의 산화층을 전면 식각하여 제거함으로써, 상기 제2 두께보다 얇은 제3 두께를 갖는 변형된 게이트 절연층 패턴을 형성하는 단계; 상기 결과물 전면에 저전압용 모스 트랜지스터의 게이트 절연층을 형성하는 단계; 상기 변형된 게이트 절연층 패턴 상부에 게이트 전극을 형성하는 단계; 상기 제1 도전형의 변형된 저농도 영역이 형성된 활성영역 표면에 제1 도전형의 불순물을 주입하여 상기 제1 도전형의 변형된 저농도 영역보다 농도가 높고 상기 제1 도전형의 변형된 저농도 영역보다 얕은 깊이를 갖는 제1 도전형의 고농도 소오스 영역 및 고농도 드레인 영역을 형성하는 단계; 및 상기 제2 도전형의 변형된 저농도 영역이 형성된 활성영역 표면에 제2 도전형의 불순물을 주입하여 상기 제2 도전형의 변형된 저농도 영역보다 농도가 높고 상기 제2 도전형의 변형된 저농도 영역보다 얕은 깊이를 갖는 제2 도전형의 고농도 소오스 영역 및 고농도 드레인 영역을 형성하는 단계를 구비하여 고전압용 모스 트랜지스터를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 게이트 전극을 폴리실리콘층과 금속을 포함하는 폴리사이드층중 어느 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1 우물은 N형의 불순물로 도우핑하고, 상기 제2 우물은 P형의 불순물로 도우핑하는 것을 특징으로 하는 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950008714A KR0165381B1 (ko) | 1995-04-13 | 1995-04-13 | 고전압용 모스 트랜지스터를 갖는 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950008714A KR0165381B1 (ko) | 1995-04-13 | 1995-04-13 | 고전압용 모스 트랜지스터를 갖는 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960039430A KR960039430A (ko) | 1996-11-25 |
| KR0165381B1 true KR0165381B1 (ko) | 1998-12-15 |
Family
ID=19412145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950008714A KR0165381B1 (ko) | 1995-04-13 | 1995-04-13 | 고전압용 모스 트랜지스터를 갖는 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0165381B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396703B1 (ko) * | 2001-04-28 | 2003-09-02 | 주식회사 하이닉스반도체 | 고전압 소자 및 그 제조방법 |
-
1995
- 1995-04-13 KR KR1019950008714A patent/KR0165381B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396703B1 (ko) * | 2001-04-28 | 2003-09-02 | 주식회사 하이닉스반도체 | 고전압 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960039430A (ko) | 1996-11-25 |
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