KR100935249B1 - 고전압 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 수직 형태의 트랜지스터가 갖는 항복 전압 및 면적의 한계를 극복하기 위하여 트랜지스터의 항복 전압을 증가시키고 소자의 설계 마진을 증가시킬 수 있도록 하기 위한 고전압 소자 및 이의 제조 방법에 관한 것으로, 표면에 채널 이온 주입이 실시된 웰 바디 영역을 포함하는 액티브 웨이퍼에 링(ring) 형상으로 설정된 액티브(active)와, 액티브 웨이퍼의 웰 바디 영역 표면 내에 일정 간격을 두고 형성된 소오스 영역 및 드레인 영역과, 상기 소오스 영역과 드레인 영역 사이에 액티브를 가로지르는 라인(line) 형상으로 형성되고 일측이 상호 연결되는 제 1 게이트 및 제 2 게이트와, 제 1 및 제 2 게이트에 전기적으로 연결되는 금속 배선를 포함하여 구성되는 고전압 소자에 관한 것이다.
2개 게이트, 항복 전압, 채널, 소오스, 드레인
Description
도1a 내지 도1c는 종래 기술에 의한 고전압 소자의 제조 방법을 나타낸 공정 단면도이다.
도2는 종래 기술에 의해 형성된 고전압 소자를 나타낸 레이 아웃도이다.
도3a 내지 도3c는 본 발명에 의한 고전압 소자의 제조 방법을 나타낸 공정 단면도들이다.
도4는 본 발명에 의해 형성된 고전압 소자를 나타낸 레이 아웃도이다.
- 도면의 주요부분에 대한 부호의 설명 -
400 : 액티브 웨이퍼 401 : 소오스
402 : 드레인 403 : 제 1 및 제 2 게이트
404 : 금속 배선
본 발명은 고전압 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 소오스와 드레인 사이에 2개의 게이트를 형성함으로써 채널의 항복 전압을 증가시켜 고전압 소자로 동작 가능하도록 하고, 공정 변화에 둔감하여 전기적으로 안정되도록 하는 고전압 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 항복 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(Punch-Through) 전압과 상기 드레인 및 소오스와 웰(Well) 또는 기판 사이의 항복 전압(Breakdown Voltage)이 상기 고전압보다 커야 한다.
일반적으로 고전압용 반도체 소자로 PN 다이오드를 내장한 DMOS가 사용되고 있는데, 이는 드레인 영역을 이중의 불순물 확산 영역으로 형성하여 트랜지스터의 펀치 쓰루(Punch-Through) 전압과 항복 전압(Breakdown Voltage)을 높이고, 소오스 및 드레인 영역 사이에 PN 다이오드를 형성하여 트랜지스터의 오프(Off)시 과다 전압에 의해 소자가 파괴되는 현상을 방지할 수 있게 된다.
그런데, 종래 기술에 의한 수직 형태의 고전압 소자의 제조 방법은 많은 면적을 차지하는데 비해 항복 전압을 증가시키기 어려운 문제점이 있었다.
이와 같은 종래 기술에 의한 고전압 소자의 제조 방법의 문제점을 예시된 도며는 참조하여 상세하게 설명하도록 한다.
도1a 내지 도1c는 종래 기술에 의한 고전압 소자의 제조 방법을 나타낸 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 핸들 웨이퍼(100) 상에 SOI(Silicon On Insulator)용 절연막(101)을 형성하고 상기 SOI용 절연막(101) 상에 액티브 웨이퍼(미도시함)를 부착하고 나서, 고전압 소자 구현에 필요한 두께 이외의 부분을 그라인딩 및 폴리싱을 통해 제거한다. 그리고, 액티브 웨이퍼(미도시함) 상에 산화막(미도시함)을 형성하고 사진 및 식각 공정을 진행하여 액티브 웨이퍼(미도시함)의 일부가 노출되도록 상기 산화막을 선택적으로 제거하여 웰 형성 영역을 정의한다.
상기 정의된 웰 형성 영역에 p형 또는 n형의 불순물 이온 주입 및 확산 공정을 진행하여 웰 바디(102)를 형성하고 상기 산화막을 제거한다.
그리고 나서, 도시되지는 않지만 소정의 마스크 패턴을 이용하여 웰 바디(102)에 문턱 전압을 조절하기 위한 채널 이온 주입을 실시하여 채널 영역(미도시함)을 형성한다.
이어서, 상기 웰 바디(102) 상부 표면에 도1b에 도시된 바와 같이 열산화 공정을 실시하여 게이트 산화막(103)을 형성시키고, 게이트로 이용될 폴리실리콘막(104)을 5000Å의 두께로 증착한다.
상기 폴리실리콘(104)과 게이트 산화막(103)에 대하여 사진 및 식각 공정을 진행하여 게이트를 패터닝하고, 게이트 에지부 하부의 웰 바디 표면 내에 저농도의 불순물 이온 주입을 진행하여 LDD(lightly Doped Drain : 105) 영역을 형성한다.
이어서, 도1c에 도시된 바와 같이 산화막을 증착한 후 건식각 공정을 진행하여 게이트의 측벽에 스페이서(106)를 형성한 후 게이트(G) 및 게이트 스페이서(106)를 마스크로 이용한 고농도 불순물 이온 주입을 실시하여 소오스 및 드레인 영역(107)을 형성한다.
도2는 종래 기술에 의해 형성된 고전압 소자를 나타낸 레이 아웃도이다.
여기에 도시된 바와 같이 p형 또는 n형의 웰 바디 표면 내에 일정 거리를 갖고 소오스 영역(201)과 드레인 영역(202)이 형성되어 있고, 상기 소오스 영역(201)과 드레인 영역(202) 사이의 일정 영역에 게이트(203)가 형성되어 있다. 그리고, 상기 소오스 영역(201)과 드레인 영역(202) 및 게이트(203)를 관통하여 콘택홀(204)이 형성되어 있다.
이와 같은 본 발명에 의하면, 수직 형태의 트랜지스터가 형성되므로, 트랜지스터 설계 시에 많은 면적을 차지하는데 비해 항복(Breakdown Voltage)을 증가시키기는 어려운 문제점이 있었다.
또한, 가로로 배치되는 소오스와 드레인 및 콘택 등의 사이즈가 반드시 고려되어야 하기 때문에 게이트 길이를 증가시키기 어렵고, 뿐만 아니라 낮은 항복 전압으로 인해 게이트 길이를 감소시키기도 어려운 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 웰 바디가 형성된 기판 상의 소오스와 드레인 사이에 2개의 게이트를 형성하여 채널을 증가시킴으로써 동일 면적에서 항복 전압을 증가시킬 뿐만 아니라 게이트 길이 및 게이트 사이의 폭 조절만으로도 전류 및 전압을 증가시킬 수 있도록 하는 고전압 소자 및 그의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 표면에 채널 이온 주입이 실시된 웰 바디 영역을 포함하는 액티브 웨이퍼에 링(ring) 형상으로 설정된 액티브(active)와, 상기 액티브 웨이퍼의 웰 바디 영역 표면 내에 일정 간격을 두고 형성된 소오스 영역 및 드레인 영역과, 상기 소오스 영역과 드레인 영역 사이에 상기 액티브를 가로지르는 라인(line) 형상으로 형성되고 일측이 상호 연결되는 제 1 게이트 및 제 2 게이트와,상기 제 1 및 제 2 게이트에 전기적으로 연결되는 금속 배선를 포함하여 구성되는 것을 특징으로 하는 고전압 소자에 관한 것이다.
이와 같은 본 발명 따르면, 2개의 게이트가 소오스와 드레인 사이에 위치 하도록 형성함으로써 동일 면적에서 채널 영역을 2배로 증가시켜 항복 전압 및 문턱 전압 특성을 향상시킬 뿐만 아니라 트래지스터의 길이만 가변하여도 전류을 증가시킬 수 있어 설계 마진을 증가시킬 수 있다.
이와 같은 본 발명 따르면, 2개의 게이트가 소오스와 드레인 사이에 위치 하도록 형성함으로써 동일 면적에서 채널 영역을 2배로 증가시켜 항복 전압 및 문턱 전압 특성을 향상시킬 뿐만 아니라 트래지스터의 길이만 가변하여도 전류을 증가시킬 수 있어 설계 마진을 증가시킬 수 있다.
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이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도3a 내지 도3c는 본 발명에 의한 고전압 소자의 제조 방법을 나타낸 공정 단면도들이다.
먼저, 도3a에 도시된 바와 같이 핸들 웨이퍼(300) 상에 SOI(Silicon On Insulator)용 절연막(301)을 형성하고 상기 SOI용 절연막(301) 상에 액티브 웨이퍼(미도시함)를 부착한다. 이때, 상기 SOI용 절연막(301)은 고전압 소자의 구동시 수직으로의 디플리션(Depletion)을 제거하므로 고전압 소자의 구현에 필수적이다.
이어서, 상기 액티브 웨이퍼(미도시함)에서 고전압 소자 구현에 필요한 두께 이외의 부분을 그라인딩 및 폴리싱을 통해 제거한 후 도시되지는 않지만, 액티브 웨이퍼 상에 산화막(미도시함)을 형성하고 사진 및 식각 공정을 진행하여 액티브 웨이퍼의 일부가 노출되도록 상기 산화막을 선택적으로 제거하여 웰 형성 영역을 정의한다.
상기 정의된 웰 형성 영역에 고농도의 p형 또는 n형의 불순물 이온 주입 및 확산 공정을 진행하여 웰 바디(302)를 형성하고 상기 산화막을 제거한다. 이때, 본 발명에서는 상기 웰 바디(302)를 p웰로 형성하되, B(보론) 이온을 이용하여 80keV의 에너지 하에서 2.0E13의 도즈량으로 이온 주입하여 형성한다. 본 발명의 실시예에 따르면, 상기 액티브 웨이퍼 상에 웰 바디를 형성하여 웰 바디 상부에 게이트를 형성함으로써 래치업(Latch up) 현상을 방지할 수 있다.
그리고 나서, 도시되지는 않지만 소정의 마스크 패턴을 이용하여 웰 바디(302)에 문턱 전압을 조절하기 위한 채널 이온 주입을 실시하여 채널 영역(미도시함)을 형성한다. 이때, 채널 이온 주입 공정은 p형 이온을 이용하되, BF 이온을 이용하여 120keV의 에너지하에서 1.0E11의 도즈량으로 진행하는 것이 바람직하다. 상기의 채널 영역은 후속 공정시 형성되는 게이트가 2개이므로 채널 영역이 2배로 증가하여 항복 전압 특성을 향상시킬 수 있게된다.
이어서, 상기 웰 바디(302) 상부 표면에 도3b에 도시된 바와 같이 열산화 공정을 실시하여 게이트 산화막(303)을 형성시키고, 게이트로 이용될 폴리실리콘막(304)을 5000Å의 두께로 증착한다.
상기 폴리실리콘(304)과 게이트 산화막(303)에 대하여 사진 및 식각 공정을 진행하여 제 1 게이트(G1)와 제 2 게이트(G2)를 형성하고, 제 1 및 제 2 게이트(G1, G2) 에지부 하부의 웰 바디 표면 내에 저농도의 불순물 이온 주입을 진행하여 LDD(lightly Doped Drain : 306) 영역을 형성한다. 이때, 제 1 및 제 2 게 이트(G1, G2)는 후속 공정에서 형성되는 소오스와 드레인 사이에 위치하므로 공정 변화에 대해 둔감하기 때문에 공정 및 소자의 안정적인 동작이 가능하다.
한편, 도3c에 도시된 바와 같이 산화막을 증착한 후 건식각 공정을 진행하여 게이트의 측벽에 스페이서(306)를 형성하여 제 1 게이트(G1)와 제 2 게이트(G2) 사이의 스페이서(306)가 서로 접하도록 한 후 제 1 게이트(G1)와 제 2 게이트(G2) 및 스페이서(306)를 마스크로 이용한 고농도 불순물 이온 주입을 실시하여 각 게이트의 일측에 소오스 및 드레인 영역(307)을 형성한다. 이때, 소오스 및 드레인을 형성하기 위한 고농도 불순물 이온 주입 공정은 p형 불순물인 BF2 또는 B 이온을 이용하되, BF2 이온을 이용할 경우 60keV의 에너지하에서 2.7E15의 도즈량으로 실시하는 것이 바람직하고, B 이온을 이용할 경우 50keV의 에너지 하에서 2.8E15의 도즈량으로 실시한다.
도4는 본 발명에 의해 형성된 고전압 소자를 나타낸 레이 아웃도이다.
여기에 도시된 바와 같이 액티브 웨이퍼에 트랜지스터가 형성될 액티브(active: 400)가 링(ring) 형상으로 설정된다. 액티브 웨이퍼의 상부의 p형 또는 n형의 웰 바디 표면 내에 일정 거리를 갖고 소오스 영역(401)과 드레인 영역(402)이 형성되어 있고, 상기 소오스 영역(401)과 드레인 영역(402) 사이에 각각 1050㎛의 수직 길이와 0.80㎛의 폭을 갖는 제 1 및 제2 게이트(403)가 형성되어 있다. 제1 및 제2 게이트(403)는 링 형상의 액티브(400)를 가로지르는 라인(line) 형상으로 형성된다. 이때, 상기 각각의 게이트는 0.90㎛의 이격 거리를 두고 형성되되, 일측이 서로 연결되어 있다. 그리고, 상기 게이트에 전기적으로 연결되는 금속 배선(404)이 형성되고, 상기 소오스 영역(401)과 드레인 영역(402) 및 게이트(403)를 관통하여 0.80㎛의 콘택을 포함하여 구성되어 있다.
상기한 바와 같이 본 발명에 의한 고전압 소자는 스페이서가 서로 접하고 있는 제 1 및 제 2 게이트(G1, G2)가 소오스와 드레인 사이에 형성됨으로써 공정 변화에 대해 둔감하기 때문에 소자 동작의 안정성을 꾀할 수 있다.
또한, 게이트가 2개로 형성되기 때문에 전류를 증가시키고자 할 경우 단순하게 트랜지스터의 길이만을 가변하면 되고, 높은 항복 전압이 요구될 경우 게이트와 게이트 사이의 폭만 가변시켜도 원하는 특성을 가진 트랜지스터를 형성할 수 있다.
상기한 바와 같이 본 발명은 2개의 게이트를 형성하여 동일 면적에서 채널의 항복 전압을 증가시킴으로써 고전압 소자로의 동작이 가능하고, 공정 결함 요소에 대한 영향을 감소시켜 안정적인 소자를 구현할 수 있는 이점이 있다.
또한, 구동 전류 및 전압을 증가시키고자 할 경우 게이트 길이 및 각각의 게이트 사이의 거리 조정만으로 원하는 트랜지스터를 디자인 할 수 있어 설계 마진을 증가시킬 수 있는 이점이 있다.
Claims (3)
- 표면에 채널 이온 주입이 실시된 웰 바디 영역을 포함하는 액티브 웨이퍼에 링(ring) 형상으로 설정된 액티브(active)와,상기 액티브 웨이퍼의 웰 바디 영역 표면 내에 일정 간격을 두고 형성된 소오스 영역 및 드레인 영역과,상기 소오스 영역과 드레인 영역 사이에 상기 액티브를 가로지르는 라인(line) 형상으로 형성되고 일측이 상호 연결되는 제 1 게이트 및 제 2 게이트와,상기 제 1 및 제 2 게이트에 전기적으로 연결되는 금속 배선를 포함하여 구성되는 것을 특징으로 하는 고전압 소자.
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