KR100408728B1 - 모스 전계효과 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 MOS FET의 제조방법에 관한 것으로서, 트랜치를 형성하고, 트랜치 상하의 노출된 반도체기판에 걸쳐지는 경사면을 채널로 이용하여 드레인에 인가되는 바이어스와 빌트인 필드의 합력을 감소시키고, 전하의 계속적인 가속도 방지하며, 경사면의 각도, 경사면 상하 부분의 길이 단차의 높이 등을 조절하여 MOS FET의 특성을 조절하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Description
본 발명은 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함)의 제조방법에 관한 것으로서, 특히 기판에 형성된 단차에 의해 좁은 면적에서 채널길이가 증가된 MOS FET 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 MOS FET의 게이트 전극도 폭이 줄어들고 있으나, 게이트전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드를 저저항 게이트로 사용하기도 한다.
일반적으로 p 또는 n형 반도체기판에 n 또는 p형 불순물로 형성되는 pn 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다. 따라서 채널의 폭이 감소된 반도체소자에서는 확산영역으로부터의 측면 확산에 의한 숏채널 효과(short channel effect)를 방지하기 위하여 접합깊이를 얕게 형성하여야 하며, 드레인으로의 전계 집중에 의한 접합 파괴를 방지하게 위하여 소오스/드레인 영역을 저농도 불순물 영역을 갖는 LDD 구조로 형성하는 등의 방법이 있다.
도1 및 도2는 종래 기술에 따른 MOS FET를 설명하기위한 도면들로서, 서로 연관시켜 설명한다.
도1에 도시되어있는 바와 같이, 반도체기판(10)상에 게이트산화막(12)과 게이트전극(14), 절연막 스페이서(16) 및 소오스/드레인 영역(18)이 형성되어있는데, 도2에 도시되어 있는 바와 같이, 게이트 및 드레인에 전압이 인가되면, 바이어스에 의한 필드와 빌트인 필드가 같은 방향으로 인가되어 드레인 앞부분에서 열전하가 생성된다.
즉 소오스로 부터 채널을 타고 가속되던 전하가 드레인 앞부분의 강력한 전기장 인가 지역에서 실리콘 본드를 파괴할 정도의 큰 에너지를 가지게되어 격자와 충돌해 전자-정공쌍을 형성하고, 형성된 전자-정공쌍중 Si/SiO2계면의 에너지 장벽을 통과할 정도의 큰 에너지를 갖는 것들이 게이트 산화막으로 침투하여 산화막내에 트랩된다. 이러한 상태가 누적되면 게이트 산화막내에 상당한 량의 전하를 갖는 층이 형성되고, 이층에서 발생하는 전기장에 의해 트랜지스터의 고유 특성인 문턱전압(Vt)이 변화되고, 그외의 다른 제반 특성들도 변화되어 소자의 오동작을 유발한다.
여기서 서브마이크론 크기의 MOS FET제조시에는 열전하 축퇴(hot carrier degradation)가 매우 심각한 문제가 되는데, 이는 드레인 앞부분의 고전계지역에서의 열전하의 생성에 기인한 게이트산화막내 전하(charge)의 트랩에 의한 불량발생을 방지하기 위하여 첫째, 게이트산화막 제조시 Si/SiO2의 계면에 트랩 생성을 최소로 하는 방법인데, 이는 실리콘 웨이퍼 자체의 질적인 문제와 장비의 한계로 인해 개선이 어렵다.
두번째 방법으로는 드레인 형성시 드레인 접합에 유도되는 빌트인 필드를 약화시키기 위해 다단계 이온주입을 실시하는 방법으로서, 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조가 대표적인 예인데, 이 또한 장비의 한계로 인하여 더 이상의 향상이 어려운 문제점이 있다.
본발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 상기의 여러가지 시도에도 불구하고, 열전하 축퇴의 문제가 계속적으로 제기되고 있는 근본적인 원인은 소오스와 드레인간의 직선 구조에서 기인하는데, 소자가 미세화되면서 더욱 소오스와 드레인간의 거리가 감소되어 채널에 인가되는 전기장이 급격하게 증가되고, 소오스로 부터 가속된 전자가 그대로 드레인 앞의 고전계 지역에 주입되는 것이 원인이라는 점에 착안하여 채널을 단차가 지게 형성하여 채널에 인가되는 전기장의 세기 및 방향 그리고 게이트 산화막의 정전용량을 조절하여 소자의 동작 특성을 향상시킬 수 있는 MOS FET의 제조방법을 제공함에 있다.
도 1은 종래 기술에 따른 MOS FET의 단면도.
도 2는 도1 MOS FET의 전계 분포 그래프.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 MOS FET의 제조 공정도.
도4는 도3d의 MOS FET의 전계 분포 그래프.
도5는 본발명의 다른 실시예에 따른 MOS FET의 제조 공정중 일부의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체기판 12 : 게이트산화막
14 : 게이트전극 16 : 절연 스페이서
18 : 소오스/드레인 영역 20 : 패드산화막
22 : 질화막 26 : 트랜치
28 : 소자분리 산화막 30 : 다결정 실리콘층
32 : 평탄화막 34 : 감광막 패턴
40 : 열산화막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 MOS FET의 특징은, 제 1도전형의 반도체기판의 일정 부분을 노출시키는 패드산화막 패턴과 질화막 패턴을 형성하는 공정과,
상기 질화막 패턴에 의해 노출되어있는 반도체기판을 식각하여 경사진 측벽을 갖는 트랜치를 형성하는 공정과,
상기 질화막 패턴과 패드산화막을 제거하고, 상기 트랜치의 저부 및 상측의 반도체기판에서 소자분리 영역으로 예정되어있는 부분에 소자분리 산화막을 형성하는 공정과,
상기 구조의 전표면에 게이트 산화막과 다결정 실리콘층을 순차적으로 형성하는 공정과,
상기 구조의 전표면에 평탄화막을 형성하는 공정과,
상기 평탄화막의 상부를 CMP 방법으로 평탄화시키는 공정과,
상기 평탄화된 평탄화막상에 감광막 패턴을 형성하되, 상기 단차 상하의 양측 부분과 중첩되도록 형성하는 공정과,
상기 감광막 패턴에 의해 노출되어있는 평탄화막과 다결정 실리콘층 및 게이트산화막을 순차적으로 식각하여 단차의 상하부 및 측벽에 걸쳐지는 채널을 갖는 게이트전극을 형성하는 공정과,
상기 평탄화막의 남은 부분을 제거하는 공정과,
상기 게이트전극 양측의 반도체기판에 제2도전형의 불순물로 소오스/드레인 영역을 형성하는 공정을 구비함에 있다.
본 발명의 다른 특징은,
제1도전형의 반도체기판의 일정 부분을 노출시키는 패드산화막 패턴과 질화막 패턴을 형성하는 공정과,
상기 질화막 패턴에 의해 노출되어있는 반도체기판을 열산화시켜 열산화막을 형성하는 공정과,
상기 열선화막을 제거하여 경사진 측벽을 갖는 트랜치를 형성하는 공정과,
상기 질화막 패턴과 패드산화막을 제거하고, 상기 트랜치의 저부 및 상측의반도체기판에서 소자분리 영역으로 예정되어있는 부분에 소자분리 산화막을 형성하는 공정과,
상기 구조의 전표면에 게이트 산화막과 다결정 실리콘층을 순차적으로 형성하는 공정과,
상기 구조의 전표면에 평탄화막을 형성하는 공정과,
상기 평탄화막의 상부를 CMP 방법으로 평탄화시키는 공정과,
상기 평탄화된 평탄화막상에 감광막 패턴을 형성하되, 상기 단차 상하의 양측 부분과 중첩되도록 형성하는 공정과,
상기 감광막 패턴에 의해 노출되어있는 평탄화막과 다결정 실리콘층 및 게이트산화막을 순차적으로 식각하여 단차의 상하부 및 측벽에 걸쳐지는 채널을 갖는 게이트전극을 형성하는 공정과,
상기 평탄화막의 남은 부분을 제거하는 공정과,
상기 게이트전극 양측의 반도체기판에 제2도전형의 불순물로 소오스/드레인 영역을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 MOS FET의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
도 3a 내지 도3d는 본발명의 일 실시예에 따른 MOS FET의 제조공정도이다.
먼저, 제1도전형, 예를들어 P형 실리콘 웨이퍼로된 반도체기판(10)상에 패드 산화막(20)과 질화막(22) 패턴을 형성하고, 반도체기판(10)을 소정 깊이 식각하여 트랜치(26)를 형성한다. 이때 상기 트랜치(26)의 경계면이 급격한 각으로 변화되지않도록 경사진 측벽을 갖는다. (도 3a 참조).
그다음 상기 질화막(22) 패턴과 패드산화막(20)을 제거하고, 상기 트랜치(26)의 저부 및 상측의 반도체기판(10)에서 소자분리 영역으로 예정되어있는 부분에 소자분리 산화막(28)을 형성한 후, 상기 구조의 전표면에 게이트 산화막(12)과 다결정 실리콘층(30)을 순차적으로 형성한 후, 상기 구조의 전표면에 흐름성이 우수한 재질, 예를들어 비.피.에스.지(Boro Phosphor Silicate Glass: 이하 BPSG라 칭함)등으로된 평탄화막(32)을 형성하고, 이를 리플로우시켜 평탄화시킨다. 이때 평탄화막(32)의 두께는 단차의 정도를 고려하여 충분히 평탄화되도록 조절한다. (도 3b 참조).
그후, 상기 평탄화막(32)의 표면을 화학-기계적 연마(chemical mechanical polishing; 이하 CMP라 칭함) 방법으로 연마하여 표면을 평탄화시킨 후, 상기 평탄화막(32)상에 게이트 패턴닝용 감광막 패턴(34)을 형성한다. 이때 상기 감광막 패턴(34)은 단차의 양측 부분과 중첩되도록 형성하는데, 이는 단차 하부의 소오스 지역 게이트 산화막(12)의 길이 I와 단차 상부의 드레인 지역 게이트산화막(12)의 길이 II를 조절하면 트랜지스터의 여러가지 특성을 조절할 수 있으므로, 감광막 패턴(34)의 정확한 디판인이 요구되며, 평탄화막(32)이 완전하게 평탄화되어있으므로 촛점심도등의 특성이 향상된다. (도 3c 참조).
그다음 상기 감광막 패턴(34)을 마스크로하여 노출되어있는 평탄화막(32)과 다결정 실리콘층(30) 및 게이트산화막(12)을 순차적으로 식각하여 다결정 실리콘층(30) 패턴으로된 게이트전극을 형성하고, 상기 평탄화막(32)의 남은 부분을 제거한후, LDD공정으로 반도체기판(10)에 제2도전형, 예를들어 N형의 저농도 및 고농도 불순물영역으로된 소오스/드레인 영역(18)을 형성하고, 상기 다결정 실리콘층(30) 패턴의 측벽에는 절연막 스페이서(16)를 형성한다. (도 3d 참조).
상기와 같이 형성된 MOS FET는 소오스와 드레인간의 거리가 단차에 의해 멀어져 그 사이의 전기장의 세기를 감소시키고, 드레인 바이어스와 빌트인 필에 의한 전기장의 방향을 어긋나게 형성하여 전기장의 합력을 감소시킴과 아울러 채널이 굽어져 있어 채널을 따라 주입되는 전하의 계속적인 가속을 방지하여 소자의 동작 특성을 향상시킬 수 있으며, 부수적으로 단차 지역을 이용하므로 좁은 면적이 다수개의 MOS FET를 형성할 수 있어 소자의 고집적화에 유리하다.
여기서 단차의 높이와 기울기, 소오스와 드레인 앞의 게이트 산화막의 길이 이 3가지 요인에 의해 드레인 앞의 전기장의 직접적인 크기가 영향을 받는다.
도5는 본 발명의 다른 실시예에 따른 MOS FET의 제조 공정중 일부의 단면도로서, 패드산화막(20)과 질화막(22) 패턴을 이용하여 노출된 반도체기판(10)을 열산화시켜 산화막(40)을 형성하고, 이를 제거하여 트랜치(26)를 형성한 것으로서, 상기 산화막(40)의 버즈빅을 이용하여 트랜치(26)의 경계면이 자연스럽게 부드러운 프로파일을 가지며, 경사면도 완만하게 형성되어 모서리로 인한 불량, 예를들어 전계집중에 의한 게이트 산화막의 파괴등을 방지할 수 있다.
그다음 도3a의 후속 공정을 진행하여 단차진 채널을 구비하고 경사면 및 경계 부분이 완만하게 변화되는 MOS FET를 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 MOS FET 제조방법은 트랜치를 형성하고, 트랜치 상하의 노출된 반도체기판에 걸쳐지는 경사면을 채널로 이용하여 드레인에 인가되는 바이어스와 빌트인 필드의 합력을 감소시키고, 전하의 계속적인 가속도 방지하며, 경사면의 각도, 경사면 상하 부분의 길이 단차의 높이 등을 조절하여 MOS FET의 특성을 조절하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (3)
- 제1도전형의 반도체기판의 일정 부분을 노출시키는 패드산화막 패턴과 질화막 패턴을 형성하는 공정과,상기 질화막 패턴에 의해 노출되어 있는 반도체기판을 식각하여 경사진 측벽을 갖는 트랜치를 형성하는 공정과,상기 질화막 패턴과 패드산화막을 제거하고, 상기 트랜치의 저부 및 상측의 반도체기판에서 소자분리 영역으로 예정되어있는 부분에 소자분리 산화막을 형성하는 공정과,상기 구조의 전표면에 게이트 산화막과 다결정 실리콘층을 순차적으로 형성하는 공정과,상기 구조의 전표면에 평탄화막을 형성하는 공정과,상기 평탄화막의 상부를 CMP 방법으로 평탄화시키는 공정과,상기 평탄화된 평탄화막상에 감광막 패턴을 형성하되, 상기 단차 상하의 양측 부분과 중첩되도록 형성하는 공정과,상기 감광막 패턴에 의해 노출되어 있는 평탄화막과 다결정 실리콘층 및 게이트산화막을 순차적으로 식각하여 단차의 상하부 및 측벽에 걸쳐지는 채널을 갖는 게이트전극을 형성하는 공정과,상기 평탄화막의 남은 부분을 제거하는 공정과,상기 게이트전극 양측의 반도체기판에 제2도전형의 불순물로 소오스/드레인영역을 형성하는 공정을 구비하는 MOS FET의 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인 영역이 LDD 구조를 가지도록 형성하는 것을 특징으로하는 MOS FET의 제조방법.
- 제1도전형의 반도체기판의 일정 부분을 노출시키는 패드산화막 패턴과 질화막 패턴을 형성하는 공정과,상기 질화막 패턴에 의해 노출되어있는 반도체기판을 열산화시켜 열산화막을 형성하는 공정과,상기 열선화막을 제거하여 경사진 측벽을 갖는 트랜치를 형성하는 공정과,상기 질화막 패턴과 패드산화막을 제거하고, 상기 트랜치의 저부 및 상측의 반도체기판에서 소자분리 영역으로 예정되어있는 부분에 소자분리 산화막을 형성하는 공정과,상기 구조의 전표면에 게이트 산화막과 다결정 실리콘층을 순차적으로 형성하는 공정과,상기 구조의 전표면에 평탄화막을 형성하는 공정과,상기 평탄화막의 상부를 CMP 방법으로 평탄화시키는 공정과,상기 평탄화된 평탄화막상에 감광막 패턴을 형성하되, 상기 단차 상하의 양측 부분과 중첩되도록 형성하는 공정과,상기 감광막 패턴에 의해 노출되어 있는 평탄화막과 다결정 실리콘층 및 게이트산화막을 순차적으로 식각하여 단차의 상하부 및 측벽에 걸쳐지는 채널을 갖는 게이트전극을 형성하는 공정과,상기 평탄화막의 남은 부분을 제거하는 공정과,상기 게이트전극 양측의 반도체기판에 제2도전형의 불순물로 소오스/드레인 영역을 형성하는 공정을 구비하는 MOS FET의 제조방법.
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