KR900008153B1 - 고신뢰성 반도체 장치와 그 제조 방법 - Google Patents

고신뢰성 반도체 장치와 그 제조 방법 Download PDF

Info

Publication number
KR900008153B1
KR900008153B1 KR1019870012658A KR870012658A KR900008153B1 KR 900008153 B1 KR900008153 B1 KR 900008153B1 KR 1019870012658 A KR1019870012658 A KR 1019870012658A KR 870012658 A KR870012658 A KR 870012658A KR 900008153 B1 KR900008153 B1 KR 900008153B1
Authority
KR
South Korea
Prior art keywords
gate electrode
region
gate
insulating film
semiconductor device
Prior art date
Application number
KR1019870012658A
Other languages
English (en)
Other versions
KR880006789A (ko
Inventor
류우이지 이자와
에이지 다게다
야스오 이구라
아게미 하마다
Original Assignee
가부시기가이샤 히다찌세이사꾸쇼
미다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 히다찌세이사꾸쇼, 미다 가쓰시게 filed Critical 가부시기가이샤 히다찌세이사꾸쇼
Publication of KR880006789A publication Critical patent/KR880006789A/ko
Application granted granted Critical
Publication of KR900008153B1 publication Critical patent/KR900008153B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02269—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by thermal evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

내용 없음.

Description

고신뢰성 반도체 장치와 그 제조 방법
제1도는 게이트/드레인의 오버랩량과 가로방향 전계 강도와의 관계를 도시하는 도면.
제2도는 게이트/드레인의 오버랩량과 최대 전계 강도의 발생점의 위치와의 관계를 도시하는 도면.
제3도는 본 발명의 제1의 실시예의 MOS 트랜지스터의 단면도.
제4도는(a)~(c)는 본 발명의 제2의 실시예의 제조 공정을 도시하는 단면도
제5도는 본 발명의 제3의 실시예를 도시하는 단면도.
제6도는 본 발명의 제4의 실시예를 도시하는 단면도.
제8도는 본 발명의 제6의 실시예를 도시하는 단면도.
제9도는 본 발명의 제7의 실시예를 도시하는 단면도.
제10도는 본 발명의 제8의 실시예를 도시하는 단면도.
제11도 (a), (b)는 본 발명의 제9의 실시예를 도시하는 단면도.
제12도는 본 발명의 제10의 실시예를 도시하는 단면도.
제13도 (a), (b)는 본 발명의 제11의 실시예의 제조 공정을 도시하는 단면도.
본 발명은, MOS 트랜지스터를 갖는 반도체 장치에 관하여, 특히 소오스, 드레인사이의 전계를 완화하는데 가장 적합한 반도체 장치에 관한 것이다.
VLSI의 기본 디바이스로서 제한되어 있는 고내압 트랜지스터 구조로서, LDD(Lightly Doped Drain)구조가 있다. (LDD 구조의 문헌 : IEEE Trans, Electron Device, ED-27 pp1359~1367).
LDD 구조에서는, 게이트 전극을 마스크로서, 반도체 기판의 표면 영역에 불순물을 도입하여, 게이트 전극과 자기 정합적으로 저농도 소오스, 드레인 영역을 형성한다. 저농도 드레인 영역이, 전압 인가시의 소오스, 드레인 사이의 가로 방향의 퍼짐 전계를 완화하여, 애벌랜치 항복 및 열 캐리어(전계에서 에너지를 얻어 고에너지 상태로 된 캐리어)의 발생을 억제하는 작용을 한다. 따라서, 종래의 LDD 구조의 전계 완화의 효과를 높이기 위해서, 저농도 드레인 영역을 길게 형성하거나, 또는 저농도 드레인 영역의 불순물 농도를 저하시키는 것을 행하여 왔다.
그러나, 저농도 드레인 영역의 불순물 농도를 낮게 하려면, 역으로, 애벌랜치 항복에 의한 드레인 내압의 저하 및 열 캐리어의 발생에 의한 전달 콘닥턴스의 저하, 임계값 전압의 변동등의 특성의 열화가 현저하게 되어, 소자의 신뢰성이 저하한다. 특히 스트레스 시간의 초기(고전압인가의 초기)에 큰 열화가 나타난다.
이것은 LDD형 MOS 트랜지스터의 측벽 스페이서(게이트 전극의 측벽에 형성된 절연막)에 주입된 열 캐리어에 기인한다. 즉 측벽 스페이서에 주입, 포획된 열 캐리어가 저농도 드레인 영역을 핀치 오프시켜, 전달 콘닥턴스의 저하를 일으킨다.
이와 같이, 종래의 LDD형 MOS 트랜지스터에서는 저농도 드레인 영역의 불순물 농도를 엄밀하게 제어하지 않으면, 애벌랜치 항복에 의한 드레인 내압의 저하 및 열 캐리어에 의한 전달 콘닥턴스의 저하, 임계값 전압의 변동등이 현저하게 되어, 소자의 신뢰성이 저하하는 문제가 있었다.
그리고, 종래의 LDD 구조에서는, 게이트 전극이, 저농도 소오스, 드레인 영역과 겹쳐지는 양(이하, 오버랩량이라 칭한다)에 대해서 배려가 되어있지 않았다.
즉, 저농도 소오스, 드레인 영역은 게이트 전극을 마스크로 하는 불순물 도프에 의해, 이게이트 전극과 자기 정합적으로 형성하고 있었으므로, 저농도 소오스, 드레인 영역을 형성하기 위한 불순물의 도즈량이 적으며, 확산층 깊이가 얕을 경우에는 채널로 향하는 방향의 가로 방향 확산층의 신장도 짧게 되어, 저농도 소오스, 드레인 영역과 게이트 전극과의 오버랩량은 적게 된다.
그런데, 본 발명자들이 시뮬레이션한 결과, 소오스, 드레인사이의 가로 방향 퍼짐 전계의 강함 및 전계의 최대점 위치는, 상기 오버램량에 민감하게 영향을 받는 것을 알았다. 우선, 전계의 강함에 대해서의 결과를 제1도에 도시한다. 저농도 드레인 영역의 길이는 0.4㎛, 드레인 영역의 n-도즈량은 5×1012/cm2및 1×1012/cm2의 경우를 도시했다.
n-도즈량이 5×1012/cm2으로 농도가 높을때에는 저농도 드레인 영역의 공핍층폭은 작게 되어, 공핍층은 이 영역의 전역에는 퍼지지 않고, 드레인 영역의 공핍화한 영역중, 게이트 절연막과 접하는 영역은, 대략 0.2㎛의 길이로 된다. 따라서, 오버랩량이 0.2㎛ 이상으로 되어, 상기 영역을 완전히 오버랩하면, 제1도에 도시하는 것과 같이, 가로 방향 전계 강도의 최대값은 작게 된다.
이것에 대해서 n-도즈량이 1×1012/cm2으로 농도가 낮을때에는, 저농도 드레인 영역의 공핍층은, 이 영역의 전역으로 퍼진다. 따라서, 저농도 드레인 영역의 길이인0.4㎛보다 오버랩량이 적고, 저농도 드레인 영역의 공핍화 영역의 게이트 절연막과 접촉하는 영역을 완전히 오버랩하지 않는 경우에는, 제1도에 도시하는 것과 같이, 가로 방향 전계 강도의 최대값은 크게 되고, 이 영역의 모두를 게이트 전극에서 오버랩하면 가로 방향 전계의 강도는 작게 된다.
또, 본 발명자들의 시뮬레이션에 의하면, 드레인 영역의 공핍화 영역의 게이트 절연막과 접하는 영역을 모드 게이트 전극에서 오버랩하면, 전계 강도의 최대점은, 기판의 깊은 부분에 위치하도록 된다. 제2도는 게이트 전극 및 드레인 영역의 오버랩량과, 가로 방향 전계 강도의 최대점의 기판 표면에서의 깊이와의 관계를 도시한 도면이다.
예를 들면, 제2도에 도시하는 것과 같이, n-도즈량이 1×1013/cm2의 경우, 상기 오버랩량을, 0.1㎛이상으로 하면, 전계 강도의 최대점은, 기판 표면에서 약 0.05㎛(50nm)의 깊이에 위치하도록 되어, 기판의 표면 근방에서는 없어진다.
이것에 대해서, 오버랩량이 0.1㎛ 이하로 되면, 전계강도의 최대점은 기판의 표면 근방에 된다. 또 n-도즈량이 1×1012/cm2의 경우에서도, 게이트 전극을 고농도 드레인 영역에 이르기까지 오버랩시키면, 전계강도의 최대점을 기판의 내부에 위치시킬 수 있다.
이상 기술한 바와 같이, 게이트 전극과 드레인 영역의 오버랩량은, 가로 방향 전계를 완화하기 위한 키팩터의 하나이다. 그러나, 종래 기술에서는, 저농도 드레인 영역과 게이트 전극의 오버랩량은, 자기정합 프로세스를 사용하고 있기 때문에 임의로 변경시킬 수 없다. 특히 저농도 드레인 영역의 불순물 농도가 낮을 경우에는, 불순물의 가로 방향의 확산폭이 적으므로, 게이트 전극과 드레인 영역의 오버랩량은 작게 된다. 한편, 불순물 농도가 낮을 경우, 드레인 영역의 공핍층폭은 크게 된다. 결과로서, 가로 방향 전계 강도는, 오히려 크게 되는 문제가 생긴다. 예를 들면 오버랩량을 늘리기 위해서 열처리에 의해 확산층(저농도 드레인 영역)을 신장시켜도, 확산에 의해 불순물 농도는 더욱 낮게 되므로, 역으로 공핍층폭은 크게 되어, 게이트 전극에 의해서 저농도 드레인 영역의 게이트 절연막과 접하는 공핍층 영역을 오버랩시킬 수는 없다.
이상 설명한 바와 같이, 소오스, 드레인 영역을 종래 기술과 같이, 자기정합 프로세스만으로 형성하는 것으로는, 게이트 전극과의 오버랩량을 가장 적합화해서 전계 완화를 행할 수 없다.
본 발명의 반도체 장치는, 반도체 기판상에 게이트 절연막을 거쳐서 마련한 게이트 전극과 상기 게이트 전극의 양측의 상기 반도체 기판의 표면 영역에 마련한 소오스, 드레인 영역을 적어도 갖는 반도체 장치에 있어서, 상기 소오스 또는드레인 영역의 공핍화 영역중, 적어도 상기 게이트 절연막과 접촉하는 영역이, 상기 게이트 전극에 의해서 덮어져 있는(오버랩되어 있는)것을 특징으로 한다.
또 이와 같은 구성의 반도체 장치를 제조하기 위한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판상에 절연막을 거쳐서 제1의 게이트 전극을 형성하는 공정과 상기 제1의 게이트 전극의 측벽에 제2의 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 양측의 상기 반도체 기판의 표면 영역에 불순물을 도프해서 제2게이트 전극의 밑에 소오스, 드레인 영역이 있도록 소오스, 드레인 영역을 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명의 특징의 하나는, 제1의 게이트 전극과, 제2의 게이트 전극이 전기적으로 접속되어, 등전위로 되는 것이다.
상기 드레인 영역의 공핍화 영역의, 상기 게이트 절연막과 접속하는 영역을 유효하게 오버랩시키기 위한 제2의 게이트 전극을 제1의 게이트 전극의 측벽에 형성하는 1개의 실시상태에 있어서는, 종래의 LDD형 MOS 트랜지스터의 제조 공정에 있어서, 게이트 전극의 측벽 단차부를 이용해서, 게이트 전극의 측벽에 절연막(측벽 스페이서)을 형성하는 것과 유사한 공정을 사용해서 형성한다.
즉, 제1의 게이트 전극상의 전체면에 제2의 게이트 전극을 형성해야 할 도전성막을 CVD법에 의해 퇴적한 후, 전체면을 이방성 드라이 에칭하는 것에 의해, 단차를 갖는 제1의 게이트 전극 측벽어 상기 도전성막을 남아 있게 한다. 따라서 제2게이트 전극은, 제1게이트 전극과 자기 정합적으로 형성된다. 물론, 제1게이트 전극과 제2게이트 전극은 전기적으로도 접속하고 있고, 함께 등전위로 된다.
그후, 제2게이트 전극의 측벽에 스페이서용의 절연막을 형성한다. 측벽 절연막을 형성하는데는, 종래의 LDD 구조에서 실시되는 측벽 전연막의 형성 방법과 마찬가지의 방법. 즉 CVD방법 및 이방성 에칭에 의해 형성하든가, 또는 본 발명의 별도의 실시 상태에서는, 제1의 게이트 전극의 측벽에 형성한 제2의 게이트 전극의 표면 부분을 열산화 하는 것에 의해 형성한다.
제1게이트 전극은, 소오스, 드레인 영역사이(LDD 구조에 있어서는, 이 제1의 게이트 전극과 자기 정합적으로 형성되는 저농도 소오스, 드레인 영역사이)를 온, 오프시키는 작용을 한다. 즉 제1의 게이트 전극이 통상의 MOS 트랜지스터의 게이트 전극으로서의 기능을 완수한다.
소오스, 드레인 영역의 공핍화 영역의 게이트 절연막과 접하는 영역을 오버랩하도록 형성하는 제2게이트 전극은 드레인 영역의 공핍화 영역에 걸리는 가로 방향 전계를 완화하는 작용을 한다. 또, 제2게이트 전극은 상기 공핍화 영역에서의 전달 콘닥턴스를 높이는 작용도 한다. 그리고, 종래의 LDD 구조에서 문제로 되어 있었던 게이트 전극 측벽의 절연막으로의 열 캐리어의 주입을 방지하고, 또한 저농도 드레인 영역의 기판 표면 근방의 전위를 제2의 게이트 전극에 의해서 제어할 수 있으므로, LDD 고유로 보여지는 열 캐리어에 의한 특성의 열화, 즉 포획된 열 캐리어에 의한 저농도 소오스, 드레인의 핀치 오프 현상을 억제할 수 있다.
이와 같이 게이트 전극에 의해서, 드레인 영역의 게이트 절연막과 접하는 공핍화 영역을 오버랩시키면 상기의 작용이 얻어지지만, 이 오버랩량이 크게 되면, 역으로 게이트와 소오스, 드레인사이의 기생 용량이 크게 되는 문제가 생긴다. 그러나, 본 발명에서는 이 문제도 해결할 수 있다. 즉 기생 용량을 힘껏 작게 하기 위해서, 각각 독립으로 제어 가능한, 제2의 게이트 전극의 길이(즉, 제2의 게이트 전극용의 도전성막의 최적량 및 이 도전성막의 오버 에치량) 또는 제2의 게이트 전극의 측벽에 형성하는 스페이서용 절연막(이 절연막은, 고농도 소오스, 드레인 영역의 이온 주입용 마스크로서 사용한다)의 두께(즉, 이 절연막의 퇴적량 및 이 절연막의 오버 에치량, 또는 제2의 게이트 전극의 산화량)의 제어에 의해서, 자기 게이트전극과 소오스, 드레인 영역의 오버랩량 및 기생용량을 가장 적합화할 수 있다.
이상의 작용에 의해 고내압, 고신뢰도로 또한 고속의 미세한 MOS 트랜지스터를 실현할 수 있다.
본 발명의 목적은, 게이트 전극과 소오스, 드레인 영역의 오버랩량을 가장 적합하게 제어할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 소오스, 드레인사이의 가로 방향의 퍼짐 전계를 완화하여, 애벌랜치 항복 및 열 캐리어의 발생을 억제할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은 고내압화 및 고속화에 우수한 반도체 장치와 그 제조방법을 제공하는 것에 있다.
본 발명의 상기한 것과 그 외의 목적과 새로운 특징은 본 명세서의 기술과 첨부도면에 의해서 명확하게 될 것이다.
(실시예1)
제3도는, 본 발명의 제1의 실시예의 MOS 트랜지스터의 단면도이다.
상기 도면에 있어서, (8)은 p형 Si기판, (1)은 제1도의 게이트 전극, (2)는 게이트 산화막, (3)은 n형 저농도 소오스, 드레인 영역, (4)는 n형 고농도 소오스, 드레인 영역, (5)는 제1의 게이트 전극(1)의 상부에 형성된 절연막, (6)은 제1의 게이트 전극(1)의 측벽에 형성된 제2의 게이트 전극, (7)은 제2의 게이트 전극(6)의 측벽에 형성된 절연막(측벽 스페이서)이다.
본 실시예에서는, 저농도 드레인 영역(3)의 전압 인가시에 생기는 공핍화 영역의 게이트 절연막(2)과 접하는 영역이, 제2의 게이트 전극(6)에 의해서 오버랩하도록 형성되어 있다. 따라서, 제1도를 이용해서 설명한 바와 같이, 소오스, 드레인 사이의 가로 방향 퍼짐 전계 강도는 작게 되어, 소오스, 드레인 사이의 전계를 완화할 수 있어, 애벌랜치 항복을 억제하고, 또 열 캐리어의 발생을 억제함과 동시에, 열 캐리어의 게이트 전극 이외로의 주입을 방지할 수 있다. 따라서, 애벌랜치 항복에 의한 드레인 내압의 저하, 임계값 전압의 변동등의 특성의 열화를 방지하여 소자의 신뢰성을 향상할 수 있다.
또, 제2도를 이용해서 설명한 바와 같이, 가로 방향 퍼짐 전계 강도의 최대점은 기판의 내부에 위치하도록 된다 . 이 때문에, 드레인의 깊은 부분에서 발생한 열 캐리어는, 게이트 산화막(2)로 주입되기 힘들게 되고, 또 예를 들면 열 캐리어가 게이트 산화막(2)에 주입되어, 포획되었다고 하여도 포획 장소는 게이트 전극의 밑에 존재하기 때문에, 포획 전하에 의한 저농도 드레인 영역(3)의 핀치오프 현상을 억제하여, 전달 콘닥턴스의 저하를 방지할 수 있다.
그리고, 본 실시예에 의하면, 저농도 드레인 영역(3)의 공핍화한 영역에 있어서, 이 영역을 게이트 전극에 의해서 오버랩하는 것에 의한 기판 표면에의 전하 유기가 생겨, 전달 콘닥턴스는 크게 된다는 효과도 발생한다. 다음에, 본 실시예의 LDD형 MOS 트랜지스터의 제조 방법에 대해서 설명한다.
우선, p형 Si기판(8)상에 얇은 게이트 산화막(2)를 형성한 후에, 이 게이트 산화막(2)상에 CVD법에 의해 도전성의 제1의 게이트 전극(1)과, 그 상부에 SiO2막, Si3n4막등으로 되는 절연막(5)를 형성한다. 이 제1의 게이트 전극(1)은, 도전성 불순물을 도프한 다결정 Si, 또는 실리사이드, 텅스텐(W), 알루미늄(Al)등의 금속, 또는 이들의 막의 복합막이라도 좋다.
다음에, 제1의 게이트 전극(1) 및 절연막(5)를 마스크로 하여, p형 Si기판(8)에 n형 불순물을 도프해서 이 제1의 게이트 전극(1)과 자기 정합적으로 n형 저농도 소오스, 드레인 영역(3)을 형성한다. 이어서, 도전성 불순물을 고농도에 도프한 다결정 Si, 실리사이드등의 도전성막을 전체면에 퇴적한다. 그후, 이 도전성막을 이방성 에칭해서, 제1의 게이트 전극(1)의 측벽에만 제2의 게이트 전극(6)을 남아 있게 한다. 그래서, 재차 전체면에 SiO2막 등의 절연막을 퇴적한 후, 이 막을 이방성 에칭해서 제2으 게이트 전극(6)상을 덮도록 측벽의 절연막(7)을 형성한다. 다음이 이 상태에서, 재차 n형 불순물(즉, 저농도 소오스, 드레인 영역(3)과 동일 도전형의 불순물)을 고농도에 도프해서, 절연막(7)과 자기 정합적으로 n형 고농도 소오스, 드레인 영역(4)를 형성한다.
이 제조 방법의 예에서는, 제2의 게이트 전극(6)형성용 도전성막에 불순물을 도프하는데 이방성 에칭하기 전에 행하였지만, 이방성 에칭을 행하고 제2의 게이트전극(6)을 남아 있게 한 후, 불순물을 도프하여도 좋다.
본 실시예에서는 제2의 게이트 전극(6)을 사용해서 저농도 소오스, 드레인 영역(3)과 오버랩시키고 있다. 또 그 오버랩량은, 제2의 게이트 전극(6)용의 퇴적막 두께 및 이 도전성막의 오버 에칭량(즉 제2의 게이트 전극(6)의 길이)에 의해서 제어할 수 있다. 또 이 제2의 게이트 전극(6)의 측벽의 절연막(7)의 퇴적막 두께(즉, 고농도 소오스, 드레인 영역(4)의 형성 위치)에 의해서 오버랩량과는 독립으로 저농도 소오스, 드레인 영역의 길이를 제어할 수 있다.
이 결과, 저농도 소오스, 드레인 영역(3)사이의 실효적인 채널 길이를 일정하게 한 상태에서, 게이트/드레인의 오버랩량 및 저농도 소오스, 드레인 영역(3)의 길이를 각각 독립으로 바꿀 수 있다.
따라서, 통상의 5V의 전원 전압에 의한 동작시에 있어서, 저농도 드레인 영역(3)의 공핍층이 충분히 늘어나면서도, 고농도 드레인 영역(4)에 도달하지 않도록, 저농도 드레인 영역(3)의 길이를 적정화하여, 그 상태에서 저농도 드레인 영역(3)의 게이트 산화막(2)에 접하는 공핍화 영역을 제2의 게이트 전극(6)에서 완전히 오버랩 시킬 수 있다. 예를 들면 n-도즈량이 5×1012/cm2의 경우, 제1도에 도시한 바와 같이, 공핍층폭은 약 0.2㎛로 되므로, 저농도 드레인 영역(3)의 길이를 0.2㎛이상으로 설정하고, 또한 오버랩량을 0.2㎛로 할 수 있다.
본 실시예에서는, 실효 채널 길이가 일정한 그대로에서, 드레인 가로 방향 전계를 완화할 수 있으므로, 드레인 내압을 향상할 수 있다. 그리고 게이트/드레인의 오버랩량을 저농도 드레인 영역(3)의 게이트 절연막에 접하는 공핍화 영역에 한정할 수 있어, 고농도 드레인 영역(4)에 까지 이르게 하지 않도록 할 수 있다. 이때문에, 불필요한 오버랩에 의한 게이트/드레인의 기생용량 증가라는 문제도 해결할 수 있다.
또, 본 실시예에서는, n채널 MOS 트랜지스터를 예를 들면서 설명했지만, p채널 MOS 트랜지스터의 경우에 있어서도 마찬가지의 효과가 얻어진다.
(실시예2)
제4도(a)~(c)는 본 발명의 제2의 실시예의 MOS 트랜지스터의 제조 공정 단면도이다. 본 실시예는, 제1의 실시예와는 제2의 게이트 전극의 측벽에 형성하는 절연막의 형성 방법이 상이하다. 상기 제1의 실시예에서는, 제2의 게이트 전극의 측벽 절연막을 CVD법에 의해 퇴적시켰지만, 본 실시예에서는, 제1의 게이트 전극의 측벽에 형성한 제2의 게이트 전극 표면 부분을 산화시키는 것에 의해 형성한다. 이하, 공정순으로 설명한다.
우선, 제4도(a)에 도시하는 바와 같이, Si기판(8)상에 형성한 게이트 산화막(2)상에, CVD법에 의해 제1의 게이트 전극(1) 및 절연막(5)를 퇴적한다. 다음에 이들의 막을, 포토레지스트막을 마스크로 하여 드라이 에칭하여 게이트 전극의 형상에 가공한다. 다음에, 제1의 게이트 전극(1) 및 절연막(5)를 마스크로하여 불순물을 도프해서 저농도 소오스, 드레인 영역(3)을 이 게이트 전극(1)과 자기 정합적으로 형성한다.
계속해서, 다결정 Si막을 저압 CVD법에 의해 웨이퍼 전체면에 균일하게 퇴적한다. 이후, 이 다결정 Si막에 인(P), 비소(As)등의 도전성 불순물을 도프한다. 이후, 이방성 에칭에 의해 상기 다결정 Si막을 에칭하여, 제4도(b)에 도시하는 바와 같이, 제1의 게이트 전극(1)의 측벽에만 제2의 게이트 전극(6)을 남아 있게 한다.
다음에, 고농도에 불순물을 포함한 다결정 Si의 산화 속도는 크다는 현상을 이용해서 선택 산화를 행하여, 제4도(c)에 도시는 바와 같이, 제2의 게이트 전극(6)의 측벽에 절연막(산화막)(7)을 형성한다. 이어서, 절연막(7)과 자기 정합적으로 고농도 소오스, 드레인 영역(4)을 형성한다.
본 실시예에 의하면, 제2의 게이트 전극(6)의 측벽 절연막(7)을 막의 재질이 균일한 산화막에 의해서 형성할 수 있고, 그리고 제4도(c)에 도시하는 바와 같이, 제2의 게이트 전극(6)의 끝부분에서의 게이트 산화막(2)의 막 두께가 두꺼워지는 효과가 생긴다. 이와 같이, 게이트 전극의 끝부분에서의 게이트 산화막(2)의 막 두께가 두꺼워지면, 제2의 게이트 전극(6)과 고농도 소오스, 드레인 영역(4)와의 사이의 프린지 전계가 완화된다. 이 때문에, 게이트 끝부분에서의 전계 집중이 완화되어, 가로 방향 전계 강도를 보다 완화할 수 있는 효과가 생긴다.
그리고, 상기의 제조 공정에 있어서, 제2의 게이트 전극(6)을 제1의 게이트 전극(1)의 측벽에 형성한 후, 이 전극(6)에 고농도의 불순물을 도프해도 좋다. 이때, 도프하는 불순물의 도전형을 고농도 소오스, 드레인 영역(4)의 도전형과 같게 하면, 고농도 소오스, 드레인 영역(4)의 형성을 동시에 행할 수 있다. 절연막(7)은 이후 형성한다. 본 실시예에 있어서도, 오버랩량 및 저농도 드레인 영역(3)의 길이를 임으로 변경 할 수 있다.
(실시예3)
제5도는, 본 발명의 제3의 실시예의 MOS 트랜지스터의 단면도이다. 본 실시예는 제3도의 실시예에 도시한 LDD구조 대신에 SD(싱글 드레인)구조로 한 경우의 실시예이다. 다음의 도면에 있어서, 제3도와 같은 부호의 것은, 제3도와 같은 부분을 표시한다.
본 실시예에 있어서도, 게이트 전극((1) 또는 (6))이, 고농도 소오스, 드레인 영역(4)의 공핍화 영역의 적어도 게이트 산화막(2)에 접하는 영역을 오버랩하도록 형성하고 있으므로, 소오스, 드레인사이의 가로 방향 전계를 완화할 수 있어, 실시예 1과 마찬가지의 효과를 성취할 수 있다.
(실시예4)
제6도는, 본 발명의 제4의 실시예의 MOS 트랜지스터의 단면도이다. 본 실시예는, 제4도(c)도에 도시한 실시예의 LDD구조 대신에 SD 구조로 한 경우의 실시예이다.
(실시예5)
제7도는 본 발명의 제5의 실시예의 MOS 트랜지스터의 단면도이다. 본 실시예는, 제3도에 도시한 실시예의 LDD구조 대신에 DDD(Double Diffused Drain)구조로한 경우의 실시예이다. 본 실시예에서는, 완만한 경사형 확산층(71)로 고농도의 소오스, 드레인 확산층(4)를 둘러싸도록 형성하고 있다.
(실시예6)
제8도는 본 발명의 제6의 실시예의 MOS 트랜지스터의 단면도이다. 본 실시예는, 제4도에 도시한 실시예의 LDD구조 대신에 DDD구조로한 경우의 실시예이다.
제6도, 제7도 및 제8도에 도시한 실시예에 있어서도, 소오스, 드레인 영역의 게이트 산화막에 접하는 공핍화 영역을 게이트 전극에 의해 오버랩하는 것에 의해서, 소오스, 드레인사이의 퍼짐 전계를 완화할 수 있다.
(실시예7)
제9도는, 본 발명의 제7의 실시예의 MOS 트랜지스터의 단면도이다. 제7도, 제8도의 실시예의 DDD구조에 있어서는, 고농도 소오스, 드레인 영역(4)를 제1의 게이트 전극(1)을 마스크로 하여 불순물을 도프하는 것에 의해 고농도 소오스, 드레인 영역(4)를 제1의 게이트 전극(1)과 자기 정합적으로 형성하였지만, 본 실시예에서는, 고농도의 소오스, 드레인 영역(4)를, 제2의 게이트 전극(6)을 마스크로 하는 불순물 도프에 의해 제2의 게이트 전극(6)과 자기 정합적으로 형성한 경우의 실시예이다. 본 실시예에 의하면, 완만한 경사형 확산층(71)의 영역으로 퍼지는 공핍층은 게이트 전극에 의해서 완전히 오버랩되기 때문에, 이 효과에 의해 전계의 완화가 도모됨과 동시에, 완만한 경사형 확산층(71)의 길이가 길게 되므로, 이 영역에서의 전계 완화는 보다 더 현저하게 된다.
(실시예8)
제10도는, 본 발명의 제8의 실시예의 MOS 트랜지스터의 단면도이다. 제8도의 실시예의 구조에서, 고농도의 소오스, 드레인 영역(4)를 제2의 게이트 전극(6)의 측벽 산화막(7)과 자기 정합적으로 형성한 경우의 실시예이다. 본 실시예에 의하면, 게이트 전극은 완만한 경사형 확산층(71)을 완전히 오버랩하고 있고, 또 완만한 경사형 확산층(71)이 실시예(7)보다도 길게 되므로, 소오스, 드레인사이의 퍼짐 전계를 완화할 수 있다.
(실시예9)
제11도(a), (b)는 본 발명의 제9의 실시예의 MOS 트랜지스터의 단면도이다. 본 실시예는, 고농도 소오스, 드레인 영역(4)를 게이트 산화막(2)가 형성된 Si기판(8)의 표면보다 깊은 부분에 형성한 LDD 구조의 경우로, 게이트 전극을, 저농도 소오스, 드레인 영역(3)과 고농도 소오스, 드레인 영역(4)가 접합하는 위치까지 오버랩시킨 경우의 실시예이다.
제11도(a)에 도시하는 실시예는, 기판을 에칭해서, 고농도 소오스, 드레인 영역(4)를 표면보다 깊은 부분에 마련하고, 제11도(b)에 도시하는 실시예는, 저농도 소오스, 드레인 영역의 하부에 고에너지 이온 인플랜테이션법을 사용하여 깊게 고농도 소오스, 드레인 영역을 마련한 것이다. 본 실시예에서는, 비소(As)를 200KeV로 주입하여, 그 피크 깊이는 약 0.1㎛이었다.
본 실시예에 의하면, 제2의 게이트 전극(6)이 저농도 소오스, 드레인 영역(3)의 게이트 산화막(2)에 접하는 공핍화 영역을 완전히 오버랩하고 있기 때문에, 소오스 드레인사이의 퍼짐 전계가 완화된다. 그리고, 이 효과에 부가해서, 고농도 소오스, 드레인 영역(4)가 기판 깊은 부분에 있으므로, 동작시에 있어서의 전류로를, 기판의 깊은 부분에 위치시킬 수 있다. 따라서, 게이트 산화막(2)나, 측벽 절연막(7)에 포획된 열 캐리어의 영향을 받기 힘들게 됨과 동시에 전위의 높은 고농도 소오스, 드레인 영역(4)가 기판의 깊은 부분에 있으므로, 가로 방향 전계 강도의 최대점도 기판 깊은 부분에 위치하도록 되므로, 전계의 완화가 보다 현저하게 된다.
(실시예10)
제12도는, 본 발명의 제10의 실시예의 MOS 트랜지스터의 단면도이다. 본 실시예는, 제11도의 실시예에 있어서, 제2의 게이트 전극(6)의 측벽 산화막(7)을 제4도의 실시예에 도시한 방법, 즉 제2의 게이트 전극(6)의 표면 부분의 산화에 의해 형성한 경우의 실시예이다. 본 실시예에 의해서도, 제11도의 실시예와 마찬가지의 효과가 얻어진다.
(실시예11)
제13도(a)~(c)는 본 발명의 제11의 실시예의 MOS 트랜지스터를 도시하는 공정 단면도이다. 본 실시예의 MOS 트랜지스터의 제조 방법을 설명한다.
우선, 제13도(a)에 도시하는 것과 같이, p형 또는 n형의 불순물을 도프한 Si 기판(8)의 표면에 게이트 산화막(2)를 형성한다. 이 위에 제1의 게이트 전극을 형성하기 위해서, 도전성 불순물을 고농도로 도프한 다결정 Si막, 또는 실리사이드막, W등의 금속막, 또는 이들의 막의 복합막을 퇴적시킨다. 이어서, 이 도전성막의 위에 절연막(5)를 퇴적시킨 후, 포토 에칭법에 의해 상기 도전성막 및 절연막(5)를 패터닝하여 제1의 게이트 전극(11)을 형성한다. 단, 이때 제13도(a)에 도시하는 것과 같이, (a)로 표시한 막두께 분만 상기 도전성막을 남아 있게 한다.
다음에, 제1의 게이트 전극(11) 및 절연막(5)를 마스크로 하여, Si 기판(8)의 표면 영역에 이 기판(8)과는 상이한 도전형, 즉 n형 불순물을 이온 주입해서 저농도 소오스, 드레인 영역(3)을 형성한다. 여기에서, 이온 중입의 에너지는 막두께(a)의 막을 빠져나가서 Si기판(8)에 주입되는 만큼의 값에 적정화한다. 그리고 막두께(a)를 남기는 것에 의해 제1의 게이트 전극(11)을 패터닝하기 위한 에칭가공시에, 게이트 산화막(2) 및 Si기판(8)에 손상이 주어지는 것을 방지할 수 있다. 그러나, 한편, 막두께(a)가 크게되면, 이온 주입할때 이온이 주입되지 않고, 저농도 소오스, 드레인 영역의 형성이 곤란하게 되고, 또 후의 공정에서 막두께(a)의 부분을 에칭 가공했을때의 수직 단차가 크게되는 문제가 생긴다. 그래서, 막두께(a)는 20~50nm정도가 좋다.
다음에 제13(b)에 도시하는 바와 같이, 제2의 게이트 전극을 형성하기 위한 도전성막(60)을 전체면에 퇴적한다. 이 막은 도전성 불순물을 도프한 다결정 Si막, 또는 실리사이드막, W등의 금속막, 또는 이들의 막의 복합막에 의해서 형성한다. 따라서, 제1의 게이트 전극(11)과 같은 재료로도, 상이한 재료라도 좋다.
이후, 제13도(c)에 도시하는 바와 같이, 도전성막(60)을 이방성 에칭하는 것에 의해, 제2의 게이트 전극(6)을 제1의 게이트 전극(11)의 측벽에 남도록 가공한다. 다음에 제2의 게이트 전극(6)을 마스크로 하여 막두께(a)의 남아 있는 막을 에칭한다. 물론, 제2의 게이트 전극(6)을 오버 에칭하면서, 막두께(a)의 남아 있는 막을 에칭해도 좋다.
계속해서, 제2의 게이트 전극(6) 및 제1의 게이트 전극(11)의 막두께(a)부분의 측벽에, 절연막(7)을 형성한다. 이어서, 저농도 소오스, 드레인 영역(3)과 동일 도전형, 즉 n형의 고농도 소오스, 드레인 영역(4)를 절연막(7)에 자기 정합적으로 형성한다.
본 실시예에 의하면, 상기의 실시예와 마찬가지의 효과가 얻어지고, 부가해서 제1의 게이트 전극의 에칭가공에 따른 게이트 산화막(2) 및 Si기판(8)에의 손상을 제거할 수 있다. 그리고, 막두께(a)의 남아 있는 막이 얇은 것에 의해, 막두께(a)부분을 에칭한 제13도(c)의 상태에서, 게이트 측벽부에 생기는 수직 단차가 없이, 완만한 경사로 된다. 만일 수직 단차가 크게 되면, 후의 다층 배선 공정에서 이 단차부에서의 에칭의 남은 찌꺼기가 생기는 문제가 일어난다. 따라서 본실시예는 이 문제에 대해서도 대처하고 있다.
그리고, 이상의 설명에서는, 공핍층 폭과 불순물 농도의 관계를 중점으로 두고 설명하여 왔지만, 공지하는 바와 같이, 공핍층 폭은, 불순물 농도위에, 전원 전압에 의해서도 변한다. 따라서, 실제의 LSI에 적용할려고 하는 전원 접압 및 저농도 드레인 영역의 불순물 농도를 고려해서, 저농도 드레인 영역의 공핍층 폭을 명백하게 하여, 게이트 절연막에 접하는 공핍층 영역을 완전히 오버랩하면 좋다.
본 발명에 의하면, 드레인 영역의 적어도 게이트 절연막에 접하는 공핍화 영역을, 게이트 전극에서 오버랩시킬 수 있으므로, 소오스, 드레인사이의 가로 방향 전계를 완화할 수 있다. 그리고, 게이트 전극과 드레인 영역의 오버랩량을 임으로 제어할 수 있어, 상기 공핍화 영역에 한정 할 수 있으므로, 오버랩량이 불필요하게 크게 되어서 기생용량이 증대하는 문제는 피할 수 있다. 또 본 발명을 LDD형 MOS 트랜지스터에 적용한 경우, 저농도 소오스, 드레인 영역사이의 실효적인 채널 길이를 일정하게 한 상태에서 상기 오버랩량과, 저농도 드레인 영역의 길이를 각각 독립적으로 변하게 할 수 있다.
이 결과, 전계 강도를 70%에서 50% 정도로 완화할 수 있고, 애벌랜치 항복을 방지하여, 고내압의 서브 마이크로 디바이스의 실현이 가능하게 된다. 부가해서 기생용량을 극력 억제하고, 또한 상기 공핍화 영역을 게이트 전극에서 오버랩시킨 것에 의해, 전달 콘닥턴스를 종래형 LDD의 경우의 약 2배 정도로 증대할 수 있어, 고속의 디바이스를 실현할 수 있다. 또, 본 발명의 구조에 의해 가로 방향의 전계 강도의 최대점이 게이트 전극의 내측에서, 또한 기판의 내부에 위치하도록 되고, 드레인에서 발생한 열 캐리어는, 게이트 절연막에 주입하기 힘들게 되므로 열 캐리어의 발생에 의한 특성의 열화를 억제하는 효과도 있고, 종래형 LDD에 비해서 전달 콘닥턴스의 열화를 1/10에서 1/100정도로 할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에 있어서, 여러가지로 변경이 가능하다는 것은 물론이다.

Claims (14)

  1. 반도체 기판, 상기 반도체 기판상에 마련된 게이트 절연막, 상기 게이트 절연막을 거쳐서 마련된 게이트 전극 및 상기 게이트 전극의 양측의 상기 반도체 기판의 표면영역에 마련되어 저농도 영역과 고농도 영역을 가지며 저농도 영역은 고농도 영역보다 상기 게이트 전극측에 마련된 소오스 및 드레인 영역을 가지고, 상기 소오스, 드레인 영역의 공핍화 영역 중 적어도 상기 게이트 절연막과 접촉하는 영역이 상기 게이트 전극에 의해서 덮어져 있는 것을 특징으로 하는 반도체 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 게이트 전극은 제1의 게이트 전극과 상기 제1의 게이트 전극의 측부에 전기적으로 접속된 제2의 게이트 전극을 갖는 반도체 장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 제1의 게이트 전극은 상기 저농도 영역상까지 신장해서 마련되고, 상기 제2의 게이트 전극은 상기 고농도 영역상까지 신장해서 마련되어 있는 반도체 장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 고농도 영역은 상기 저농도 영역보다 낮은 부분에 마련되어 있는 반도체 장치.
  5. 특허청구의 범위 제2항에 있어서, 상기 제2의 게이트 전극의 밑에는 상기 제1의 게이트전극이 신장하고 있는 반도체 장치.
  6. 특허청구의 범위 제2항에 있어서, 상기 저농도 영역은 상기 고농도 영역을 덮도록 마련되어 있는 반도체 장치.
  7. 반도체 기판, 상기 반도체 기판상에 마련된 게이트 절연막, 상기 게이트 절연막을 거쳐서 마련된 게이트 전극 및 상기 게이트 전극의 양측의 상기 반도체 기판의 표면영역에 마련되어 저농도 영역과 고농도 영역을 가지며 저농도 영역은 고농도 영역보다 상기 게이트 전극측에 마련된 소오스 및 드레인 영역을 가지고, 상기 게이트 전극은 제1의 게이트 전극과 상기 제1의 게이트 전극의 측부에 전기적으로 접속된 제2의 게이트 전극을 가지며 상기 제2의 게이트 전극의 측벽부에 스페이서 영역을 갖는 반도체 장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 소오스, 드레인 영역의 공핍화 영역중 적어도 상기 게이트 절연막과 접속하는 영역이 상기 게이트 전극에 의해서 덮어져 있는 반도체 장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 제1의 게이트 전극은 상기 저농도 영역상까지 신장해서 마련되며 상기 제2의 게이트 전극은 상기 고농도 영역상까지 신장해서 마련되어 있는 반도체 장치.
  10. 반도체 기판상에 절연막을 거쳐서 제1의 게이트 전극을 형성하는 공정과, 상기 제1의 게이트 전극의 측벽에 제2의 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 양측의 상기 반도체 기판의 표면 영역에 불순물을 도프해서 소오스, 드레인 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 특허청구의 범위 제10항에 있어서, 상기 제2의 게이트 전극을 형성하는데에는 상기 전극 형성용의 도전성막을 전체면에 퇴적한 후, 이방성 에칭을 행하는 것에 의해 상기 제1의 게이트 전극의 측벽에 상기 제2의 게이트 전극을 남아 있게 해서 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 특허청구의 범위 제 10항에 있어서 제2의 게이트 전극의 측벽에 CVD법 또는 열 산화법을 사용해서 절연막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 특허청구의 범위 제10항에 있어서, 상기 제1의 게티트 전극을 막두께의 두꺼운 부분과 얇은 부분으로 구성하며, 상기 제1의 게이트 전극의 얇은 부분의 상부에서 또한 두꺼운 부분의 측벽에 제2의 게이트 전극을 마련한 것을 특징으로 한는 반도체 장치의 제조방법.
  14. 특허청구의 범위 제10항에 있어서, 상기 제1의 게이트 전극을 마스크로 하는 불순물 도프에 의해 저농도 소오스, 드레인 영역을 형성한 후, 상기 제2의 게이트 전극을 형성하고 다음에 상기 제2의 게이트 전극의 측벽에 절연막을 형성하여 상기 절연막을 마스크로 하는 불순물 도프에 의해 고농도 소오스, 드레인 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019870012658A 1986-11-11 1987-11-10 고신뢰성 반도체 장치와 그 제조 방법 KR900008153B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP61-266543 1986-11-11
JP61266543A JPS63122174A (ja) 1986-11-11 1986-11-11 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR880006789A KR880006789A (ko) 1988-07-25
KR900008153B1 true KR900008153B1 (ko) 1990-11-03

Family

ID=17432318

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870012658A KR900008153B1 (ko) 1986-11-11 1987-11-10 고신뢰성 반도체 장치와 그 제조 방법

Country Status (2)

Country Link
JP (1) JPS63122174A (ko)
KR (1) KR900008153B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0212835A (ja) * 1988-06-30 1990-01-17 Toshiba Corp 半導体装置およびその製造方法
US5141891A (en) * 1988-11-09 1992-08-25 Mitsubishi Denki Kabushiki Kaisha MIS-type semiconductor device of LDD structure and manufacturing method thereof
JPH0334550A (ja) * 1989-06-30 1991-02-14 Nec Corp Ｍｏｓトランジスタ
JP2995838B2 (ja) * 1990-01-11 1999-12-27 セイコーエプソン株式会社 Ｍｉｓ型半導体装置及びその製造方法
US5798550A (en) * 1990-10-01 1998-08-25 Nippondenso Co. Ltd. Vertical type semiconductor device and gate structure
US5426327A (en) * 1990-10-05 1995-06-20 Nippon Steel Corporation MOS semiconductor with LDD structure having gate electrode and side spacers of polysilicon with different impurity concentrations
JPH0629524A (ja) * 1992-04-14 1994-02-04 Toshiba Corp 半導体装置の製造方法
US5654212A (en) * 1995-06-30 1997-08-05 Winbond Electronics Corp. Method for making a variable length LDD spacer structure
KR100995330B1 (ko) * 2003-04-29 2010-11-19 매그나칩 반도체 유한회사 반도체소자의 제조방법
JP2007311498A (ja) * 2006-05-17 2007-11-29 Denso Corp 半導体装置
JP5332781B2 (ja) * 2009-03-19 2013-11-06 富士通セミコンダクター株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JPS63122174A (ja) 1988-05-26
KR880006789A (ko) 1988-07-25

Similar Documents

Publication Publication Date Title
KR100261170B1 (ko) 반도체소자 및 그 제조방법
US5270257A (en) Method of making metal oxide semiconductor field effect transistors with a lightly doped drain structure having a recess type gate
US6524903B2 (en) Method of manufacturing a semiconductor device having two peaks in an impurity concentration distribution
KR910000929B1 (ko) 금속 산화물 반도체 전계 효과 트랜지스터
EP0493520B1 (en) Hot-carrier suppressed sub-micron misfet device
KR910000279B1 (ko) 금속 산화물 반도체 전계효과 트랜지스터 및 이 트랜지스터의 소스 및 드레인 영역 형성방법
KR900008153B1 (ko) 고신뢰성 반도체 장치와 그 제조 방법
US6605845B1 (en) Asymmetric MOSFET using spacer gate technique
US20040041170A1 (en) Low dose super deep source/drain implant
JP3060976B2 (ja) Ｍｏｓｆｅｔおよびその製造方法
US6180502B1 (en) Self-aligned process for making asymmetric MOSFET using spacer gate technique
JPH1187704A (ja) 半導体装置およびその製造方法
JP2578662B2 (ja) 半導体装置の製造方法
US5215936A (en) Method of fabricating a semiconductor device having a lightly-doped drain structure
KR0167606B1 (ko) 모스 트랜지스터 제조방법
KR960013947B1 (ko) 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법
KR100408728B1 (ko) 모스 전계효과 트랜지스터의 제조방법
KR100188008B1 (ko) 씨모스(cmos) 반도체장치의 제조방법
JP3714396B2 (ja) 半導体装置の製造方法
KR100269280B1 (ko) 엘디디(ldd)형모스트랜지스터제조방법
KR950000145B1 (ko) Itldd 구조의 절연 게이트형 전계효과 트랜지스터 및 그 제조방법
KR940004415B1 (ko) Mos fet 제조방법 및 그 구조
KR950003936B1 (ko) 절연 게이트형 전계효과 트랜지스터 및 그 제조방법
JP2506947B2 (ja) 半導体装置およびその製造方法
KR950005479B1 (ko) 모스(mos) 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20011024

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee