JP2007311498A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007311498A
JP2007311498A JP2006138185A JP2006138185A JP2007311498A JP 2007311498 A JP2007311498 A JP 2007311498A JP 2006138185 A JP2006138185 A JP 2006138185A JP 2006138185 A JP2006138185 A JP 2006138185A JP 2007311498 A JP2007311498 A JP 2007311498A
Authority
JP
Japan
Prior art keywords
semiconductor device
drain region
region
drain
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006138185A
Other languages
English (en)
Inventor
Kenji Kono
憲司 河野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2006138185A priority Critical patent/JP2007311498A/ja
Publication of JP2007311498A publication Critical patent/JP2007311498A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】半導体基板の表層部にＬＤＭＯＳが形成されてなる半導体装置であって、微細化が進んでもＬＤＭＯＳの１／ｆノイズを十分に低減できる半導体装置を提供する。
【解決手段】第１半導体層３の表層部に形成された第２導電型のソース領域４と、第１半導体層３の表層部にイオン注入により形成され、基板１０面内でソース領域４から離間するように配置された第２導電型の第１ドレイン領域５と、第１ドレイン領域５の表層部に形成された、第２導電型で第１ドレイン領域５より高濃度の第２ドレイン領域６とを備え、基板１０面内のソース領域４と第２ドレイン領域６を結ぶ最短直線方向において、ゲート電極Ｇのドレイン側の端面からイオン注入時の第１ドレイン領域５の端面までの距離Ｗｎが、２μｍ以上に設定されてなる半導体装置１００とする。
【選択図】図１

Description

本発明は、半導体基板の表層部に横型ＭＯＳトランジスタが形成されてなる半導体装置に関する。
半導体基板の表層部に横型ＭＯＳトランジスタ（ＬＤＭＯＳ，Lateral Diffused Metal Oxide Semiconductor）が形成されてなる半導体装置が、例えば、米国特許第４３６６６１３号明細書（特許文献１）に開示されている。この特許文献１に開示された半導体装置は、ＬＤＤ（Lightly Doped Drain）構造と呼ばれるＬＤＭＯＳが形成された半導体装置である。
ＬＤＭＯＳは、微細化が進むとドレイン拡散層も浅くなり、ドレインエッジの電界が強くなって、ホットエレクトロンが発生する。ホットエレクトロンが発生すると、閾値電圧Ｖｔｈの変動や耐圧低下が起きる。ＬＤＤ構造のＬＤＭＯＳでは、ゲート電極をマスクにして不純物を拡散させ、ドレインに浅い電界緩和層を形成する。この浅い電界緩和層により、ホットエレクトロンの発生を抑制し、ＬＤＭＯＳの耐圧やサージに対する耐性を向上させることができる。
米国特許第４３６６６１３号明細書
ＬＤＭＯＳは種々の目的に利用されるが、例えばセンサ出力を増幅するオペアンプに用いられるＬＤＭＯＳでは、低周波数側で発生する１／ｆノイズを低減する必要がある。この１／ｆノイズについて、ＬＤＤ構造のＬＤＭＯＳでは、ホットエレクトロンが抑制されるため、ある程度の１／ｆノイズ低減が期待できる。しかしながら、このＬＤＤ構造のＬＤＭＯＳにおいても、微細化が進むと電界緩和層もより浅く形成されていくため、電界が強くなって、キャリアの速度飽和ひいてはキャリア密度低下がドレイン端部で起きる。このため、ＬＤＤ構造のＬＤＭＯＳにおいても、微細化の進展に伴って、１／ｆノイズの低減が困難となる。
そこで本発明は、半導体基板の表層部にＬＤＭＯＳが形成されてなる半導体装置であって、微細化が進んでもＬＤＭＯＳの１／ｆノイズを十分に低減できる半導体装置を提供することを目的としている。
請求項１に記載の発明は、半導体基板の表層部に横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成されてなる半導体装置であって、前記半導体基板の表層部に形成された第１導電型の第１半導体層と、前記第１半導体層の表層部に形成された第２導電型のソース領域と、前記第１半導体層の表層部にイオン注入により形成され、基板面内で前記ソース領域から離間するように配置された第２導電型の第１ドレイン領域と、前記第１ドレイン領域の表層部に形成された、第２導電型で第１ドレイン領域より高濃度の第２ドレイン領域と、前記ソース領域と第１ドレイン領域の間に位置する前記第１半導体層をチャネル領域とし、前記チャネル領域から前記第１ドレイン領域に渡って、ゲート絶縁膜を介して形成されたゲート電極とを備えてなり、基板面内の前記ソース領域と前記第２ドレイン領域を結ぶ最短直線方向において、前記ゲート電極のドレイン側の端面からイオン注入時の前記第１ドレイン領域の端面までの距離が、２μｍ以上に設定されてなることを特徴としている。
ＬＤＭＯＳの１／ｆノイズは、ドレイン端部においてキャリアが加速されるのに伴って、キャリアの密度が低下することに起因していると考えられる。キャリアの密度が低下すると、キャリアトラップによる影響大きくなるため、これが電圧ゆらぎとなって、１／ｆノイズ電圧として観測されると考えられる。
上記半導体装置においては、第１半導体層からなるチャネル領域の端面から第２ドレイン領域の端面までの上記第１ドレイン領域によって構成される領域を、ドレイン端部でのキャリアの加速を抑制する電界緩和層として機能させることができる。この第１ドレイン領域の形成により、上記半導体装置においては、ＬＤＭＯＳの１／ｆノイズを低減することができる。シミュレーション結果によれば、上記ゲート電極のドレイン側の端面からイオン注入時の第１ドレイン領域の端面までの距離を２μｍ以上に設定することで、第１ドレイン領域を形成しない場合に較べて、１／ｆノイズ電圧を一桁以上低減することができる。
上記半導体装置における第１ドレイン領域は、従来のＬＤＤ構造と異なり、ゲート電極下の奥まで入り込むようにゲート電極のドレイン側の端面から第１ドレイン領域の端面までの距離が２μｍ以上に設定され、ゲート電極形成前にイオン注入により形成される。また、上記半導体装置においては、上記ゲート電極のドレイン側の端面からのイオン注入時の距離だけでなく、第１ドレイン領域のイオン注入深さやイオン注入濃度を適宜設定することができ、これによって、微細化が進んでもＬＤＭＯＳの１／ｆノイズを十分に低減できる半導体装置とすることができる。
特に請求項２に記載のように、前記ゲート電極のドレイン側の端面からイオン注入時の前記第１ドレイン領域の端面までの距離は、４μｍ以上に設定されてなることが好ましい。
シミュレーション結果によれば、上記距離を４μｍ以上に設定した場合には、第１ドレイン領域を形成しない場合に較べて、１Ｈｚでのノイズ電圧は一桁以上低減されてほぼ飽和値に達するものの、１００ｋＨｚでのノイズ電圧については、二桁以上低減することができる。
請求項３に記載のように、上記半導体装置においては、前記第１ドレイン領域のイオン注入深さが、１μｍ以上に設定されてなることが好ましい。
シミュレーション結果によれば、上記イオン注入深さを１μｍ以上に設定した場合には、イオン注入深さを０．５μｍに設定した場合に較べて、１／ｆノイズ電圧を一桁以上低減することができる。
特に請求項４に記載のように、前記第１ドレイン領域のイオン注入深さは、３μｍ以上に設定されてなることが好ましい。
シミュレーション結果によれば、上記イオン注入深さを３μｍ以上に設定した場合には、イオン注入深さを０．５μｍに設定した場合に較べて、１／ｆノイズ電圧を安定的に二桁程度低減することができる。
請求項５に記載のように、上記半導体装置においては、前記第１ドレイン領域のイオン注入濃度が、１×１０１８ｃｍ−３以上、１×１０２０ｃｍ−３以下に設定されてなることが好ましい。
シミュレーション結果によれば、上記イオン注入濃度を、１×１０１８ｃｍ−３以上、１×１０２０ｃｍ−３以下に設定した場合には、イオン注入濃度を１×１０１７ｃｍ−３に設定した場合に較べて、１／ｆノイズ電圧を一桁以上低減することができる。
請求項６に記載のように、上記半導体装置においては、前記ソース領域が、前記第１半導体層の表層部に形成された第２導電型の第１ソース領域と、前記第１ソース領域の表層部に形成された、第２導電型で第１ソース領域より高濃度の第２ソース領域からなるように構成されていてもよい。
請求項７に記載のように、上記半導体装置において、前記横型ＭＯＳトランジスタを、Ｎチャネルとする場合には、前記第１ドレイン領域が、前記半導体基板の別位置に配置されるＮＰＮ型バイポーラトランジスタのエミッタ領域と同時に形成されてなるように構成することが好ましい。
これによれば、第１ドレイン領域を形成するための特別な工程が必要なくなるため、上記半導体装置を、安価な半導体装置とすることができる。
また、請求項８に記載のように、上記半導体装置において、前記横型ＭＯＳトランジスタを、Ｐチャネルとする場合には、前記第１ドレイン領域が、前記半導体基板の別位置に配置されるＮＰＮ型バイポーラトランジスタのベース領域と同時に形成されてなるように構成することが好ましい。
この場合にも、第１ドレイン領域を形成するための特別な工程が必要なくなるため、上記半導体装置を、安価な半導体装置とすることができる。
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
図１は、本発明の半導体装置の一例で、図１（ａ）は、半導体装置１００の模式的な断面図である。また、図１（ｂ）は、図１（ａ）の半導体装置１００について、不純物の濃度分布の一例を示した図である。
図１（ａ）に示す半導体装置１００は、半導体基板１０の表層部に、Ｎチャネルの横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成されてなる半導体装置である。半導体基板１０は、Ｐ導電型（ｐ）のウエハ１からなる半導体基板で、Ｎ導電型（ｎ）のウエル２が、ウエハ１の表層部に形成されている。また、半導体基板１０の表層部のウエル２内には、Ｐ導電型の第１半導体層３が形成されている。
半導体装置１００のソース側では、Ｎ導電型のソース領域４が、第１半導体層３の表層部に形成されている。半導体装置１００のソース領域４は、第１半導体層３の表層部に形成されたＮ導電型（ｎ）の第１ソース領域４ａと、第１ソース領域４ａの表層部に形成された、Ｎ導電型で第１ソース領域４ａより高濃度（ｎ＋）の第２ソース領域４ｂとからなる。尚、第２ソース領域４ｂは、ソース電極（図示省略）のコンタクト領域となっている。また、第１ソース領域４ａは、従来の半導体装置におけるＬＤＤ（Lightly Doped Drain）構造（ドレイン側の点線で示した領域）となる拡散層で、ゲート電極Ｇをマスクにして不純物を拡散させゲート電極Ｇの両側に形成される層である。従来のＬＤＤ構造における拡散層は、一般的に、拡散深さが約０．５μｍで、ゲート電極Ｇの端面から内側方向へも０．５μｍ程度入り込む。後述するように、図１（ａ）に示す半導体装置１００では、従来のＬＤＤ構造を採用していないため、第１ソース領域４ａの形成は省略してもよい。
半導体装置１００のドレイン側では、Ｎ導電型（ｎ）の第１ドレイン領域５が、第１半導体層３の表層部にゲート電極Ｇの形成前にイオン注入により形成され、基板１０面内でソース領域４から離間するように配置されている。また、Ｎ導電型で第１ドレイン領域５より高濃度（ｎ＋）の第２ドレイン領域６が、第１ドレイン領域５の表層部に形成されている。第２ドレイン領域６は、ドレイン電極（図示省略）のコンタクト領域となっている。尚、図１（ａ）では、第１ドレイン領域５がＮ導電型（ｎ）のＮ導電型（ｎ）のウエル２と繋がっているが、第１ドレイン領域５は、ウエル２と繋がっていなくてもよい。また、後述するように、Ｎ導電型（ｎ）のウエル２は形成しなくてもよい。
半導体装置１００では、ソース領域４と第１ドレイン領域５の間に位置する第１半導体層３を、チャネル領域としている。このチャネル領域から第１ドレイン領域５に渡って、ゲート電極Ｇが、ゲート絶縁膜Ｏを介して形成されている。特に、半導体装置１００では、基板１０面内のソース領域４と第２ドレイン領域６を結ぶ最短直線方向において、ゲート電極Ｇのドレイン側の端面から図中の破線で示したイオン注入時の第１ドレイン領域５の端面までの距離Ｗｎが、２μｍ以上に設定される。言い換えれば、半導体装置１００では、図中の破線で示したイオン注入時の第１ドレイン領域５の端面が、２μｍ以上、ゲート電極Ｇのドレイン側の端面から内側に入り込むように、ゲート電極Ｇが配置される。
半導体装置１００の第１ドレイン領域５は、従来のＬＤＤ構造の拡散層に較べて、不純物濃度が高く設定されると共に、イオン注入時の端面がゲート電極Ｇの中心近くまで奥深く入り込むように設定される。従って、ゲート電極Ｇの形成後、ゲート電極Ｇをマスクにして従来と同様のＬＤＤ構造形成のための不純物拡散工程を実施しても、ドレイン側の構造はほとんど変化しない。このため、第１ソース領域４ａの形成に伴うドレイン側の領域は、点線で示している。
また、図１（ａ）に示す半導体装置１００において、半導体基板１０の別位置にＮＰＮ型バイポーラトランジスタを配置する場合には、第１ドレイン領域５を該ＮＰＮ型バイポーラトランジスタのエミッタ領域と同時に形成されてなるように構成することが好ましい。ＮＰＮ型バイポーラトランジスタのエミッタ領域は、一般的に、拡散深さが数μｍ以上に設定されている。従って、このＮＰＮ型バイポーラトランジスタのエミッタ領域形成工程を用いれば、従来のＬＤＤ構造の拡散深さである０．５μｍに較べて十分に深い第１ドレイン領域５を形成することができる。これによって、第１ドレイン領域５を形成するための特別な工程が必要なくなるため、半導体装置１００を安価な半導体装置とすることができる。
図１（ａ）に示す半導体装置１００の構造は、次に示すＬＤＭＯＳにおける１／ｆノイズの発生原因の考察結果に基づいて発明された構造である。すなわち、ＬＤＭＯＳの１／ｆノイズは、ドレイン端部においてキャリアが加速されるのに伴って、キャリアの密度が低下することに起因していると考えられる。キャリアの密度が低下すると、キャリアトラップによる影響大きくなるため、これが電圧ゆらぎとなって、１／ｆノイズ電圧として観測されると考えられる。
このため、図１（ａ）の半導体装置１００においては、不純物濃度が高くゲート電極Ｇの奥まで入り込んだ、第１ドレイン領域５が形成されている。半導体装置１００における第１ドレイン領域５は、従来のＬＤＤ構造と異なり、ゲート電極Ｇ下の奥まで入り込むようにゲート電極Ｇのドレイン側の端面から第１ドレイン領域の端面までの距離Ｗｎが２μｍ以上に設定され、ゲート電極Ｇ形成前にイオン注入により形成される。これによって、半導体装置１００では、第１半導体層３からなるチャネル領域の端面から第２ドレイン領域６の端面までの第１ドレイン領域５によって構成される領域を、ドレイン端部でのキャリアの加速を抑制する電界緩和層として機能させることができる。この従来のＬＤＤ構造に較べて拡散深さが深くゲート電極Ｇの内側まで入り込んだ第１ドレイン領域５の形成により、半導体装置１００においては、ドレイン端部におけるキャリアの加速とキャリア密度の低下を防止して、ＬＤＭＯＳの１／ｆノイズを低減することができる。
また、半導体装置１００においては、ゲート電極Ｇのドレイン側の端面からのイオン注入時の距離Ｗｎだけでなく、第１ドレイン領域５の図１（ａ）に示すイオン注入深さＸｎｊやイオン注入濃度Ｎｎｐｋを適宜設定することができ、これによって、微細化が進んでもＬＤＭＯＳの１／ｆノイズを十分に低減できる半導体装置とすることができる。
図２は、図１に示す半導体装置１００のシミュレーション結果の一例で、ノイズ電圧出力の周波数分布を示した図である。図２では、第１ドレイン領域５を形成しない場合と第１ドレイン領域５を形成した場合について、ゲート電圧ＶＧを変えてシミュレーションを行い、各条件でのノイズ電圧出力の周波数分布を一つのグラフにまとめて示している。図２に示したように、第１ドレイン領域５を形成しない場合に較べて、第１ドレイン領域５を形成した場合には、１Ｈｚから１００ｋＨｚの広い周波数範囲に渡ってノイズ電圧出力が二桁程度低減される。
図３は、ノイズ電圧出力と図１（ａ）に示したゲート電極Ｇのドレイン側の端面からイオン注入時の第１ドレイン領域５の端面までの距離Ｗｎの関係を示した図である。図３では、距離Ｗｎを変えてシミュレーションを行い、ノイズ電圧出力の周波数分布から１Ｈｚ（１／ｆに比例する領域）と１００ｋＨｚ（ｆに依存しない領域）でのノイズ電圧出力を抽出し、それぞれを距離Ｗｎに対してプロットしている。
図３に示すシミュレーション結果によれば、ゲート電極Ｇのドレイン側の端面からイオン注入時の第１ドレイン領域５の端面までの距離Ｗｎを２μｍ以上に設定することで、距離Ｗｎを０μｍに設定した場合に較べて、１／ｆノイズ電圧を一桁以上低減することができる。特に、距離Ｗｎを４μｍ以上に設定した場合には、第１ドレイン領域５を形成しない場合に較べて、１Ｈｚでのノイズ電圧は一桁以上低減されてほぼ飽和値に達するものの、１００ｋＨｚでのノイズ電圧については、二桁以上低減することができる。
図４は、ノイズ電圧出力と図１（ａ）に示した第１ドレイン領域５のイオン注入深さＸｊの関係を示す図である。図４では、イオン注入深さＸｊを変えてシミュレーションを行い、ノイズ電圧出力の周波数分布から１Ｈｚと１００ｋＨｚでのノイズ電圧出力を抽出し、それぞれをイオン注入深さＸｊに対してプロットしている。
図４に示すシミュレーション結果によれば、第１ドレイン領域５のイオン注入深さＸｊを１μｍ以上に設定することで、イオン注入深さＸｊを従来のＬＤＤ構造と同程度の０．５μｍに設定した場合に較べて、１／ｆノイズ電圧を一桁以上低減することができる。特に、イオン注入深さＸｊを３μｍ以上に設定した場合には、イオン注入深さＸｊを０．５μｍに設定した場合に較べて、１／ｆノイズ電圧を安定的に二桁程度低減することができる。
図５は、ノイズ電圧出力と第１ドレイン領域５のイオン注入濃度Ｎｎｐｋの関係を示す図である。図５では、イオン注入濃度Ｎｎｐｋを変えてシミュレーションを行い、ノイズ電圧出力の周波数分布から１Ｈｚと１００ｋＨｚでのノイズ電圧出力を抽出し、それぞれをイオン注入濃度Ｎｎｐｋに対してプロットしている。
図５に示すシミュレーション結果によれば、第１ドレイン領域５のイオン注入濃度Ｎｎｐｋを１×１０１８ｃｍ−３以上、１×１０２０ｃｍ−３以下に設定することで、イオン注入濃度を１×１０１７ｃｍ−３に設定した場合に較べて、１／ｆノイズ電圧を一桁以上低減することができる。
図６は、別の半導体装置の例で、半導体装置１００ａの模式的な断面図である。尚、図６の半導体装置１００ａにおいて、図１（ａ）の半導体装置１００と同様の部分については、同じ符号を付した。
図１（ａ）の半導体装置１００では、Ｐ導電型（ｐ）のウエハ１からなる半導体基板１０の表層部にＮ導電型（ｎ）のウエル２が形成されていた。これに対して、図６に示す半導体装置１００ａでは、Ｐ導電型（ｐ）のウエハ１からなる半導体基板１０ａの表層部にＮ導電型（ｎ）のウエル２が形成されていない。その他の構造については、図１（ａ）の半導体装置１００と図６の半導体装置１００ａとで、全て等しい構造となっている。
図６の半導体装置１００ａは、図１（ａ）の半導体装置１００のように三重ウエル構造となっていないため、安定したＬＤＭＯＳ動作を確保することができる。
図７は、別の半導体装置の例で、図７（ａ）は、半導体装置１０１の模式的な断面図である。また、図７（ｂ）は、図７（ａ）の半導体装置１０１について、不純物の濃度分布の一例を示した図である。尚、図７の半導体装置１０１において、図１の半導体装置１００と同様の部分については、同じ符号を付した。
図１に示した半導体装置１００は、半導体基板１０の表層部に、Ｎチャネルの横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成されてなる半導体装置であった。これに対して、図７に示す半導体装置１０１は、半導体基板１１の表層部に、Ｐチャネルの横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成されてなる半導体装置である。
図７（ａ）に示す半導体装置１０１の半導体基板１１は、図１（ａ）の半導体基板１０と同様のＰ導電型（ｐ）ウエハ１からなる半導体基板で、Ｎ導電型（ｎ）のウエル２が、ウエハ１の表層部に形成されている。図７（ａ）の半導体装置１０１では、このウエル２が、図１（ａ）の半導体装置１００におけるＰ導電型の第１半導体層３に対応し、ＰチャネルＬＤＭＯＳのチャネル領域（第１半導体層３ａ）として機能する。
半導体装置１０１のソース側では、Ｐ導電型のソース領域７が、第１半導体層３ａの表層部に形成されている。半導体装置１０１のソース領域７は、第１半導体層３ａの表層部に形成されたＰ導電型（ｐ）の第１ソース領域７ａと、第１ソース領域７ａの表層部に形成された、Ｐ導電型で第１ソース領域７ａより高濃度（ｐ＋）の第２ソース領域７とからなる。半導体装置１０１のドレイン側では、Ｐ導電型（ｐ）の第１ドレイン領域８が、第１半導体層３ａの表層部にゲート電極Ｇの形成前にイオン注入により形成され、基板１１面内でソース領域７から離間するように配置されている。また、Ｐ導電型で第１ドレイン領域８より高濃度（ｐ＋）の第２ドレイン領域９が、第１ドレイン領域８の表層部に形成されている。
図７（ａ）の半導体装置１０１においても、図１（ａ）の半導体装置１００と同様に、基板１１面内のソース領域７と第２ドレイン領域９を結ぶ最短直線方向において、ゲート電極Ｇのドレイン側の端面から図中の破線で示したイオン注入時の第１ドレイン領域８の端面までの距離Ｗｐが、２μｍ以上に設定される。言い換えれば、図中の破線で示したイオン注入時の第１ドレイン領域８の端面が、２μｍ以上、ゲート電極Ｇのドレイン側の端面から内側に入り込むように、ゲート電極Ｇが配置される。
これによって、図７（ａ）の半導体装置１０１においても、図１（ａ）の半導体装置１００と同様に、第１半導体層３ａからなるチャネル領域の端面から第２ドレイン領域９の端面までの第１ドレイン領域８によって構成される領域を、ドレイン端部でのキャリアの加速を抑制する電界緩和層として機能させることができる。この従来のＬＤＤ構造に較べて拡散深さが深くゲート電極Ｇの内側まで入り込んだ第１ドレイン領域８の形成により、ドレイン端部におけるキャリアの加速とキャリア密度の低下を防止して、ＬＤＭＯＳの１／ｆノイズを低減することができる。
また、図７（ａ）の半導体装置１０１においても、ゲート電極Ｇのドレイン側の端面からのイオン注入時の距離Ｗｐだけでなく、第１ドレイン領域８のイオン注入深さＸｐｊやイオン注入濃度Ｎｐｐｋを適宜設定することができ、これによって、微細化が進んでもＬＤＭＯＳの１／ｆノイズを十分に低減できる半導体装置とすることができる。
図８は、図７に示す半導体装置１０１のシミュレーション結果の一例で、ノイズ電圧出力の周波数分布を示した図である。図８では、第１ドレイン領域８を形成しない場合と、第１ドレイン領域８を形成し、図７（ａ）の距離Ｗｐを各値に変えた場合についてシミュレーションを行い、各条件でのノイズ電圧出力の周波数分布を一つのグラフにまとめて示している。また、図９は、ノイズ電圧出力と図７（ａ）の距離Ｗｐの関係を示した図で、図８の周波数分布から１Ｈｚ（１／ｆに比例する領域）と１００ｋＨｚ（ｆに依存しない領域）でのノイズ電圧出力を抽出し、それぞれを距離Ｗｐに対してプロットしている。
図８および図９のシミュレーション結果からわかるように、図７（ａ）に示すＰチャネルＬＤＭＯＳが形成された半導体装置１０１においても、図１（ａ）に示すＮチャネルＬＤＭＯＳが形成された半導体装置１００と同様に、１／ｆノイズを十分に低減することができる。
尚、図７（ａ）に示す半導体装置１０１において、半導体基板１１の別位置にＮＰＮ型バイポーラトランジスタを配置する場合には、第１ドレイン領域８を該ＮＰＮ型バイポーラトランジスタのベース領域と同時に形成されてなるように構成することが好ましい。ＮＰＮ型バイポーラトランジスタのベース領域も、エミッタ領域と同様に、一般的に、拡散深さが数μｍ以上に設定されている。従って、このＮＰＮ型バイポーラトランジスタのベース領域形成工程を用いれば、従来のＬＤＤ構造の拡散深さである０．５μｍに較べて十分に深い第１ドレイン領域８を形成することができる。これによって、第１ドレイン領域８を形成するための特別な工程が必要なくなるため、半導体装置１０１を安価な半導体装置とすることができる。
以上のようにして、図１（ａ）および図７（ａ）に示す半導体装置１００，１０１は、いずれも、半導体基板１０の表層部にＬＤＭＯＳが形成されてなる半導体装置であって、微細化が進んでもＬＤＭＯＳの１／ｆノイズを十分に低減できる半導体装置となっている。尚、本発明の半導体装置は上記例示した半導体装置に限らず、例えば、図１（ａ）および図７（ａ）に示す半導体装置１００，１０１の各部の導電型を全て逆転した半導体装置についても同様の効果が得られることは言うまでもない。
本発明の半導体装置の一例で、（ａ）は、半導体装置１００の模式的な断面図である。また、（ｂ）は、（ａ）の半導体装置１００について、不純物の濃度分布の一例を示した図である。 図１に示す半導体装置１００のシミュレーション結果の一例で、ノイズ電圧出力の周波数分布を示した図である。 ノイズ電圧出力と図１（ａ）に示したゲート電極Ｇのドレイン側の端面からイオン注入時の第１ドレイン領域５の端面までの距離Ｗｎの関係を示した図である。 ノイズ電圧出力と図１（ａ）に示した第１ドレイン領域５のイオン注入深さＸｎｊの関係を示す図である。 ノイズ電圧出力と第１ドレイン領域５のイオン注入濃度Ｎｎｐｋの関係を示す図である。 別の半導体装置の例で、半導体装置１００ａの模式的な断面図である。 別の半導体装置の例で、（ａ）は、半導体装置１０１の模式的な断面図である。また、（ｂ）は、（ａ）の半導体装置１０１について、不純物の濃度分布の一例を示した図である。 図７に示す半導体装置１０１のシミュレーション結果の一例で、ノイズ電圧出力の周波数分布を示した図である。 ノイズ電圧出力と図７（ａ）の距離Ｗｐの関係を示した図である。
符号の説明
１００，１００ａ，１０１ 半導体装置
１０，１０ａ，１１ 半導体基板
３，３ａ 第１半導体層
４，７ ソース領域
５，８ 第１ドレイン領域
６，９ 第２ドレイン領域
Ｇ ゲート電極

Claims (8)

  1. 半導体基板の表層部に横型ＭＯＳトランジスタが形成されてなる半導体装置であって、
    前記半導体基板の表層部に形成された第１導電型の第１半導体層と、
    前記第１半導体層の表層部に形成された第２導電型のソース領域と、
    前記第１半導体層の表層部にイオン注入により形成され、基板面内で前記ソース領域から離間するように配置された第２導電型の第１ドレイン領域と、
    前記第１ドレイン領域の表層部に形成された、第２導電型で第１ドレイン領域より高濃度の第２ドレイン領域と、
    前記ソース領域と第１ドレイン領域の間に位置する前記第１半導体層をチャネル領域とし、
    前記チャネル領域から前記第１ドレイン領域に渡って、ゲート絶縁膜を介して形成されたゲート電極とを備えてなり、
    基板面内の前記ソース領域と前記第２ドレイン領域を結ぶ最短直線方向において、前記ゲート電極のドレイン側の端面からイオン注入時の前記第１ドレイン領域の端面までの距離が、２μｍ以上に設定されてなることを特徴とする半導体装置。
  2. 前記ゲート電極のドレイン側の端面からイオン注入時の前記第１ドレイン領域の端面までの距離が、４μｍ以上に設定されてなることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１ドレイン領域のイオン注入深さが、１μｍ以上に設定されてなることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１ドレイン領域のイオン注入深さが、３μｍ以上に設定されてなることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１ドレイン領域のイオン注入濃度が、１×１０１８ｃｍ−３以上、１×１０２０ｃｍ−３以下に設定されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記ソース領域が、
    前記第１半導体層の表層部に形成された第２導電型の第１ソース領域と、
    前記第１ソース領域の表層部に形成された、第２導電型で第１ソース領域より高濃度の第２ソース領域からなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記横型ＭＯＳトランジスタが、Ｎチャネルであり、
    前記第１ドレイン領域が、前記半導体基板の別位置に配置されるＮＰＮ型バイポーラトランジスタのエミッタ領域と同時に形成されてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記横型ＭＯＳトランジスタが、Ｐチャネルであり、
    前記第１ドレイン領域が、前記半導体基板の別位置に配置されるＮＰＮ型バイポーラトランジスタのベース領域と同時に形成されてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
JP2006138185A 2006-05-17 2006-05-17 半導体装置 Pending JP2007311498A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006138185A JP2007311498A (ja) 2006-05-17 2006-05-17 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006138185A JP2007311498A (ja) 2006-05-17 2006-05-17 半導体装置

Publications (1)

Publication Number Publication Date
JP2007311498A true JP2007311498A (ja) 2007-11-29

Family

ID=38844098

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006138185A Pending JP2007311498A (ja) 2006-05-17 2006-05-17 半導体装置

Country Status (1)

Country Link
JP (1) JP2007311498A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2263254A1 (en) * 2008-03-31 2010-12-22 Freescale Semiconductor, Inc. Dual gate lateral diffused mos transistor
CN101764158B (zh) * 2008-12-23 2012-05-23 国际商业机器公司 体接触的混合表面绝缘体上半导体结构及其方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63122174A (ja) * 1986-11-11 1988-05-26 Hitachi Ltd 半導体装置およびその製造方法
JPH02306663A (ja) * 1989-05-22 1990-12-20 Ricoh Co Ltd 半導体装置の製造方法
JPH04302434A (ja) * 1991-03-29 1992-10-26 Toshiba Corp Ｌｄｄ型絶縁ゲ−ト型電界効果トランジスタおよびその製造方法
JPH05129535A (ja) * 1991-10-30 1993-05-25 Sanyo Electric Co Ltd 半導体集積回路とその製造方法
JPH06334136A (ja) * 1993-05-20 1994-12-02 Sharp Corp 半導体装置およびその製造方法
JPH11204668A (ja) * 1998-01-19 1999-07-30 Rohm Co Ltd 半導体装置の製造方法
JPH11330475A (ja) * 1998-05-13 1999-11-30 Asahi Kasei Micro Syst Co Ltd 半導体装置
JP2002270699A (ja) * 2001-03-14 2002-09-20 Hitachi Ltd 半導体装置及びその製造方法
JP2002270825A (ja) * 2001-03-08 2002-09-20 Hitachi Ltd 電界効果トランジスタ及び半導体装置の製造方法
JP2003100771A (ja) * 2001-09-21 2003-04-04 Oki Electric Ind Co Ltd 高耐圧ｍｏｓトランジタ

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63122174A (ja) * 1986-11-11 1988-05-26 Hitachi Ltd 半導体装置およびその製造方法
JPH02306663A (ja) * 1989-05-22 1990-12-20 Ricoh Co Ltd 半導体装置の製造方法
JPH04302434A (ja) * 1991-03-29 1992-10-26 Toshiba Corp Ｌｄｄ型絶縁ゲ−ト型電界効果トランジスタおよびその製造方法
JPH05129535A (ja) * 1991-10-30 1993-05-25 Sanyo Electric Co Ltd 半導体集積回路とその製造方法
JPH06334136A (ja) * 1993-05-20 1994-12-02 Sharp Corp 半導体装置およびその製造方法
JPH11204668A (ja) * 1998-01-19 1999-07-30 Rohm Co Ltd 半導体装置の製造方法
JPH11330475A (ja) * 1998-05-13 1999-11-30 Asahi Kasei Micro Syst Co Ltd 半導体装置
JP2002270825A (ja) * 2001-03-08 2002-09-20 Hitachi Ltd 電界効果トランジスタ及び半導体装置の製造方法
JP2002270699A (ja) * 2001-03-14 2002-09-20 Hitachi Ltd 半導体装置及びその製造方法
JP2003100771A (ja) * 2001-09-21 2003-04-04 Oki Electric Ind Co Ltd 高耐圧ｍｏｓトランジタ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2263254A1 (en) * 2008-03-31 2010-12-22 Freescale Semiconductor, Inc. Dual gate lateral diffused mos transistor
EP2263254A4 (en) * 2008-03-31 2013-12-25 Freescale Semiconductor Inc TWO GATE LATERALDIFFUSIONS MOS TRANSISTOR
CN101764158B (zh) * 2008-12-23 2012-05-23 国际商业机器公司 体接触的混合表面绝缘体上半导体结构及其方法

Similar Documents

Publication Publication Date Title
US20060001110A1 (en) Lateral trench MOSFET
US8168494B2 (en) Trench MOS transistor and method of manufacturing the same
JP2007123887A (ja) レトログレード領域を備える横型ｄｍｏｓトランジスタ及びその製造方法
JPH09270466A (ja) 半導体装置及びその製造方法
JP2008140817A (ja) 半導体装置
US7157779B2 (en) Semiconductor device with triple surface impurity layers
US9853100B1 (en) High voltage device and manufacturing method thereof
US6963109B2 (en) Semiconductor device and method for manufacturing the same
JP2007287985A (ja) 半導体装置
US20080093635A1 (en) Junction Fet and Method of Manufacturing the Same
JP2007053257A (ja) 半導体装置及びその製造方法
JP2007173379A (ja) 半導体装置および半導体装置の製造方法
US20080009118A1 (en) Metal oxide semiconductor device and fabricating method thereof
JP5280142B2 (ja) 半導体装置およびその製造方法
US8207575B2 (en) Semiconductor device and method of manufacturing the same
CN107275401A (zh) 半导体装置和半导体装置的制造方法
JP2007311498A (ja) 半導体装置
US20130207185A1 (en) Isolated device and manufacturing method thereof
JP2006310770A (ja) 高耐圧半導体装置及びその製造方法
JP3854290B2 (ja) 半導体装置およびその製造方法
JP2005303087A (ja) 半導体装置およびその製造方法
US20050116285A1 (en) Semiconductor device and manufacturing method thereof
JP2008193013A (ja) 半導体装置及びその製造方法
JP2007103564A (ja) 半導体装置
JP2006019576A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080523

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110315

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110511

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120228