JP2007103564A - 半導体装置 - Google Patents

Abstract

【課題】ＳｉＣパワーデバイスのベース領域・ドレイン領域間の降伏電圧を十分に確保可能でソース・ドレイン間耐圧を確保しつつゲート絶縁膜中の電界値上昇を抑制可能なデプレッション領域を有する半導体装置を実現する。
【解決手段】ｐ型ＳｉＣベース領域６との隣接面から法線方向に伸びる素子単位構造内のｎ型ＳｉＣデプレッション領域１０の幅１７とｎ型ＳｉＣデプレッション領域１０における不純物の体積濃度との積に相当する不純物面密度を２．５×１０¹²ｃｍ^-2乃至７．５×１０¹²ｃｍ^-2の範囲内とし、かつｐ型ＳｉＣベース領域６のうちｎ型ＳｉＣソース領域４とｎ型ＳｉＣデプレッション領域１０とに挟まれた部分（ｐ型ＳｉＣベース領域７に相当）より下部に位置するｐ型ＳｉＣベース領域６とｎ型ＳｉＣドリフト層２との境界部分の近傍（ｐ型ＳｉＣベース領域８に相当）におけるｐ型不純物濃度を１．５×１０¹⁷ｃｍ^-3乃至２．５×１０¹⁷ｃｍ^-3の範囲内とする。
【選択図】図１

Description

この発明は、ＳｉＣ（炭化シリコン）パワーデバイスたる半導体装置に関する。

近年、省エネルギーの観点から、パワーデバイスの特性改善が求められている。そこで、次世代の高耐圧・低損失パワースイッチング素子として、ＳｉＣ半導体を用いたパワーデバイスが有望視されている。ＳｉＣパワーデバイスの一つとして、金属・絶縁体（例えばシリコン酸化物）・半導体（Metal Insulator（例えばOxide）Semiconductor：ＭＩＳ（例えばＭＯＳ））構造の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）がある。

素子の高性能化には素子寸法の微細化が有効である。例えば、一般的なｎチャネルＳｉＣＭＩＳＦＥＴの構造においては、ＳｉＣＭＩＳＦＥＴのｐ型ベース領域中に、ｎ型ソース領域が形成される。そして、ＳｉＣＭＩＳＦＥＴのチャネル領域の大きさは、ｐ型ベース領域中に占めるｎ型ソース領域の範囲により決定される。例えば下記特許文献１には、チャネル領域の長さが１μｍ程度以下にまで微細な寸法となっても、制御性良くベース領域やソース領域を形成することが可能な、ｎチャネルＳｉＣＭＯＳＦＥＴの自己整合的な製造手法が示されている。

具体的には、特許文献１の図２（ｂ）において、イオン注入マスクの開口部端面にテーパ角θを設けて、注入方向を傾斜させることが示されている。これにより、ｐ型ベース領域１１０，１０４の形成およびｎ型ソース領域１０５の形成が、２つの独立した注入マスクを用いることなく、１つの注入マスクを用いるだけで行え、製造工程の簡素化が図られる。

特許第３６１７５０７号公報

ＳｉＣパワーデバイスにおいて、その性能向上（特にオン抵抗の低減）を行うには、素子寸法を縮小し、単位面積あたりの素子数を増やすことが有効である。素子寸法を縮小した素子の製造に当たっては、上記特許文献１に記載のような、ＭＯＳＦＥＴのｐ型ベース領域とｎ型ソース領域とを自己整合的に作製する手法が有用である。

しかし、ｐ型ベース領域とｎ型ソース領域とを自己整合的に形成する場合、ｐ型ベース領域のうち、チャネル領域下の部分のｐ型不純物濃度は、ソース領域下の部分のｐ型不純物濃度に比べて小さな値になる場合が多い。ＳｉＣ半導体においては、不純物の熱拡散が極めて小さいので、活性化熱処理などの後工程を経てもｐ型不純物の拡散がほとんどないため、ｐ型ベース領域のうち、チャネル領域下の部分のｐ型不純物濃度は、イオン注入された時点での不純物濃度のままとなりやすいからである。

チャネル領域下のｐ型ベース領域のｐ型不純物濃度が低い場合には、ソース・ドレイン間に高電圧が印加されたときに、チャネル領域下のｐ型ベース領域が空乏化しやすい。そのため、ソース領域下のｐ型ベース領域の不純物濃度と同程度の不純物濃度のｐ型ベース領域をチャネル領域下に有する場合と比べて、ｐ型ベース領域・ｎ型ドレイン領域間の降伏電圧が低下する可能性がある。ところが、ｐ型ベース領域・ｎ型ドレイン領域間の降伏電圧が十分に確保可能な、チャネル領域下のｐ型ベース領域のｐ型不純物濃度の値については詳細には把握されていない。

また、オン抵抗を下げるため、素子寸法を微細化して単位面積あたりの素子数を増やすには、ｐ型ベース領域に挟まれたｎ型デプレッション領域の長さをも縮小することが望ましい。しかし、オン抵抗を低減しつつ、かつ、ソース・ドレイン間における耐圧を確保しつつ、ゲート絶縁膜中の電界値の上昇を抑制可能なｎ型デプレッション領域での不純物濃度等の最適値については詳細には把握されていない。

この発明は、上記事情に鑑みてなされたもので、ＳｉＣパワーデバイスのベース領域・ドレイン領域間の降伏電圧を十分に確保可能で、ソース・ドレイン間耐圧を確保しつつ、ゲート絶縁膜中の電界値上昇を抑制可能なデプレッション領域を有する半導体装置を実現することを目的とする。

本発明は、第１導電型の炭化シリコン基板と、前記炭化シリコン基板上に形成された、少なくとも一つの素子単位構造とを備え、前記素子単位構造は、前記炭化シリコン基板上に位置する、前記第１導電型の炭化シリコンドリフト層と、前記炭化シリコンドリフト層上に位置する、前記第１導電型とは異なる第２導電型の炭化シリコンベース領域と、前記炭化シリコンベース領域に隣接しつつ前記炭化シリコンドリフト層上に位置する、前記第１導電型の炭化シリコンデプレッション領域と、前記炭化シリコンドリフト層および前記炭化シリコンデプレッション領域からは離隔しつつ前記炭化シリコンベース領域に隣接する、前記第１導電型の炭化シリコンソース領域と、前記炭化シリコンベース領域のうち前記炭化シリコンソース領域と前記炭化シリコンデプレッション領域とに挟まれた部分の上、及び、前記炭化シリコンデプレッション領域上に位置する、ゲート絶縁膜およびゲート電極の積層構造とを有し、前記炭化シリコンデプレッション領域には、前記第１導電型の第１不純物が注入されており、前記炭化シリコンベース領域との隣接面から法線方向に伸びる、前記素子単位構造内の前記炭化シリコンデプレッション領域の長さと、前記第１不純物の体積濃度と、の積に相当する不純物面密度は、１．５×１０¹²ｃｍ^-2乃至７．５×１０¹²ｃｍ^-2の範囲内、さらに望ましくは２．５×１０¹²ｃｍ^-2乃至７．５×１０¹²ｃｍ^-2の範囲内にあり、前記炭化シリコンベース領域のうち前記炭化シリコンソース領域と前記炭化シリコンデプレッション領域とに挟まれた部分から、前記炭化シリコンベース領域と前記炭化シリコンドリフト層との境界部分にかけて、前記第２導電型の第２不純物がドーピングされており、前記第２不純物の濃度は、少なくとも前記境界部分の近傍で、１．５×１０¹⁷ｃｍ^-3乃至５．０×１０¹⁷ｃｍ^-3の範囲内、さらに望ましくは１．５×１０¹⁷ｃｍ^-3乃至２．５×１０¹⁷ｃｍ^-3の範囲内にある半導体装置である。

本発明によれば、炭化シリコンデプレッション領域の不純物面密度は、１．５×１０¹²ｃｍ^-2乃至７．５×１０¹²ｃｍ^-2の範囲内、さらに望ましくは２．５×１０¹²ｃｍ^-2乃至７．５×１０¹²ｃｍ^-2の範囲内にあり、炭化シリコンベース領域の第２不純物の濃度は、少なくとも炭化シリコンベース領域と炭化シリコンドリフト層との境界部分の近傍で、１．５×１０¹⁷ｃｍ^-3乃至５×１０¹⁷ｃｍ^-3の範囲内、さらに望ましくは１．５×１０¹⁷ｃｍ^-3乃至２．５×１０¹⁷ｃｍ^-3の範囲内にある。炭化シリコンデプレッション領域の不純物面密度、および、炭化シリコンベース領域内の第２不純物の濃度がこのような値であれば、炭化シリコンソース領域・炭化シリコンドリフト層間の高電圧印加時にも炭化シリコンベース領域が空乏化せず、かつ、ソース・ドレイン間耐圧印加時のゲート絶縁膜中の電界が上昇しない。これにより、素子寸法が縮小された素子構造においても、炭化シリコンベース領域・炭化シリコンドリフト層間の降伏電圧の確保、および、炭化シリコンデプレッション領域におけるオン抵抗の低減を図ることができる。また、ソース・ドレイン間耐圧印加時のゲート絶縁膜中の電界値の上昇を抑えることができ、素子の信頼性を向上させることができる。よって、ＳｉＣパワーデバイスのベース領域・ドレイン領域間の降伏電圧を十分に確保可能で、ソース・ドレイン間耐圧を確保しつつ、ゲート絶縁膜中の電界値上昇を抑制可能なデプレッション領域を有する半導体装置を実現することができる。

＜実施の形態１＞
本実施の形態は、炭化シリコンデプレッション領域の不純物面密度（定義は後述）、および、炭化シリコンベース領域内の不純物濃度を最適値とすることで、素子寸法が縮小された素子構造においても、炭化シリコンベース領域・炭化シリコンドリフト層間の降伏電圧の確保、炭化シリコンデプレッション領域におけるオン抵抗の低減、および、ソース・ドレイン間耐圧印加時のゲート絶縁膜中の電界値上昇の抑制、が可能なＳｉＣパワーデバイスたる半導体装置である。

図１は、本実施の形態に係る半導体装置の一部を示す図である。なお、図１はＳｉＣパワーデバイス（例としてｎチャネルＳｉＣＭＯＳＦＥＴ）の、素子構造の最小単位（本願では素子単位構造と称する）の断面を示し、本実施の形態に係る半導体装置は、この素子単位構造が図１の左右両方向に折り返されて連続した構造となっている。

図１に示すように、ｎ型低抵抗ＳｉＣ基板１上には、耐圧を保持するためのｎ型ＳｉＣドリフト層２が形成されている。ｎ型ＳｉＣドリフト層２上には、ｐ型ＳｉＣベース領域５および６、およびｐ型ＳｉＣコンタクト領域９からなるｐ型領域３、並びに、ｎ型ＳｉＣデプレッション領域１０が位置している。なお、ｎ型ＳｉＣデプレッション領域１０はｐ型ＳｉＣベース領域６に隣接し、ｐ型ＳｉＣコンタクト領域９はｐ型ＳｉＣベース領域５に隣接している。また、ｐ型ＳｉＣベース領域５上には、ｎ型ＳｉＣドリフト層２およびｎ型ＳｉＣデプレッション領域１０からは離隔しつつｐ型ＳｉＣベース領域６に隣接した、ｎ型ＳｉＣソース領域４が形成されている。ｐ型ＳｉＣベース領域５および６、並びにｐ型ＳｉＣコンタクト領域９は、一続きのｐ型ＳｉＣベース領域を三領域に区分したものである。

ｎ型ＳｉＣソース領域４およびｐ型ＳｉＣコンタクト領域９上にはソース電極１４が形成され、ｎ型低抵抗ＳｉＣ基板１の下面にはドレイン電極１５が形成されている。また、ｎ型ＳｉＣソース領域４とｎ型ＳｉＣデプレッション領域１０とに挟まれたｐ型ＳｉＣベース領域６上、および、ｎ型ＳｉＣデプレッション領域１０上、および、ｎ型ＳｉＣソース領域４の一部の上には、ゲート絶縁膜１２およびゲート電極１３の積層構造が形成されている。

なお、ｎ型ＳｉＣドリフト層２、ｐ型ＳｉＣベース領域５，６、ｎ型ＳｉＣデプレッション領域１０、ｎ型ＳｉＣソース領域４、ｐ型ＳｉＣコンタクト領域９、ソース電極１４、並びに、ゲート絶縁膜１２およびゲート電極１３の積層構造が、一つの素子単位構造を構成する。

以下に、図１の半導体装置の製造方法について説明する。まず、ｎ型低抵抗ＳｉＣ基板１上にｎ型ＳｉＣドリフト層２を、エピタキシャル成長技術により形成する。ｎ型ＳｉＣドリフト層２は例えば、１×１０¹⁵〜３×１０¹⁶／ｃｍ³の不純物濃度と、３〜１５μｍの層厚とを有するように形成する。

次に、ｎ型ＳｉＣドリフト層２の表面に不純物イオン注入および活性化熱処理を行うことにより、ｐ型ＳｉＣベース領域５，６およびｎ型ＳｉＣソース領域４の形成元領域たるｐ型層３（図１ではその範囲を破線にて表示）を、選択的に形成する。なお、ｐ型層３の層厚は０．７〜１μｍ程度、また、ｐ型層３のうちｐ型ＳｉＣベース領域５となるべき部分における不純物濃度は５×１０¹⁷〜２×１０¹⁸／ｃｍ³程度、となるようにすればよい。ｐ型ＳｉＣベース領域５の濃度は、耐圧付近でも空乏層の突抜が生じないようにするために、ある程度、高濃度とする必要がある。

ｐ型層３のうち、チャネル領域下の部分たるｐ型ＳｉＣベース領域６は、チャネル長１６が１μｍ程度以下のとき、上記特許文献１に記載のような自己整合的方法により形成することが望ましい。すなわち、上記特許文献１の図２（ｃ）に記載のように、端面がテーパ構造をしたイオン注入マスクを用い、不純物を基板表面に対して斜めから注入することにより、ｐ型ＳｉＣベース領域５の部分と、ｐ型ＳｉＣベース領域６の部分とを、同時に形成すればよい。

このような形成方法によれば、ｐ型ＳｉＣベース領域６における不純物濃度は、ｐ型ＳｉＣベース領域５における５×１０¹⁷〜２×１０¹⁸／ｃｍ³との値よりも若干低い値となる。また、ｐ型ＳｉＣベース領域６の層厚は、ｐ型層３の層厚０．７〜１μｍと同じ値、あるいは、それよりも若干小さな値となる。なお、ここではｐ型ＳｉＣベース領域６を、チャネル領域側に位置する、ｎ型ＳｉＣソース領域４の底面よりも浅いｐ型ＳｉＣベース領域７と、ｎ型ＳｉＣドリフト層２側に位置する、ｎ型ＳｉＣソース領域４の底面よりも深いｐ型ＳｉＣベース領域８と、に区分している。

次に、ｐ型層３の表面に不純物イオン注入および活性化熱処理を行うことにより、ｎ型ＳｉＣソース領域４を形成する。ｎ型ＳｉＣソース領域４の層厚は０．２〜０．４μｍ程度、また、ｎ型ＳｉＣソース領域４における不純物濃度は１×１０¹⁹〜３×１０¹⁹／ｃｍ³程度、となるようにすればよい。ｎ型ＳｉＣソース領域４の濃度は、接触抵抗の低い電極形成が可能なように、ある程度、高濃度にする必要がある。

ｎ型ＳｉＣソース領域４の形成は、ｐ型層３形成用のイオン注入マスクとは別個のイオン注入マスクを用いて行ってもよいが、ｐ型層３形成用のイオン注入マスクを流用して行うこともできる。例えば上記特許文献１の図２（ｃ）のように、端面がテーパ構造をしたイオン注入マスクを用いてｐ型ＳｉＣベース領域５および６を形成した後、上記特許文献１の図２（ｄ）に記載のように、イオン注入マスクをそのまま用いて、不純物を基板表面に対して垂直に注入することにより、ｎ型ＳｉＣソース領域４を自己整合的に形成することができる。

ソース電極１４と接触するｐ型ＳｉＣコンタクト領域９は、５×１０¹⁸〜１×１０²⁰／ｃｍ³の不純物濃度、および、０．７〜１μm程度の層厚となるように、ｐ型層３とは別途に、選択的にイオン注入を行うことにより、形成する。

なお、ｎ型ＳｉＣドリフト層２の表面部分のうち、ｐ型層３およびｐ型ＳｉＣコンタクト領域９が形成されないｎ型領域は、ｎ型ＳｉＣデプレッション領域１０となる。ｎ型ＳｉＣデプレッション領域１０については、ｎ型ＳｉＣドリフト層２のドーピング濃度のままとしても良いが、別途にイオン注入を施すか、ｎ型ＳｉＣドリフト層２の成長時に、ドーピングプロファイルを成長とともに変えることによって、ｎ型不純物濃度を高めることができる。これにより、素子のオン抵抗を下げることが可能である。

ｐ型ＳｉＣベース領域６との隣接面から法線方向に伸びる、素子単位構造内のｎ型ＳｉＣデプレッション領域１０の幅１７は、例えば０．５μｍとすればよい。そして、ｎ型ＳｉＣデプレッション領域１０における不純物濃度は、５×１０¹⁶〜１．５×１０¹⁷／ｃｍ³となるようにすればよい。

次に、ｐ型ＳｉＣコンタクト領域９、ｎ型ＳｉＣソース領域４、ｐ型ＳｉＣベース領域６およびｎ型ＳｉＣデプレッション領域１０の各表面の全面に、絶縁膜（例えばシリコン酸化膜もしくはシリコン酸化窒化膜）を、熱酸化法やＣＶＤ（Chemical Vapor Deposition）法により形成する。その後、絶縁膜上にＣＶＤ法等によりポリシリコン膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術により、絶縁膜およびポリシリコン膜をパターニングして、ゲート絶縁膜１２およびゲート電極１３の積層構造を形成する。その後、ソース電極１４およびドレイン電極１５を、金属蒸着法等により形成する。

図２に、ｐ型ＳｉＣベース領域６の不純物濃度（図では“ｐ−ｗｅｌｌ濃度”と示す）に対する耐圧（すなわちｐ型ＳｉＣベース領域６・ｎ型ＳｉＣドリフト層２間の降伏電圧）の計算結果を、２種類のｎ型ＳｉＣデプレッション領域１０における不純物濃度につき示す。

なお、ｎ型ＳｉＣデプレッション領域１０の長さ１７も素子特性に影響するため、図中に“Ｌ_depletion×Ｎ_depletion”と示すように、図２においては、ｎ型ＳｉＣデプレッション領域１０の不純物濃度として、体積濃度（“Ｎ_depletion”に相当）と長さ１７（“Ｌ_depletion”に相当）との積に相当する不純物面密度を用いた。ｎ型ＳｉＣデプレッション領域１０の長さ１７が０．５μｍのとき、ｎ型ＳｉＣデプレッション領域１０のｎ型不純物濃度が５×１０¹⁶〜１．５×１０¹⁷／ｃｍ³の範囲にあれば、不純物面密度の範囲は、不純物濃度の値５×１０¹⁶〜１．５×１０¹⁷／ｃｍ³に０．５μｍを乗じた、２．５×１０¹²〜７．５×１０¹²／ｃｍ²の範囲となる。

また、チャネル部のリーク電流については２種類の場合を比較した。チャネルリーク大（グラフＬ２ａ，Ｌ２ｂ）として示しているのは、ノーマリオフぎりぎり、すなわち単位面積あたりｍＡ〜μＡレベルのリーク電流に相当し、チャネルリーク小（グラフＬ１ａ，Ｌ１ｂ）として示しているのは、単位面積あたりｆＡ未満レベルのリーク電流に相当する。

チャネル部のリーク電流の値にもよるが、ｐ型ＳｉＣベース領域６の不純物濃度が２．５×１０¹⁷／ｃｍ³程度以上であれば、ｐ型ＳｉＣベース領域６の不純物濃度がｐ型ＳｉＣベース領域５の不純物濃度よりも小さな値であっても、ｎ型ＳｉＣドリフト層２によって決まる理想耐圧（図２では１８００Ｖ、層厚および不純物濃度により５００〜２０００Ｖの範囲で変動する）近くまで電圧を印加させても、空乏化することなく理想耐圧に近い降伏電圧を得ることができる。また、１．５×１０¹⁷／ｃｍ³程度以上あれば、ｎ型ＳｉＣドリフト層２のドリフト長の設定に余裕のある場合、所望の耐圧（図２では１２００Ｖ）を得ることができる。

なお、ソース・ドレイン間に高電圧が印加されている状況では、素子中の電界分布として、ｐ型ＳｉＣベース領域６とｎ型ＳｉＣドリフト層２との境界部たるｐｎ接合面の端部１８と、ゲート絶縁膜１２の素子単位構造同士間の中央部１９とが高電界になる。チャネル領域下のｐ型ＳｉＣベース領域６のうち、耐圧の確保に不純物濃度を制御することが必要となるのは、高電界となるｐｎ接合の端部１８の近傍であることから、チャネル領域下のｐ型ＳｉＣベース領域６のうち、少なくともｎ型ＳｉＣソース領域４の底面よりも深いｐ型ＳｉＣベース領域８が１．５×１０¹⁷／ｃｍ³程度以上のｐ型不純物濃度であればよい。

また、図３に、ｐ型ＳｉＣベース領域６の不純物濃度（図では“ｐ−ｗｅｌｌ濃度”と示す）に対する、耐圧付近におけるゲート絶縁膜１２の中央部１９付近の電界値の計算結果例を、２種類のｎ型ＳｉＣデプレッション領域１０における不純物濃度につき示す。なお、図３においても図２と同様、ｎ型ＳｉＣデプレッション領域１０の不純物濃度として不純物面密度を用い、チャネル部のリーク電流については２種類の場合を比較した。

チャネル部のリーク電流の値にもよるが、ｎ型ＳｉＣデプレッション領域１０の不純物面密度が７．５×１０¹²／ｃｍ²以下の範囲にあれば、耐圧を確保するためにチャネル領域下のｐ型ＳｉＣベース領域６の不純物濃度が１．５×１０¹⁷／ｃｍ³〜２．５×１０¹⁷／ｃｍ³程度であっても、ゲート絶縁膜１２の中央部１９の電界値を４ＭＶ／ｃｍ程度に抑えることができて、素子の信頼性に影響を与えることがない。

また、図４に、ｐ型ＳｉＣベース領域６の不純物濃度（図では“ｐ−ｗｅｌｌ濃度”と示す）に対する、オン抵抗の計算結果例を、２種類のｎ型ＳｉＣデプレッション領域１０における不純物濃度につき示す。なお、図４においても図２と同様、ｎ型ＳｉＣデプレッション領域１０の不純物濃度として不純物面密度を用い、チャネル部のリーク電流については２種類の場合を比較した。

２種類のｎ型ＳｉＣデプレッション領域１０における不純物濃度いずれについても、チャネル領域下のｐ型ＳｉＣベース領域６の不純物濃度が低ければ、オン抵抗が低減されていることがわかる。

ここで、図２に見たとおり、ｐ型ＳｉＣベース領域６の不純物濃度の耐圧確保の下限は１．５×１０¹⁷／ｃｍ³程度である。一方、チャネルリーク電流値にもよるがｐ型ＳｉＣベース領域６の不純物濃度の値が２．５×１０¹⁷／ｃｍ³程度以内であれば、ｎ型ＳｉＣデプレッション領域１０の不純物面密度が２．５×１０¹²／ｃｍ²とやや小さくても、オン抵抗の値を４．０ｍΩｃｍ²程度に抑えることができて、オン抵抗が上昇しない。

したがって、耐圧の確保、ゲート絶縁膜中電界の低減、オン抵抗の低減をみたすには、ｎ型ＳｉＣデプレッション領域１０の不純物面密度としては２．５×１０¹²〜７．５×１０¹²／ｃｍ²程度、ｐ型ＳｉＣベース領域６の不純物濃度としては１．５×１０¹⁷／ｃｍ³〜２．５×１０¹⁷／ｃｍ³程度となる。

ゲート絶縁膜中電界値をより抑えることをより重視するならば、ｐ型ＳｉＣベース領域６の不純物濃度の値がベース領域５としての下限値である５．０×１０¹⁷／ｃｍ³程度以下であれば、ｎ型ＳｉＣデプレッション領域１０の不純物面密度が２．５×１０¹²／ｃｍ²とやや小さくても、オン抵抗の値を４．５ｍΩｃｍ²程度に抑えることができて、オン抵抗が上昇しない。

なお、ｎ型ＳｉＣデプレッション領域１０のｎ型不純物濃度が高い方が、オン抵抗は小さいので、２．５×１０¹²〜７．５×１０¹²／ｃｍ²の範囲のうち、絶縁膜中電界値や耐圧の設定値に応じて、その上限値たる７．５×１０¹²／ｃｍ²以下でこれに近いところが、ｎ型ＳｉＣデプレッション領域１０のｎ型不純物濃度として適切である。ゲート絶縁膜中電界値低減や耐圧確保をより重視するならば、ドリフト層２のドーピング濃度の上限３．０×１０¹⁶／ｃｍ³程度に対応する１．５×１０¹²／ｃｍ²が下限となる。

すなわち、本発明においては、ｐ型ＳｉＣベース領域６との隣接面から法線方向に伸びる、素子単位構造内のｎ型ＳｉＣデプレッション領域１０の長さ１７と、ｎ型ＳｉＣデプレッション領域１０における不純物の体積濃度との積に相当する不純物面密度が、１．５×１０¹²ｃｍ^-2乃至７．５×１０¹²ｃｍ^-2の範囲内、さらに望ましくは２．５×１０¹²／ｃｍ²乃至７．５×１０¹²／ｃｍ²の範囲内にあり、かつ、ｐ型ＳｉＣベース領域６のうちｎ型ＳｉＣソース領域４とｎ型ＳｉＣデプレッション領域１０とに挟まれた部分（ｐ型ＳｉＣベース領域７に相当）より下部に位置する、ｐ型ＳｉＣベース領域６とｎ型ＳｉＣドリフト層２との境界部分の近傍（ｐ型ＳｉＣベース領域８に相当）における、ｐ型不純物濃度は、１．５×１０¹⁷ｃｍ^-3乃至５．０×１０¹⁷ｃｍ^-3の範囲内、さらに望ましくは１．５×１０¹⁷ｃｍ^-3乃至２．５×１０¹⁷ｃｍ^-3の範囲内にある。

ｎ型ＳｉＣデプレッション領域１０の不純物面密度、および、ｐ型ＳｉＣベース領域６内の不純物の濃度がこのような値であれば、ｎ型ＳｉＣソース領域４−ｎ型ＳｉＣドリフト層２間の高電圧印加時にも、ｐ型ＳｉＣベース領域８が空乏化せず、かつ、ソース・ドレイン間耐圧印加時のゲート絶縁膜１２中の電界が上昇しない。これにより、素子寸法が縮小された素子構造においても、ｐ型ＳｉＣベース領域６・ｎ型ＳｉＣドリフト層２間の降伏電圧の確保、および、ｎ型ＳｉＣデプレッション領域１０におけるオン抵抗の低減を図ることができる。また、ソース・ドレイン間耐圧印加時のゲート絶縁膜１２中の電界値の上昇を抑えることができ、素子の信頼性を向上させることができる。よって、ＳｉＣパワーデバイスのベース領域・ドレイン領域間の降伏電圧を十分に確保可能で、ソース・ドレイン間耐圧を確保しつつ、ゲート絶縁膜中の電界値上昇を抑制可能なデプレッション領域を有する半導体装置を実現することができる。

なお、チャネル領域下のｐ型ＳｉＣベース領域６の不純物濃度が耐圧確保に問題となるのは、ｎ型ＳｉＣソース領域４の底面よりも深いｐ型ＳｉＣベース領域８である。よって、このｐ型ＳｉＣベース領域８における不純物濃度が、その上部のｐ型ＳｉＣベース領域７における不純物濃度よりも高ければ、ｎ型ＳｉＣソース領域４−ｎ型ＳｉＣドリフト層２間の耐圧をより確実に確保することができる。

ｐ型ＳｉＣベース領域８における不純物濃度を、その上部のｐ型ＳｉＣベース領域７における不純物濃度よりも高くするには、例えば、ｐ型層３およびｎ型ＳｉＣソース領域４の形成を上記特許文献１に記載のような自己整合的方法により行った後に、別のイオン注入マスクを用いて、ｐ型ＳｉＣベース領域６とｎ型ＳｉＣドリフト層２との境界部分の近傍に更なる不純物注入を行えばよい。

＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であって、実施の形態１における半導体装置において、チャネル層を追加形成したものである。

図５および図６は、本実施の形態に係る半導体装置の各一例を示す図である。図５においては、チャネル層１１が、ｐ型ＳｉＣベース領域６の表面内、ｎ型ＳｉＣソース領域４の一部の表面内、および、ｎ型ＳｉＣデプレッション領域１０の表面内、にまたがって形成されている。その点以外、装置構成およびその製造方法は、実施の形態１の場合と同じである。また、図６においては、チャネル層１１が、ｐ型ＳｉＣベース領域６の表面上、ｎ型ＳｉＣソース領域４の一部の表面上、および、ｎ型ＳｉＣデプレッション領域１０の表面上、にまたがって形成されている。その点以外、装置構成およびその製造方法は、実施の形態１の場合と同じである。

チャネル層１１はなくてもよく、実施の形態１はチャネル層１１がない場合に相当する。本実施の形態のようにチャネル層１１を設ける場合、その導電型はｎ型でもｐ型でもよい。また、イオン注入種の活性化熱処理によって生じた表面荒れを改善するには、図６に示す構造となるエピタキシャル成長による形成が望ましいが、活性化熱処理によって生じる表面荒れが少なければ、図５によって示される選択的なイオン注入によってチャネル層を形成した構造としてもよい。

実施の形態１や以下で述べる変形例も含めて、図１および図５の構成の場合にはゲート絶縁膜１２の形成前に、図６の構成の場合にはチャネル層１１形成前に、一括してイオン注入種の活性化熱処理を行ってもよいし、それぞれの注入工程ごとにイオン注入種の活性化熱処理を行ってもよい。

＜変形例＞
実施の形態１においては、ｎ型ＳｉＣドリフト層２の表面にｐ型層３とｎ型ＳｉＣソース領域４とをイオン注入によって形成する製造方法を示した。しかし、それ以外にも、ｎ型ＳｉＣドリフト層２上の全面にｐ型ＳｉＣ層（図示せず）をエピタキシャル成長させたのち、ｐ型ＳｉＣ層の、ｎ型ＳｉＣソース領域４となる部分およびｎ型ＳｉＣデプレッション領域１０となる部分に、ｎ型不純物をイオン注入することにより、図１および図５、図６の構成を製造してもよい。

この場合、ｎ型ＳｉＣドリフト層２上に成長させるｐ型ＳｉＣ層を１．５×１０¹⁷〜２．５×１０¹⁷／ｃｍ³の範囲の不純物濃度とし、ｎ型ＳｉＣソース領域４形成用のイオン注入マスクを用いて、ｎ型ＳｉＣソース領域４の下のｐ型ＳｉＣベース領域５が、５×１０¹⁷〜２×１０¹⁸／ｃｍ³程度のｐ型不純物濃度となるようドーピングを行う。そして、ソース電極１４と接触するｐ型コンタクト領域９は５×１０¹⁸〜１×１０²⁰／ｃｍ³のｐ型ドーピング濃度、０．７〜１μｍ程度の層厚となるように別途、選択的にイオン注入を行えば、チャネル直下のｐ型ＳｉＣベース領域６も含めて、実施の形態１および２と同様のｐ型ＳｉＣベース領域５および６が構成されることになる。

ｎ型ＳｉＣソース領域４は１×１０¹⁹〜３×１０¹⁹／ｃｍ³のｎ型ドーピング濃度、０．２〜０．４μm程度の層厚になるようにし、ｎ型ＳｉＣデプレッション領域１０はデプレッション領域長が０．５μｍの場合には５×１０¹⁶〜１．５×１０¹⁷／ｃｍ³のｎ型ドーピング濃度となるようにする。そうすることで、耐圧の確保、ゲート絶縁膜中電界値上昇の防止、オン抵抗の低減ができる。

実施の形態１に係る半導体装置の一部を示す図である。 本発明における、チャネル領域下ベース領域の不純物濃度に対する耐圧の計算結果を示す図である。 本発明における、チャネル領域下ベース領域の不純物濃度に対するゲート絶縁膜中電界の計算結果を示す図である。 本発明における、チャネル領域下ベース領域の不純物濃度に対するオン抵抗の計算結果を示す図である。 実施の形態２に係る半導体装置の一部を示す図である。 実施の形態２に係る他の半導体装置の一部を示す図である。

符号の説明

１ ｎ型低抵抗ＳｉＣ基板、２ ｎ型ＳｉＣドリフト層、３ ｐ型層、４ ｎ型ＳｉＣソース領域、５〜８ ｐ型ＳｉＣベース領域、９ ｐ型コンタクト領域、１０ ｎ型ＳｉＣデプレッション領域、１１ チャネル層、１２ ゲート絶縁膜、１３ ゲート電極、１４ ソース電極、１５ ドレイン電極。

Claims (2)

1. 第１導電型の炭化シリコン基板と、
   前記炭化シリコン基板上に形成された、少なくとも一つの素子単位構造と
   を備え、
   前記素子単位構造は、
   前記炭化シリコン基板上に位置する、前記第１導電型の炭化シリコンドリフト層と、
   前記炭化シリコンドリフト層上に位置する、前記第１導電型とは異なる第２導電型の炭化シリコンベース領域と、
   前記炭化シリコンベース領域に隣接しつつ前記炭化シリコンドリフト層上に位置する、前記第１導電型の炭化シリコンデプレッション領域と、
   前記炭化シリコンドリフト層および前記炭化シリコンデプレッション領域からは離隔しつつ前記炭化シリコンベース領域に隣接する、前記第１導電型の炭化シリコンソース領域と、
   前記炭化シリコンベース領域のうち前記炭化シリコンソース領域と前記炭化シリコンデプレッション領域とに挟まれた部分の上、及び、前記炭化シリコンデプレッション領域上に位置する、ゲート絶縁膜およびゲート電極の積層構造と
   を有し、
   前記炭化シリコンデプレッション領域には、前記第１導電型の第１不純物が注入されており、
   前記炭化シリコンベース領域との隣接面から法線方向に伸びる、前記素子単位構造内の前記炭化シリコンデプレッション領域の長さと、前記第１不純物の体積濃度と、の積に相当する不純物面密度は、１．５×１０¹²ｃｍ^-2乃至７．５×１０¹²ｃｍ^-2の範囲内にあり、
   前記炭化シリコンベース領域のうち前記炭化シリコンソース領域と前記炭化シリコンデプレッション領域とに挟まれた部分から、前記炭化シリコンベース領域と前記炭化シリコンドリフト層との境界部分にかけて、前記第２導電型の第２不純物がドーピングされており、
   前記第２不純物の濃度は、少なくとも前記境界部分の近傍で、１．５×１０¹⁷ｃｍ^-3乃至５．０×１０¹⁷ｃｍ^-3の範囲内にある
   半導体装置。
2. 前記炭化デプレッション領域の長さと、前記第１不純物の体積濃度と、の積に相当する不純物面密度は、２．５×１０¹²ｃｍ^-2乃至７．５×１０¹²ｃｍ^-2の範囲内にあり、
   前記炭化シリコンベース領域のうち前記炭化シリコンソース領域と前記炭化シリコンデプレッション領域とに挟まれた部分から、前記炭化シリコンベース領域と前記炭化シリコンドリフト層との境界部分にかけて、ドーピングされた前記第２導電型の第２不純物の濃度は、少なくとも前記境界部分の近傍で、１．５×１０¹⁷ｃｍ^-3乃至２．５×１０¹⁷ｃｍ^-3の範囲内にある
   請求項１記載の半導体装置。
   

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