JP2014029952A - トランジスタ及びその製造方法 - Google Patents

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Abstract

【課題】特性の向上及び安定化を図ることができるトランジスタ及びその製造方法を提供すること。
【解決手段】実施形態に係るトランジスタは、構造体、絶縁膜、制御電極、第１電極、第２電極、を備える。構造体は、第１導電型の第１半導体領域、第１半導体領域の上に設けられた第２導電型の第２半導体領域、第２半導体領域の上に設けられた第１導電型の第３半導体領域、を含み、第１元素及び第２元素を有する化合物半導体を含む。制御電極は絶縁膜の上に設けられ、第１電極は第３半導体領域と導通し、第２電極は第１半導体領域と導通する。構造体は第２半導体領域の下端よりも上側に設けられた第１領域、第１領域以外の第２領域、を有する。第１領域は第１元素の原料ガスの濃度に対する第２元素の原料ガスの濃度の比を１．０よりも大きくして形成された領域である。第１領域における第１導電型の不純物濃度は第２領域における第１導電型の不純物濃度よりも高い。
【選択図】図１

Description

本発明の実施形態は、トランジスタ及びその製造方法に関する。
トランジスタにおいては、オン抵抗の低減及び耐圧の向上を図ることは重要である。化合物半導体を用いたトランジスタでは、オン抵抗を下げるため素子を微細化することが行われる。その一方、素子の微細化は耐圧の低下を招きやすい。耐圧を確保するため、ｐｎ接合部分における不純物濃度を調整することが行われる。しかし、調整のための不純物注入によってチャネル移動度が低下すると、スイッチング速度の低下など特性の劣化を招く。トランジスタにおいては、特性の向上及び安定化を図ることが望ましい。
特開２００７−１０３５６４号公報
本発明の実施形態は、特性の向上及び安定化を図ることができるトランジスタ及びその製造方法を提供する。
実施形態に係るトランジスタは、構造体と、絶縁膜と、制御電極と、第１電極と、第２電極と、を備える。
前記構造体は、第１導電型の第１半導体領域と、前記第１半導体領域の上に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の上に設けられた第１導電型の第３半導体領域と、を含む。前記構造体は、第１元素及び第２元素を有する化合物半導体を含む。
前記絶縁膜は、前記第２半導体領域の上に設けられる。
前記制御電極は、前記絶縁膜の上に設けられる。
前記第１電極は、前記第３半導体領域と導通する。
前記第２電極は、前記第１半導体領域と導通する。
前記構造体は、前記第２半導体領域の下端よりも上側に設けられた第１領域と、前記第１領域以外の第２領域と、を有する。
前記第１領域は、前記第１元素の原料ガスの濃度に対する前記第２元素の原料ガスの濃度の比を１．０よりも大きくして形成された領域である。
前記第１領域における第１導電型の不純物濃度は、前記第２領域における第１導電型の不純物濃度よりも高い。
第１の実施形態に係るトランジスタの構成を例示する模式的断面図である。 （ａ）〜（ｃ）は、ベース領域について例示する図である。 トランジスタの製造方法を例示するフローチャートである。 （ａ）及び（ｂ）は、トランジスタの製造方法の具体例を示す模式的断面図である。 （ａ）及び（ｂ）は、トランジスタの製造方法の具体例を示す模式的断面図である。 （ａ）及び（ｂ）は、トランジスタの製造方法の具体例を示す模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明では、一例として、第１導電型をｎ型、第２導電型をｐ型とした具体例を挙げる。
また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。
（第１の実施形態）
図１は、第１の実施形態に係るトランジスタの構成を例示する模式的断面図である。
図１に表したように、第１の実施形態に係るトランジスタ１１０は、構造体１００と、ゲート絶縁膜４０（絶縁膜）と、ゲート電極５０（制御電極）と、ソース電極５１（第１電極）と、ドレイン電極５２（第２電極）と、を備える。トランジスタ１１０は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
構造体１００は、ｎ−型のドリフト領域１０（第１半導体領域）と、ｐ型のベース領域２０（第２半導体領域）と、ｎ＋型のソース領域３０（第３半導体領域）と、を含む。構造体１００は、第１元素及び第２元素を有する化合物半導体を含む。本実施形態では、第１元素としてシリコン（Ｓｉ）、第２元素として炭素（Ｃ）を有する炭化珪素（ＳｉＣ）を適用する場合を例として説明する。
ドリフト領域１０は、例えばｎ＋型のＳｉＣを含む基板１５の第１面１５ａ上に設けられる。本実施形態では、基板１５とドリフト領域１０とを結ぶ方向をＺ方向（第１方向）、Ｚ方向と直交する方向をＹ方向（第２方向）、Ｚ方向及びＹ方向と直交する方向をＸ方向（第３方向）とする。また、基板１５からドリフト領域１０へ向かう方向を上（上側）、その反対を下（下側）ということにする。
ドリフト領域１０は、基板１５の第１面１５ａの上に例えばエピタキシャル成長によって形成される。ドリフト領域１０の厚さ（Ｚ方向の長さ）は、例えばトランジスタ１１０の耐圧の仕様などによって設定される。
ベース領域２０は、ドリフト領域１０の上に設けられる。ベース領域２０は、ドリフト領域１０の上側の一部に設けられる。ベース領域２０は、ドリフト領域１０の上面から所定の深さに設けられたｐウェル領域である。ベース領域２０は、例えばＸ方向に延在する。また、ベース領域２０は複数設けられていてもよい。複数のベース領域２０のそれぞれは、互いにＹ方向に離間する。複数のベース領域２０は、Ｙ方向に所定の間隔で配置される。
ソース領域３０は、ベース領域２０の上に設けられる。ソース領域３０は、ベース領域２０の上側の一部に設けられる。ソース領域３０は、例えばＸ方向に延在する。ソース領域３０は、Ｙ方向にドリフト領域１０と離間して設けられる。すなわち、構造体１００の上面１００ａ側においては、ドリフト領域１０、ベース領域２０及びソース領域３０がＹ方向に並ぶ。構造体１００の上側において、ドリフト領域１０とソース領域３０との間に設けられたベース領域２０は、チャネル領域になる。
ここで、各部の深さ及び不純物濃度について説明する。
基板１５の厚さは、例えば３５０マイクロメートル（μｍ）程度である。基板１５の不純物濃度は、例えば５×１０１８ｃｍ−３程度である。
ドリフト領域１０の厚さは、例えば５μｍ以上１５μｍ以下であり、不純物濃度は例えば５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。また、さらに高耐圧に対応するためには、ドリフト領域１０の厚さは、例えば５μｍ以上５０μｍ以下であり、不純物濃度は例えば５×１０１４ｃｍ−３以上１×１０１６ｃｍ−３以下である。これにより、数１００ボルト（Ｖ）〜６５００Ｖ以上の耐圧を有するＭＯＳＦＥＴが実現される。
ベース領域２０の厚さは、例えば０．５μｍ以上１．５μｍ以下、不純物濃度は例えば１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。ベース領域２０の不純物濃度は、構造体１００の上面１００ａからＺ方向に離れるに従い高くなる。ベース領域２０の不純物濃度は、ベース領域２０の最も深い位置（下端２０ｂ側）で最も高い。
ソース領域３０の厚さは、例えば０．１μｍ以上０．３μｍ以下、ベース領域２０の厚さによっては例えば０．１μｍ以上０．５μｍ以下、不純物濃度は例えば５×１０１８ｃｍ−３以上５×１０２０ｃｍ−３以下である。
ゲート絶縁膜４０は、ベース領域２０の上に設けられる。本実施形態では、ゲート絶縁膜４０は、構造体１００の上面１００ａと接する。ゲート絶縁膜４０には、例えば、酸化シリコン、窒化シリコン及び高誘電率材料（ｈｉｇｈ−ｋ材料）が用いられる。
ゲート電極５０は、ゲート絶縁膜４０の上に設けられる。ゲート電極５０には、例えば多結晶シリコン、金属材料（ＴｉＮ、Ａｌ、Ｒｕ、Ｗ、ＴａＳｉＮ等）が用いられる。
ソース電極５１は、ソース領域３０と導通する。ソース電極５１は、構造体１００の上に層間絶縁膜８０を介して設けられる。ソース電極５１は、層間絶縁膜８０によってゲート電極５０とは絶縁される。ソース電極５１は、層間絶縁膜８０及びゲート絶縁膜４０を貫通したコンタクト５５を介してソース領域３０と接続される。ソース電極５１には、例えば、金属材料（Ａｌ等）が用いられる。
ドレイン電極５２は、ドリフト領域１０と導通する。ドレイン電極５２は、基板１５の第１面１５ａとは反対側の第２面１５ｂと接する。ドレイン電極５２は、基板１５を介してドリフト領域１０と導通する。ドレイン電極５２には、例えば、金属材料（Ａｌ等）が用いられる。
ここで、トランジスタ１１０の動作について説明する。
ドレイン電極５２に、ソース電極５１に対して正の電圧が印加された状態で、ゲート電極５０に閾値以上の電圧が印加されると、ベース領域２０におけるゲート絶縁膜４０との界面付近に反転層（チャネル）が形成される。これにより、トランジスタ１１０はオン状態になり、ドレイン電極５２からソース電極５１へ電流が流れる。
一方、ゲート電極５０に印加される電圧が閾値よりも小さいと、チャネルは消失する。これにより、トランジスタ１１０はオフ状態になって、ドレイン電極５２からソース電極５１へ流れる電流が遮断される。
このようなトランジスタ１１０において、構造体１００は、ベース領域２０の下端２０ｂよりも上側に設けられた第１領域１１と、第１領域１１以外の第２領域１２と、を有する。第１領域１１におけるｎ型の不純物濃度は、第２領域１２におけるｎ型の不純物濃度よりも高い。例えば、ｎ型の不純物として窒素（Ｎ）を用いた場合、第１領域１１におけるＮの濃度は、第２領域１２におけるＮの濃度よりも高い。したがって、ドリフト領域１０における第２領域１２と重なる領域の導電型がｎ−型である場合、ドリフト領域１０における第１領域１１と重なる領域の導電型はｎ型になる。
さらに、第１領域２２は、Ｓｉの原料ガスの濃度に対するＣの原料ガスの濃度の比（以下、「Ｃ／Ｓｉ比」と言う。）を１．０よりも大きくして形成された領域である。第１領域１１におけるＳｉの空孔（原子空孔：vacancy）の濃度は、第２領域１２におけるＳｉの空孔の濃度よりも高いと考えられる。なお、本実施形態において、Ｓｉの空孔には、Ｓｉ結晶の格子点から原子が抜けているもののほか、Ｓｉ結晶の格子点からＳｉ原子が抜けた部分に他の原子が入っているものも含まれる。
ドリフト領域１０は、第２領域１２から第１領域１１まで連続したエピタキシャル成長によって形成される。この際、第２領域１２をエピタキシャル成長させる場合のＣの濃度よりも、第１領域１１をエピタキシャル成長させる場合のＣの濃度を高くする。これにより、第１領域１１のＣの濃度は、第２領域１２のＣの濃度よりも高くなる。Ｃの濃度が高くなることで、第１領域１１では、第２領域１２よりもＳｉの結晶格子中に存在するＳｉの空孔の濃度が高くなると考えられる。さらに、第１領域１１では、第２領域１２よりもＣの結晶格子中に存在するＣの空孔の濃度が低くなると考えられる。
このような第１領域１１を有するトランジスタ１１０では、ベース領域２０と第１領域１１とが重なる領域２０１のキャリア密度が、ベース領域２０と第２領域１２とが重なる領域２０２のキャリア密度よりも低くなる。
すなわち、第１領域１１では、第２領域１２に比べてｎ型の不純物濃度が高い。このため、ベース領域２０を形成する際にｐ型の不純物（例えば、アルミニウム（Ａｌ））を注入した場合、領域２０１では領域２０２に比べてｐ型の不純物がｎ型の不純物（例えば、Ｎ２）によって多く補償される。したがって、領域２０１のキャリア密度は、領域２０２のキャリア密度よりも低くなる。
また、ベース領域２０を形成する際に注入されたｐ型の不純物（例えば、Ａｌ）は、領域２０２ではほとんど補償されない。これにより、ベース領域２０の深い領域での不純物濃度が高まり、その領域で空乏化し難くなる。ベース領域２０の下端２０ｂとドリフト領域１０との間のｐｎ接合領域において、ベース領域２０側が空乏化し難くなると、ドリフト領域１０側が空乏化し易くなり、電圧降伏を起こし難くなる。したがって、トランジスタ１１０の耐圧が向上する。
また、第１領域１１はＳｉＣにおいて炭素リッチになっている領域である。この第１領域１１にｐ型の不純物（例えば、Ａｌ）が注入された場合、過剰なＡｌはＳｉの空孔と反応しやすい。このため、過剰なＡｌによる格子間不純物原子（interstitial impurity atom）の密度が減少する。チャネル領域の格子間不純物原子が減ると、チャネル移動度を低下させるクーロン散乱要因が減少し、特性の劣化が抑制される。このため、領域２０１に含まれるチャネル領域はｐ型の不純物の注入による影響をほとんど受けない。また、第１領域１１においてＣの空孔の濃度が低くなると界面準位が減り、移動度の向上が期待される。
ここで、第１領域１１が設けられていないドリフト領域１０に不純物を注入してベース領域２０を形成する場合、耐圧を高めるために注入する不純物の濃度を高めると、これによってベース領域２０の表面側の不純物濃度も高まる。ベース領域２０の表面側にはチャネルが形成されることから、不純物濃度が高くなると閾値電圧の変動を招く。
その一方、ｐ型の不純物濃度が高くなったベース領域２０の表面側にｎ型の不純物をカウンターイオン注入して閾値電圧の変動分を調整することも考えられる。しかし、カウンターイオン注入によってチャネル部分へのダメージが増加し、チャネル移動度の低下によるオン抵抗の上昇が発生しうる。
本実施形態に係るトランジスタ１１０では、ベース領域２０へ不純物を注入する際に、その不純物によるチャネル領域への影響を抑制しつつ、ベース領域２０の深い領域での不純物濃度を高くして耐圧の向上を図る。すなわち、トランジスタ１１０では、チャネル領域への影響の抑制と、耐圧の向上との両立が達成される。
図２（ａ）〜（ｃ）は、ベース領域について例示する図である。
図２（ａ）にはベース領域とその周辺の模式的断面図が表されている。図２（ｂ）には図２（ａ）に示すＡ−Ａ線でのＺ方向に対する不純物のドーズ量を表している。図２（ｃ）には図２（ａ）に示すＡ−Ａ線でのＺ方向に対するキャリア密度を表している。
図２（ａ）に表したように、ドリフト領域１０にはベース領域２０の下端２０ｂよりも上側に設けられた第１領域１１と、第１領域１１以外の第２領域１２とが設けられる。図２（ｂ）では、ドーズ量をＤ１からＤ２に増加させた場合のそれぞれのＺ方向に対するドーズ量を表している。どちらのドーズ量Ｄ１及びＤ２でも、ベース領域２０を形成する際のｐ型の不純物（例えば、Ａｌ）のドーズ量は、ベース領域２０の下端２０ｂで最も高くなるように設定される。また、ドーズ量をＤ１からＤ２に増加すると、Ｚ方向に対するドーズ量の変化の傾向はあまり変わらず、絶対的なドーズ量だけが増加する。
図２（ｃ）では、図２（ｂ）に表したドーズ量Ｄ１及びＤ２でｐ型の不純物（例えば、Ａｌ）を注入した際のキャリア密度Ｃ１及びＣ２が表されている。キャリア密度については、ドーズ量をＤ１からＤ２に増加した場合、ベース領域２０の第２領域１２と重なる領域２０２ではドーズ量の増加に連動してアクセプタ密度Ｎａが増加しキャリア密度の増加に繋がっている。
一方、ベース領域２０の第１領域１１と重なる領域２０１では、注入されたｐ型の不純物（例えば、Ａｌ）がＳｉの空孔と反応するため、ドーズ量が増加してもアクセプタ密度Ｎａはあまり増加しない。なお、図２（ｃ）に示す破線は、第１領域１１を設けていない場合のキャリア密度を表している。第１領域１１が設けられていることで、キャリア密度の増加が抑制されていることが分かる。
アクセプタ密度Ｎａの増加は、領域２０１の上側ほど抑制される。領域２０１の上側はゲート絶縁膜４０との界面に近く、チャネルの機能を決定する重要な領域の１つである。このように、ドーズ量をＤ１からＤ２に増加しても、領域２０１のキャリア密度の増加は抑制され、領域２０２のキャリア密度の増加が達成される。
すなわち、本実施形態に係るトランジスタ１１０では、ベース領域２０を形成する際のドーズ量を増やしても、チャネル領域のキャリア密度の増加が抑制され、閾値電圧の変動が抑制される。さらに、ベース領域２０を形成する際のドーズ量を増やすことで、ベース領域２０の深い位置でのキャリア密度が増加して、ｐｎ接合部分での耐圧が向上する。
ここで、第１領域１１の厚さは、ベース領域２０の厚さよりも小さく、好ましくはベース領域２０の厚さの１／２以下である。ベース領域２０においてチャネルの機能として重要な部分はベース領域２０の厚さの１／２以下程度だからである。したがって、ベース領域２０の厚さが０．６μｍ程度であった場合、第１領域１１の厚さは、０．６μｍよりも小さく、好ましくは０．５μｍ以下、さらに好ましくは０．３μｍ以下である。
また、第１領域１１の厚さは、ドリフト領域１０をエピタキシャル成長する際に発生するステップバンチングの厚さよりも厚くすることが望ましい。ステップバンチングとは、基板１５としてオフ基板（２度オフ、４度オフ、８度オフなど）を用いた場合に基板１５上にエピタキシャル成長した層の表面に発生する段差のことをいう。
ステップバンチングが発生した場合には、ドリフト領域１０の表面の一部をＣＭＰ（Chemical Mechanical Polishing）等によって除去し、ステップバンチングを除去して平坦化することが望ましい。したがって、ステップバンチングを除去しても第１領域１１が残るように、第１領域１１の厚さは、ステップバンチングの厚さよりも厚くすることが望ましい。
また、構造体１００のゲート絶縁膜４０側の面（上面１００ａ）は、例えば、六方晶のＳｉＣの（０００１）面（Ｓｉ面）である。なお、本実施形態において結晶面を示した場合には、その結晶面及びその結晶面に対してオフ基板の角度だけずれた面も含まれるものとする。
また、構造体１００の上面１００ａは、六方晶のＳｉＣの（０００−１）面（Ｃ面）であってもよい。上面１００ａがＳｉＣの（０００−１）面（Ｃ面）であると、Ｓｉ面に比べて鏡面成長可能範囲が広い。これにより、同じ鏡面成長を行い場合でも、Ｓｉ面に比べて成長速度が速くなる。また、（０００−１）面（Ｃ面）を用いた結晶成長ではステップバンチングが発生し難い。したがって、エピタキシャル成長後のＣＭＰ等の研磨が不要になるか、研磨量がＳｉ面を用いる場合に比べて少なくなる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、トランジスタ１１０の製造方法の例である。
図３は、トランジスタの製造方法を例示するフローチャートである。
図３に表したように、本実施形態に係るトランジスタ１１０の製造方法は、ドリフト領域１０の形成（ステップＳ１０１）、ベース領域２０の形成（ステップＳ１０２）、ソース領域３０の形成（ステップＳ１０３）、ゲート電極５０の形成（ステップＳ１０４）、ソース電極５１の形成（ステップＳ１０５）及びドレイン電極５２の形成（ステップＳ１０６）、を備える。なお、ドレイン電極５２の形成は、ステップＳ１０１〜Ｓ１０５までのいずれかの間で行うようにしてもよい。
次に、トランジスタ１１０の製造方法の具体例を説明する。
図４（ａ）〜図６（ｂ）は、トランジスタの製造方法の具体例を示す模式的断面図である。
先ず、図４（ａ）に表したように、ＳｉＣを含む基板１５を用意する。基板１５の第１面１５ａは、例えば、六方晶のＳｉＣの（０００１）面（Ｓｉ面）である。第１面１５ａは、例えば、六方晶のＳｉＣの（０００−１）面（Ｃ面）であってもよい。基板１５は、ｎ型不純物として燐（Ｐ）またはＮを不純物濃度１×１０１９ｃｍ−３程度含み、例えば、厚さ３５０μｍである。
次に、基板１５の第１面１５ａの上に、ドリフト領域１０をエピタキシャル成長によって形成する。ドリフト領域１０を形成するには、第２領域１２の上に第１領域１１を連続してエピタキシャル成長させる。ドリフト領域１０の形成では、エピタキシャル成長させる際の原料ガスのバランスを調整して、第２領域１２及び第１領域１１を形成する。
例えば、ドリフト領域１０のエピタキシャル成長では、Ｓｉの原料ガスとしてモノシラン（ＳｉＨ４）、Ｃの原料ガスとしてプロパン（Ｃ３Ｈ８）を用いる。第２領域１２のエピタキシャル成長では、Ｃ３Ｈ８のガス流量と、ＳｉＨ４のガス流量との比（以下、Ｃ／Ｓｉ比という。）を１．０にする。一方、第１領域１１のエピタキシャル成長では、Ｃ／Ｓｉ比を１．０よりも大きくする。例えば、第１領域１１をエピタキシャル成長させる際のＣ／Ｓｉ比を、１．０よりも大きく２．０以下、好ましくは１．４以上１．６以下にする。これにより、第１領域１１におけるＳｉの空孔の濃度を、第２領域１２におけるＳｉの空孔の濃度よりも高くする。
ドリフト領域１０は、例えば、厚さ５μｍ以上１５μｍ以下に形成される。さらに高耐圧に対応するためには、ドリフト領域１０の厚さは、例えば５μｍ以上５０μｍ以下に形成される。ドリフト領域１０のうち第１領域１１の厚さは、ベース領域２０の厚さよりも小さく、好ましくはベース領域２０の厚さの１／２以下である。ベース領域２０の厚さが０．６μｍ程度であった場合、第１領域１１の厚さは、０．６μｍよりも小さく、好ましくは０．５μｍ以下、さらに好ましくは０．３μｍ以下である。
また、ドリフト領域１０のエピタキシャル成長では、原料ガスとともにｎ型の不純物（例えば、Ｎ２）を導入する。第２領域１２の不純物濃度は、例えば５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。また、さらに高耐圧が必要な場合、第２領域１２の不純物濃度は、例えば５×１０１４ｃｍ−３以上１×１０１６ｃｍ−３以下である。
第１領域１１の不純物濃度は、例えば第２領域１２の不純物濃度（５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下）の２倍以上３倍以下程度である。また、さらに高耐圧が必要な場合、第１領域１１の不純物濃度は、例えば第２領域１２の不純物濃度（５×１０１４ｃｍ−３以上１×１０１６ｃｍ−３以下）の２倍以上３倍以下程度である。第２領域１２のエピタキシャル成長から第１領域１１のエピタキシャル成長に切り替える際、原料ガスのバランスを変更するとともに、ｎ型の不純物の導入量も必要であれば変更する。これにより、ドリフト領域１０の最表面にＣリッチでｎ型の不純物濃度の高い第１領域１１が形成される。
ここで、第１領域１１をエピタキシャル成長させる際、第２領域１２をエピタキシャル成長した際の成長速度よりも成長速度を低くしてもよい。これにより、Ｃ／Ｓｉ比が１．０を超えていても、第１領域１１の表面が鏡面に近い状態で成長される。
また、ドリフト領域１０を形成した後は、表面をＣＭＰ等によって研磨してもよい。例えば、ドリフト領域１０の表面にステップバンチングが発生している場合、このステップバンチングを除去する研磨を行う。なお、ドリフト領域１０の表面を研磨する場合には、第１領域１１の厚さを、ドリフト領域１０の表面の研磨の厚さよりも厚くしておく。
次に、図４（ｂ）に表したように、ドリフト領域１０の上にマスクＭ１を形成する。マスクＭ１には、ベース領域２０を形成する位置に開口が設けられる。そして、このマスクＭ１を介してｐ型の不純物（例えば、Ａｌ）をイオン注入する。ベース領域２０は、第１領域１１よりも深く形成される。すなわち、ベース領域２０の下端２０ｂは、第１領域１１よりも下側に位置する。
ベース領域２０厚さは、例えば０．５μｍ以上０．８μｍ以下である。ベース領域２０の不純物濃度は例えば１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。ここで、ｐ型の不純物（例えば、Ａｌ）は、第１領域１１及び第２領域１２にイオン注入される。第１領域１１のｎ型の不純物濃度は、第２領域１２のｎ型の不純物濃度よりも高いため、第１領域１１ではｐ型の不純物（例えば、Ａｌ）が第２領域１２よりも多く補償される。したがって、ベース領域２０のｐ型の不純物濃度は、ベース領域２０と第１領域１１とが重なる領域２０１から、ベース領域２０と第２領域１２とが重なる領域２０２に向けて増加することになる。ベース領域２０のｐ型の不純物濃度は、ベース領域２０の下端２０ｂの部分で最も高くなる。
また、第１領域１１は第２領域１２よりもＣリッチである。すなわち、第１領域１１におけるＳｉの空孔の濃度は、第２領域１２におけるＳｉの空孔の濃度よりも高い。したがって、この第１領域１１にｐ型の不純物（例えば、Ａｌ）をイオン注入した場合、過剰なＡｌがＳｉの空孔と反応する。このため、過剰なＡｌによる格子間不純物原子（interstitial impurity atom）の密度が減少する。チャネル領域の格子間不純物原子が減ると、チャネル移動度を低下させるクーロン散乱要因が減少し、特性の劣化が抑制される。このため、ベース領域２０の形成において、ｐ型の不純物（例えば、Ａｌ）を多くイオン注入しても、チャネル領域にほとんど影響が及ばない。また、ベース領域２０の下端２０ｂの部分での不純物濃度は高く設定される。ベース領域２０を形成した後は、マスクＭ１を除去する。
次に、図５（ａ）に表したように、ドリフト領域１０及びベース領域２０の上にマスクＭ２を形成する。マスクＭ２には、ソース領域３０を形成する位置に開口が設けられる。そして、このマスクＭ２を介してｎ型の不純物（例えば、Ｎ２）をイオン注入する。ソース領域３０は、ベース領域２０よりも浅く形成される。
ソース領域３０の厚さは、例えば０．１μｍ以上０．３μｍ以下、ベース領域２０の厚さによっては例えば０．１μｍ以上０．５μｍ以下、不純物濃度は例えば５×１０１８ｃｍ−３以上５×１０２０ｃｍ−３以下である。ソース領域３０の形成により、構造体１００が構成される。
次に、図５（ｂ）に表したように、構造体１００の上面１００ａにゲート絶縁膜４０を形成する。ゲート絶縁膜４０には、例えば、酸化シリコン、窒化シリコン及び高誘電率材料（ｈｉｇｈ−ｋ材料）が用いられる。
次に、ゲート絶縁膜４０の上にゲート電極５０を形成する。ゲート電極５０は、ゲート絶縁膜４０を介して少なくともベース領域２０の上に形成される。ゲート電極５０には、例えば多結晶シリコン、金属材料（ＴｉＮ、Ａｌ、Ｒｕ、Ｗ、ＴａＳｉＮ等）が用いられる。ゲート電極５０は、これらの材料を構造体１００の上側の全面に形成した後、パターンニングによって必要な部分のみ残して形成される。
次に、図６（ａ）に表したように、ゲート絶縁膜４０及びゲート電極５０の上に層間絶縁膜８０を形成する。層間絶縁膜８０には、例えば酸化シリコンが用いられる。
次に、図６（ｂ）に表したように、ソース電極５１及びドレイン電極５２を形成する。すなわち、ソース領域３０の上方の層間絶縁膜８０及びゲート絶縁膜４０をＺ方向に貫通してコンタクト５５を埋め込む。その後、コンタクト５５に接するソース電極５１を層間絶縁膜８０の上に形成する。一方、ドレイン電極５２は、基板１５の第２面１５ｂに接するように形成する。これにより、トランジスタ１１０が完成する。
このようなトランジスタ１１０の製造方法では、ドリフト領域１０に第１領域１１が設けられているため、ベース領域２０を形成する際にチャネルとなる部分のキャリア濃度が設定される。すなわち、チャネルとなる部分にキャリア濃度を調整するためのカウンターイオン注入を行う必要がない。カウンターイオン注入が不要になるため、チャネルとなる部分へのイオン注入によるダメージを与えずに済む。
また、ソース領域３０を形成する際の不純物のイオン注入では、第１領域１１が形成されていることから、第１領域１１が形成されていない場合に比べて不純物濃度を高くする必要がない。これにより、イオン注入によるダメージが抑制される。
このような製造方法によって、ベース領域２０の下端２０ｂの部分でのキャリア濃度を高くして高耐圧の特性を確保しつつ、チャネル移動度の低下を抑制してオン抵抗の低いトランジスタ１１０が製造される。
以上説明したように、実施形態に係るトランジスタ及びその製造方法によれば、特性の向上及び安定化を図ることができる。
なお、上記に本実施形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施形態においては、第１導電型をｎ型、第２導電型をｐ型として説明したが、本発明は第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
また、前述の各実施形態においては、ゲート電極５０の構造としてプレナー型を例に説明したが、トレンチ型のゲート電極５０を備えたトランジスタであっても適用可能である。
さらにまた、前述の各実施形態においては、化合物半導体としてＳｉＣを例として説明したが、化合物半導体としては、窒化ガリウム（ＧａＮ）を用いることもできる。
さらにまた、前述の各実施形態においては、トランジスタ１１０としてＭＯＳＦＥＴを例として説明したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＩＥＧＴ（Injection Enhanced Gate Transistor）であっても適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…ドリフト領域、１１…第１領域、１２…第２領域、１５…基板、１５ａ…第１面、１５ｂ…第２面、２０…ベース領域、２０ｂ…下端、３０…ソース領域、４０…ゲート絶縁膜、５０…ゲート電極、５１…ソース電極、５２…ドレイン電極、５５…コンタクト、８０…層間絶縁膜、１００…構造体、１００ａ…上面、１１０…トランジスタ

Claims (20)

  1. 第１導電型の第１半導体領域と、前記第１半導体領域の上に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の上に設けられた第１導電型の第３半導体領域と、を含み、第１元素及び第２元素を有する化合物半導体を含む構造体と、
    前記第２半導体領域の上に設けられた絶縁膜と、
    前記絶縁膜の上に設けられた制御電極と、
    前記第３半導体領域と導通する第１電極と、
    前記第１半導体領域と導通する第２電極と、
    を備え、
    前記構造体は、前記第２半導体領域の下端よりも上側に設けられた第１領域と、前記第１領域以外の第２領域と、を有し、前記第１領域は、前記第１元素の原料ガスの濃度に対する前記第２元素の原料ガスの濃度の比を１．０よりも大きくして形成された領域であり、
    前記第１領域における第１導電型の不純物濃度は、前記第２領域における第１導電型の不純物濃度よりも高いトランジスタ。
  2. 前記第２領域は、前記比を１．０にして形成された領域であり、
    前記第１領域は、前記比を１．０よりも大きく２．０以下にして形成された領域である請求項１記載のトランジスタ。
  3. 前記第１元素の空孔は、前記第２元素の空孔よりも第２導電型の不純物と反応し易い請求項１または２に記載のトランジスタ。
  4. 前記第１半導体領域はエピタキシャル成長によって形成された領域である請求項１〜３のいずれか１つに記載のトランジスタ。
  5. 前記第１領域は、エピタキシャル成長によって前記第２領域から連続して形成された領域である請求項１〜４のいずれか１つに記載のトランジスタ。
  6. 前記第２半導体領域の不純物濃度は上端から下端にかけて増加する請求項１〜５のいずれか１つに記載のトランジスタ。
  7. 前記化合物半導体は炭化珪素である請求項１〜６のいずれか１つに記載のトランジスタ。
  8. 前記第１元素はシリコンであり、前記第２元素は炭素である請求項７記載のトランジスタ。
  9. 前記構造体の前記絶縁膜側の面は、炭化珪素の（０００−１）面である請求項１〜８のいずれか１つに記載のトランジスタ。
  10. 前記第１領域の厚さは、前記第２半導体領域の深さの１／２以下である請求項１〜９のいずれか１つに記載のトランジスタ。
  11. 前記第１領域の厚さは、前記第１半導体領域をエピタキシャル成長する際に発生するステップバンチングの厚さよりも厚い請求項１〜１０のいずれか１つに記載のトランジスタ。
  12. 前記第１領域の厚さは、０．５マイクロメートル以下である請求項１〜１１のいずれか１つに記載のトランジスタ。
  13. 第２領域と、前記第２領域の上に設けられた第１領域と、を有し、第１元素及び第２元素を有する化合物半導体を含む第１導電型の第１半導体領域を形成する工程と、
    前記第１半導体領域に部分的に第２導電型の不純物を注入して前記第１領域の下端よりも深い第２導電型の第２半導体領域を形成する工程と、
    前記第２半導体領域に部分的に第１導電型の不純物を注入して第１導電型の第３半導体領域を形成する工程と、
    前記第２半導体領域の上に絶縁膜を介して制御電極を形成する工程と、
    前記第３半導体領域と導通する第１電極を形成する工程と、
    前記第１半導体領域と導通する第２電極を形成する工程と、
    を備え、
    前記第１半導体領域を形成する工程は、前記第１領域における第１導電型の不純物濃度を、前記第２領域における第１導電型の不純物濃度よりも高くすること、及び、前記第１領域における前記第１元素の空孔の濃度を、前記第２領域における前記第１元素の空孔の濃度よりも高くすることを含むトランジスタの製造方法。
  14. 前記第１半導体領域を形成する工程は、前記第１領域における前記第２元素の濃度が前記第２領域における前記第２元素の濃度よりも高くなるように前記第１元素及び前記第２元素のそれぞれの原料ガスの量を調整することを含む請求項１３記載のトランジスタの製造方法。
  15. 前記第１半導体領域を形成する工程は、エピタキシャル成長によって前記第２領域から前記第１領域まで連続して形成することを含む請求項１３または１４に記載のトランジスタの製造方法。
  16. 前記第２半導体領域を形成する工程は、前記第２半導体領域の不純物濃度を上端から下端にかけて増加させることを含む請求項１３〜１５のいずれか１つに記載のトランジスタの製造方法。
  17. 前記化合物半導体は炭化珪素である請求項１３〜１６のいずれか１つに記載のトランジスタの製造方法。
  18. 前記第１元素はシリコンであり、前記第２元素は炭素であり、
    前記第１半導体領域を形成する工程は、前記第２領域を形成する際には前記第１元素の原料ガスの濃度に対する前記第２元素の原料ガスの濃度の比を１．０にし、前記第１領域を形成する際には前記比を１．０よりも大きく２．０以下にする請求項１３〜１７のいずれか１つに記載のトランジスタの製造方法。
  19. 前記第１元素はシリコンであり、前記第２元素は炭素であり、
    前記第１半導体領域を形成する工程は、前記第２領域を形成する際には前記第１元素の原料ガスの濃度に対する前記第２元素の原料ガスの濃度の比を１．０にし、前記第１領域を形成する際には前記比を１．４以上１．６以下にする請求項１３〜１７のいずれか１つに記載のトランジスタの製造方法。
  20. 前記第１半導体領域の結晶成長面は炭化珪素の（０００−１）面である請求項１３〜１９のいずれか１つに記載のトランジスタ。
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