WO2016084463A1 - 炭化珪素半導体装置及びその製造方法 - Google Patents

炭化珪素半導体装置及びその製造方法 Download PDF

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俊一 中村
昭彦 菅井
徹人 井上
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新電元工業株式会社
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same.
  • FIG. 18 is a cross-sectional view of a main part of a conventional silicon carbide semiconductor device 700.
  • conventional silicon carbide semiconductor device 700 includes an n + type low resistance silicon carbide substrate 710, an n ⁇ type epitaxial layer 712 formed on n + type low resistance silicon carbide substrate 710, A p-type body region 716 formed on the surface of the n ⁇ -type epitaxial layer 712, a channel region 718 formed on the surface of the p-type body region 716, an n ++ type source region 720 and a p ++ type body contact region 722. And a gate electrode 726 formed on at least the channel region 718 with a gate insulating film 724 interposed therebetween.
  • reference numeral 728 indicates an interlayer insulating film
  • reference numeral 730 indicates a source electrode
  • reference numeral 732 indicates a drain electrode.
  • a method (third method) is considered in which after forming the p-type body region, the channel region is formed by combining the n ++ source region with the p-type body region.
  • the third method since the channel region is formed by two mask processes, there is a problem that it is difficult to accurately define the channel length due to a mask alignment error.
  • the channel resistance and thus the on-resistance as a device increase, and the gate capacitance also increases.
  • An object of the present invention is to provide a silicon carbide semiconductor device and a method for manufacturing the same, which can be accurately defined by a simple process.
  • a silicon carbide semiconductor device is formed on a surface of a first conductivity type epitaxial layer and the first conductivity type epitaxial layer, and has an impurity concentration higher than that of the first conductivity type epitaxial layer.
  • a second conductivity type channel region formed through the first conductivity type first semiconductor region to reach the second conductivity type body region, and having an impurity concentration lower than that of the second conductivity type body region;
  • a first conductivity type second semiconductor region formed from the surface side of the first conductivity type epitaxial layer toward the second conductivity type body region, and having a higher impurity concentration than the first conductivity type first semiconductor region; Said The first conductive type first semiconductor region is formed so as to reach the second conductive type body region from the surface side of the conductive type epitaxial layer, and the impurity concentration is higher than that of the second conductive type body region.
  • the first conductivity type first semiconductor region remains between the second conductivity type channel region and the first conductivity type second semiconductor region, and the second conductivity type channel region and the region
  • the boundary surface on the outer peripheral side of the boundary surface with the first semiconductor region of the first conductivity type is formed at a planar position so as to be located inside the outer peripheral surface of the second conductivity type body region in plan view.
  • the second conductivity type channel region penetrates the first conductivity type first semiconductor region from the surface side of the first conductivity type epitaxial layer. It can be said that the second conductivity type channel region is located in the region reaching the second conductivity type body region and has a lower impurity concentration than the second conductivity type body region.
  • the second conductivity type body contact region is located in a region that penetrates the first conductivity type first semiconductor region from the surface side of the first conductivity type epitaxial layer and reaches the second conductivity type body region. It can also be said that the second conductivity type body contact region has a higher impurity concentration than the second conductivity type body region.
  • an end portion of the gate electrode is formed between the second conductivity type channel region and the first conductivity type second semiconductor region in a plan view. It is preferable to be located on the first semiconductor region of the first conductivity type remaining between.
  • the end portion of the gate electrode is preferably located on the second semiconductor region of the first conductivity type in plan view.
  • the first conductivity type second semiconductor region remaining between the second conductivity type channel region and the first conductivity type second semiconductor region is provided.
  • the first conductivity between the one semiconductor region and the first conductivity type second semiconductor region is higher than the first conductivity type first semiconductor region and lower than the first conductivity type second semiconductor region.
  • a third semiconductor region of a type is formed, and an end portion of the gate electrode is preferably located on the third semiconductor region of the first conductivity type in plan view.
  • a silicon carbide semiconductor device includes a first conductivity type epitaxial layer and a second conductivity type formed at a predetermined depth position on the surface side of the first conductivity type epitaxial layer.
  • a body region, a second conductivity type channel region formed so as to reach the second conductivity type body region from the surface side of the first conductivity type epitaxial layer, and having a lower impurity concentration than the second conductivity type body region;
  • a second semiconductor region of a first conductivity type formed from the surface side of the first conductivity type epitaxial layer toward the second conductivity type body region and having a higher impurity concentration than the first conductivity type epitaxial layer;
  • a second conductivity type body contact formed so as to reach the second conductivity type body region from the surface side of the one conductivity type epitaxial layer and having a higher impurity concentration than the second conductivity type body region.
  • the first conductivity type epitaxial layer remains between a second conductivity type channel region and the first conductivity type second semiconductor region, and the second conductivity type channel region and the first conductivity type epitaxial layer Of the boundary surfaces, the boundary surface on the outer peripheral side is formed in a planar position so as to be located inside the outer peripheral surface of the second conductivity type body region in plan view.
  • the second conductivity type channel region is located in a region reaching the second conductivity type body region from the surface side of the first conductivity type epitaxial layer. It can also be said that the second conductivity type channel region has an impurity concentration lower than that of the second conductivity type body region.
  • the second conductivity type body contact region is located in a region reaching the second conductivity type body region from the surface side of the first conductivity type epitaxial layer, and has an impurity concentration higher than that of the second conductivity type body region. It can also be said to be a second conductivity type body contact region.
  • an end portion of the gate electrode is formed between the second conductivity type channel region and the first conductivity type second semiconductor region in a plan view. It is preferable to be located on the first conductivity type epitaxial layer remaining between.
  • the end portion of the gate electrode is preferably located on the second semiconductor region of the first conductivity type in plan view.
  • the first conductivity type epitaxial layer remaining between the second conductivity type channel region and the first conductivity type second semiconductor region. Between the first conductive type second semiconductor region and an impurity concentration higher than that of the first conductive type epitaxial layer and lower than that of the first conductive type second semiconductor region.
  • the end of the gate electrode is located on the third semiconductor region of the first conductivity type in plan view.
  • a method for manufacturing a silicon carbide semiconductor device according to the first aspect of the present invention is a method for manufacturing a silicon carbide semiconductor device for manufacturing the silicon carbide semiconductor device according to the first aspect of the present invention.
  • a silicon carbide semiconductor substrate preparing step for preparing a silicon carbide semiconductor substrate provided with the first conductivity type epitaxial layer, and a depth position indicating the maximum concentration of the second conductivity type impurity is the bottom surface of the second conductivity type channel region.
  • the first conductive type first semiconductor region remains between the first conductive type second semiconductor region, and the boundary surface between the second conductive type channel region and the first conductive type first semiconductor region
  • the second conductivity type channel region and the first conductivity are formed so that a boundary surface on the outer periphery side is formed in a planar position so as to be located inside the outer periphery surface of the second conductivity type body region in plan view. Mold number And forming a semiconductor region and a second conductivity type body contact region.
  • the end portion of the gate electrode has the second conductivity type channel region and the first electrode in plan view. It is preferable that the gate electrode is formed so as to be located on the first semiconductor region of the first conductivity type remaining between the second semiconductor region of the conductivity type.
  • an end portion of the gate electrode is on the second semiconductor region of the first conductivity type in a plan view. It is preferable to form the gate electrode so as to be located at the position.
  • the second conductivity type channel region and the second conductivity type channel region and the first conductivity type second semiconductor are formed in the second conductivity type channel region and the like forming step.
  • the impurity concentration is higher than the first semiconductor region of the first conductivity type between the first semiconductor region of the first conductivity type remaining between the region and the second semiconductor region of the first conductivity type.
  • Forming a third semiconductor region of the first conductivity type lower than the second semiconductor region of the first conductivity type, and in the gate electrode forming step, an end portion of the gate electrode is the first conductivity type in a plan view;
  • the gate electrode is preferably formed so as to be located on the third semiconductor region.
  • a method for manufacturing a silicon carbide semiconductor device according to the second aspect of the present invention is a method for manufacturing a silicon carbide semiconductor device for manufacturing the silicon carbide semiconductor device according to the second aspect of the present invention.
  • the first conductivity type epitaxial layer remains between the second conductivity type semiconductor region and the boundary surface on the outer peripheral side of the boundary surface between the second conductivity type channel region and the first conductivity type epitaxial layer Is formed at a planar position located inside the outer peripheral surface of the second conductivity type body region in plan view, the second conductivity type channel region, the first conductivity type second semiconductor region, and A second conductivity type body contact region is formed.
  • the end portion of the gate electrode has the second conductivity type channel region and the first electrode in plan view. It is preferable that the gate electrode is formed so as to be located on the first conductive type epitaxial layer remaining between the conductive type second semiconductor region.
  • an end portion of the gate electrode is on the second semiconductor region of the first conductivity type in a plan view. It is preferable to form the gate electrode so as to be located at the position.
  • the second conductivity type channel region and the first conductivity type second semiconductor are formed in the step of forming the second conductivity type channel region and the like.
  • the first conductivity type epitaxial layer is higher than the first conductivity type epitaxial layer between the first conductivity type epitaxial layer remaining between the region and the first conductivity type second semiconductor region.
  • the gate electrode is preferably formed so as to be positioned.
  • the channel region can be formed by a single mask process.
  • the problem of being difficult to define well is eliminated.
  • the predetermined channel length can be defined without using the double diffusion method or the sidewall as in the first method and the second method described above. Therefore, it is possible to accurately define a channel length sufficiently long so as not to cause a short channel effect by a practical process.
  • JP 2007-13058 A the first conductivity type first semiconductor region (n-type accumulation channel layer 824) is penetrated to reach the second conductivity type body region (p-type body layer 832).
  • a silicon carbide semiconductor device (MOSFET 800) including the formed second conductivity type channel region (p-type layer 827) is described (see FIG. 19).
  • the boundary surface on the outer peripheral side of the boundary surface between the second conductivity type channel region and the first conductivity type first semiconductor region is the second conductivity in plan view.
  • the bottom surface of the second conductivity type channel region is entirely covered with the second conductivity type body region because it is formed in a planar position located inside the outer peripheral surface of the mold body region. For this reason, the depletion layer does not extend from the bottom surface of the second conductivity type channel region to the surface of the second conductivity type channel region, and the problem that the threshold value of the transistor fluctuates or punch-through hardly occurs. .
  • Japanese Laid-Open Patent Publication No. 2014-29952 discloses a first conductive type formed so as to penetrate the first conductive type first semiconductor region (first region 911) and reach the second conductive type body region (base region 920).
  • a silicon carbide semiconductor device (MOSFET 900) including a two-conductivity type channel region (a region 991 where the base region 920 and the first region 911 overlap with each other) is described (see FIG. 20).
  • MOSFET 900 silicon carbide semiconductor device
  • the region 991 is formed by two mask processes, and therefore, due to mask alignment error. The problem that it is difficult to accurately define the channel length cannot be solved.
  • FIG. 1A is a cross-sectional view of a main part of silicon carbide semiconductor device 100
  • FIG. 1B is a cross-sectional view along A1-A1 ′ of FIG. 1A
  • FIG. 1C is a cross-sectional view of FIG. FIG.
  • FIG. 2A is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to Embodiment 1
  • FIG. 2B is an impurity concentration profile along A3-A3 ′ of FIG.
  • FIG. 1A is a cross-sectional view of a main part of silicon carbide semiconductor device 100
  • FIG. 1B is a cross-sectional view along A1-A1 ′ of FIG. 1A
  • FIG. 1C is a cross-sectional view of FIG. FIG.
  • FIG. 2A is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to Embodiment 1
  • FIG. 2B is an impurity concentration profile along A3-A
  • FIG. 3A is a cross-sectional view of a principal part showing a manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment, and FIG. 3B is an impurity concentration profile along A3-A3 ′ in FIG. FIG.
  • FIG. 4A is a main-portion cross-sectional view showing the manufacturing process of the silicon carbide semiconductor device 100 according to the first embodiment, and FIG. 4B is an impurity concentration profile along A3-A3 ′ in FIG.
  • FIG. 4A is a main-portion cross-sectional view showing the manufacturing process of the silicon carbide semiconductor device 100 according to the first embodiment, and FIG. 4B is an impurity concentration profile along A3-A3 ′ in FIG.
  • FIG. 4A is a main-portion cross-sectional view showing the manufacturing process of the silicon carbide semiconductor device 100 according to the first embodiment, and FIG. 4B is an impurity concentration profile along A3-A3 ′ in FIG.
  • FIG. 4A is a main-portion cross-sectional view showing the manufacturing
  • FIG. 5A is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment
  • FIG. 5B is an impurity concentration profile along A3-A3 ′ in FIG.
  • FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment.
  • FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment.
  • FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment.
  • FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment.
  • FIG. 5A is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment
  • FIG. 5B is an impurity concentration profile along A3-A3 ′ in FIG.
  • FIG. 6 is a main-
  • FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment.
  • FIG. 4 is a main part cross-sectional view of a silicon carbide semiconductor device 102 according to a second embodiment.
  • FIG. 4 is a main part cross-sectional view of a silicon carbide semiconductor device 104 according to a third embodiment.
  • FIG. 10 is a main part cross-sectional view of a silicon carbide semiconductor device 106 according to a fourth embodiment.
  • FIG. 14 is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 106 according to the fourth embodiment. It is a figure shown in order to demonstrate the silicon carbide semiconductor device 108 which concerns on Embodiment 5.
  • FIG. 4 is a main part cross-sectional view of a silicon carbide semiconductor device 102 according to a second embodiment.
  • FIG. 4 is a main part cross-sectional view of a silicon carbide semiconductor device 104 according to a third embodiment.
  • FIG. 14 (a) is a cross-sectional view of the main part of silicon carbide semiconductor device 108
  • FIG. 14 (b) is a cross-sectional view along A1-A1 ′ of FIG. 14 (a)
  • FIG. 14 (c) is a cross-sectional view of FIG.
  • FIG. 10 is a diagram for illustrating a manufacturing process for silicon carbide semiconductor device 108 according to the fifth embodiment.
  • FIG. 15A is a main-portion cross-sectional view showing the manufacturing process of the silicon carbide semiconductor device 108 according to the fifth embodiment
  • FIG. 15B is an impurity concentration profile along A3-A3 ′ in FIG.
  • FIG. 10 is a diagram for illustrating a manufacturing process for silicon carbide semiconductor device 108 according to the fifth embodiment.
  • FIG. 16A is a main-portion cross-sectional view showing the manufacturing process of the silicon carbide semiconductor device 108 according to the fifth embodiment, and FIG. 16B is an impurity concentration profile along A3-A3 ′ in FIG.
  • FIG. 10 is a main part cross-sectional view of a silicon carbide semiconductor device 200 according to a sixth embodiment.
  • FIG. 10 is a main part sectional view of a conventional silicon carbide semiconductor device 700.
  • 1 is a main part sectional view of a silicon carbide semiconductor device 800 described in Japanese Patent Application Laid-Open No. 2007-13058.
  • reference numeral 800 indicates a MOSFET
  • reference numeral 820 indicates a source electrode
  • reference numeral 822 indicates an n + -type source layer
  • reference numeral 824 indicates an n-type storage channel layer
  • reference numeral 826 indicates a gate oxide film
  • Reference numeral 827 indicates a p-type layer
  • reference numeral 828 indicates a gate electrode
  • reference numeral 832 indicates a p-type body layer
  • reference numeral 834 indicates an n ⁇ type drift layer
  • reference numeral 836 indicates an n + type drain layer.
  • Reference numeral 838 denotes a drain electrode.
  • 1 is a cross-sectional view of a main part of a silicon carbide semiconductor device 900 described in Japanese Unexamined Patent Application Publication No. 2014-29952.
  • reference numeral 900 indicates a transistor
  • reference numeral 901 indicates a structure
  • reference numeral 901a indicates a top surface
  • reference numeral 910 indicates a drift region
  • reference numeral 911 indicates a first region
  • reference symbol 912 indicates a second region
  • Reference numeral 915 indicates a substrate
  • reference numeral 915a indicates a first surface
  • reference numeral 915b indicates a second surface
  • reference numeral 920 indicates a base area
  • reference numeral 920b indicates a lower end
  • reference numeral 930 indicates a source area
  • Reference numeral 940 indicates a gate insulating film
  • reference numeral 950 indicates a gate electrode
  • reference numeral 951 indicates a source electrode
  • reference numeral 952 indicates a drain electrode
  • reference numeral 955 indicates a contact
  • reference numeral 980 indicates an interlayer insulating film.
  • Silicon carbide semiconductor device 100 according to Embodiment 1 is a silicon carbide semiconductor device according to the first aspect of the present invention. Silicon carbide semiconductor device 100 according to the first embodiment is a power MOSFET.
  • the impurity concentration of the conductivity type increases in the order of n ⁇ , n, n + , n ++ in the n type, and in the order of p ⁇ , p, p ++ in the p type.
  • the n + -type region is higher than the n ⁇ -type region and the n-type region, and lower than the n + -type region.
  • it has an impurity concentration, it does not necessarily have the same specific impurity concentration.
  • the n + -type low-resistance silicon carbide substrate 110 is formed on the first main surface side of the surface of the n + -type low-resistance silicon carbide substrate 110 N ⁇ type epitaxial layer 112, n type semiconductor region 114 formed on the surface of n ⁇ type epitaxial layer 112, p type body region 116 formed deeper than n type semiconductor region 114, and n ⁇ P ⁇ type channel region 118 formed so as to pass through n type semiconductor region 114 and reach p type body region 116 from the surface side of p type epitaxial layer 112, and p type body region from the surface side of n ⁇ type epitaxial layer directed n ++ type source region 120 formed, n in - through the n-type semiconductor region 114 from the surface side of the type epitaxial layer to reach the p-type body region 116 A p ++ type body contact region 122 formed, at least p - and
  • p ⁇ type channel region 118 and n ++ type source region 120 are n type semiconductors between p ⁇ type channel region 118 and n ++ type source region 120.
  • Region 114 remains, and the boundary surface on the outer peripheral side of the boundary surface between p ⁇ -type channel region 118 and n-type semiconductor region 114 is positioned inside the outer peripheral surface of p-type body region 116 in plan view. It is formed at a flat position.
  • the n ⁇ type epitaxial layer 112 corresponds to the first conductivity type epitaxial layer of the present invention
  • the n type semiconductor region 114 corresponds to the first conductivity type first semiconductor region of the present invention
  • the p type body region 116 corresponds to the second conductivity type body region of the present invention
  • the p ⁇ type channel region 118 corresponds to the second conductivity type channel region of the present invention
  • the n ++ type source region corresponds to the second conductivity type body region of the present invention.
  • the p ++ body contact region 122 corresponds to the semiconductor region
  • the second conductivity type body contact region corresponds to the semiconductor region.
  • the n-type semiconductor region 114, the p ⁇ -type channel region 118, the n ++ -type source region 120, and the p ++- type body contact region 122 are all drawn to the same depth. There may be different depths.
  • the end portion of gate electrode 126 is on n-type semiconductor region 114 remaining between p ⁇ type channel region 118 and n ++ type source region 120 in plan view. To position.
  • the boundary surface on the outer peripheral side of the boundary surface between p ⁇ type channel region 118 and n type semiconductor region 114 in the plan view, and the outer peripheral surface of p type body region 116 The distance a satisfies the relationship of 0.1 ⁇ m ⁇ a ⁇ 0.5 ⁇ m, for example.
  • the distance a is too narrow, a manufacturing error may cause the bottom surface of the p-type channel region 118 to be in contact with the n-type semiconductor region 114 or the n - type epitaxial layer 112 in a plan view.
  • the threshold value may fluctuate or punch through may occur.
  • the distance a is too wide, the number of channels that can be manufactured per unit length in the left-right direction in FIG.
  • reference numeral 128 denotes an interlayer insulating film
  • reference numeral 130 denotes a source electrode
  • reference numeral 132 denotes a drain electrode.
  • the main surface of the n + type low-resistance silicon carbide substrate 110 and the n ⁇ type epitaxial layer 112 on the side where the n ⁇ type epitaxial layer 112 is formed is referred to as a first main surface.
  • the main surface opposite to the first main surface is referred to as the second main surface.
  • the n + type low resistance silicon carbide substrate 110 is, for example, a low resistance silicon carbide substrate that is an n + type semiconductor doped with about 1 to 10 ⁇ 10 18 cm ⁇ 3 of nitrogen as an impurity.
  • silicon carbide (SiC) has different types of crystal structures such as 2H, 3C, 4H, 6H, 8H, 10H, and 15R depending on the arrangement of C atoms and Si atoms. Even silicon carbide can be used as the n + type low resistance silicon carbide substrate 110.
  • the thickness of the n ⁇ type epitaxial layer 112 is, for example, about 5 to 15 ⁇ m.
  • the impurity concentration of the n ⁇ type epitaxial layer 112 is, for example, about 0.5 to 1.5 ⁇ 10 16 cm ⁇ 3 .
  • the depth of the n-type semiconductor region 114 is, for example, about 0.4 to 0.8 ⁇ m.
  • the impurity concentration of the n-type semiconductor region 114 is, for example, about 2 to 3 ⁇ 10 16 cm ⁇ 3 .
  • the n-type semiconductor region 114 is formed by implanting n-type impurity ions (for example, N ions) from the surface on the first main surface side of the n ⁇ -type epitaxial layer 112.
  • the depth of the shallowest portion of the p-type body region 116 is, for example, about 0.05 to 0.5 ⁇ m, and the depth of the deepest portion of the p-type body region 116 is, for example, about 1.0 to 2.0 ⁇ m. .
  • the depth position with the highest impurity concentration is, for example, a depth position of 0.6 to 0.9 ⁇ m, and the impurity concentration of this portion is, for example, 2 ⁇ 10 17 to 1 ⁇ 10 19 cm. -3 or so.
  • the p-type body region 116 is formed by implanting p-type impurity ions (for example, Al ions) from the surface of the n ⁇ -type epitaxial layer 112 on the first main surface side.
  • the depth of the p ⁇ -type channel region 118 is, for example, about 0.2 to 0.5 ⁇ m (excluding the depth that does not reach the p-type body region 116).
  • the impurity concentration of the p ⁇ type channel region 118 is, for example, about 0.5 to 5 ⁇ 10 17 cm ⁇ 3 .
  • the p ⁇ type channel region 118 is formed by implanting p type impurity ions (for example, Al ions) from the surface of the n ⁇ type epitaxial layer 112 on the first main surface side.
  • the depth of the n ++ type source region 120 is, for example, about 0.2 to 0.6 ⁇ m.
  • the impurity concentration of the n ++ type source region 120 is, for example, about 1 to 50 ⁇ 10 19 cm ⁇ 3 .
  • the n ++ type source region 120 is formed by implanting n type impurity ions (for example, P ions) from the surface of the n ⁇ type epitaxial layer 112 on the first main surface side.
  • the depth of the p ++ type body contact region 122 is, for example, about 0.2 to 0.6 ⁇ m (excluding the depth that does not reach the p type body region 116).
  • the impurity concentration of the p ++ type body contact region 122 is, for example, about 1 to 50 ⁇ 10 19 cm ⁇ 3 .
  • the p ++ type body contact region 122 is formed by implanting p type impurity ions (for example, Al ions) from the surface of the n ⁇ type epitaxial layer 112 on the first main surface side.
  • the length (channel length) of p ⁇ type channel region 118 along the horizontal direction of the paper surface is, for example, about 0.5 to 1.0 ⁇ m.
  • the interval between the p ⁇ type channel region 118 and the n ++ type source region 120 is, for example, about 0.1 to 0.3 ⁇ m.
  • Silicon carbide semiconductor device manufacturing method according to Embodiment 1
  • Silicon carbide semiconductor device 100 according to Embodiment 1 can be manufactured by the following manufacturing method (silicon carbide semiconductor device manufacturing method according to Embodiment 1).
  • FIG. 2 (b), the FIG. 3 (b), the in FIGS. 4 (b) and 4 FIG. 5 (b), the horizontal axis direction represents a depth relative to the first main surface
  • reference numeral d 0 is The depth on the first main surface
  • the symbol d 1 indicates the depth of the bottom of the n-type semiconductor region 114
  • the symbol d 2 indicates the depth of the bottom of the p-type body region 116
  • the symbol d 3 indicates n ⁇ .
  • the depth of the boundary surface between type epitaxial layer 112 and n + type low resistance silicon carbide substrate 110 is shown
  • symbol d 4 shows the depth of the second main surface.
  • the depth position indicating the maximum concentration of the p-type impurity is deeper than the depth position serving as the bottom surface of the p ⁇ -type channel region 118 (specifically, for example, a depth of 0.6 to 0.9 ⁇ m).
  • a p-type body region 116 is formed on the surface of the n ⁇ -type epitaxial layer 112 (see FIG. 3B).
  • an n-type semiconductor region 114 is formed on the surface of the n ⁇ -type epitaxial layer 112 by implanting n-type impurity ions (see FIG. 4A). .) At this time, ion implantation is performed in the n-type semiconductor region 114 under the condition that the concentration of the n-type impurity is higher than the concentration of the p-type impurity (see FIG. 4B). N-type semiconductor region 114 is formed over the entire active region in silicon carbide semiconductor device 100.
  • p - type channel region such formation step
  • p - p -type channel region 118 - -type channel region formation step (. See FIG. 5)
  • p ++ type body contact region 122 p ++ -type body contact region forming step of forming a (see FIG. 6.)
  • n ++ type semiconductor region forming step of forming a n ++ type source region 120 (see FIG. 7.) are sequentially carried out.
  • Step of forming p ⁇ -type channel region First, a predetermined mask M2 is formed on the surface of the n ⁇ -type epitaxial layer 112, and then p-type impurity ions (for example, Al ions) are implanted through the mask M2. Then, a p ⁇ type channel region 118 is formed in the n type semiconductor region 114 (see FIG. 5A). At this time, the p ⁇ type channel region 118 is formed in the n type semiconductor region 114 so as to penetrate the n type semiconductor region 114 and reach the p type body region 116 (see FIG. 5B).
  • p-type impurity ions for example, Al ions
  • the p ⁇ type channel region 118 has a boundary surface on the outer peripheral side of the boundary surface between the p ⁇ type channel region 118 and the n type semiconductor region 114 located inside the outer peripheral surface of the p type body region 116 in plan view. Is formed at such a planar position.
  • p ++ Type Body Contact Region Formation Step After removing the mask M2, a predetermined mask M3 is formed on the surface of the n ⁇ type epitaxial layer 112, and then p-type impurity ions (for example, Al ions are implanted to form a p ++ type body contact region 122 in the n-type semiconductor region 114 (see FIG. 6). At this time, the p ++ type body contact region 122 is formed in the n type semiconductor region 114 so as to penetrate the n type semiconductor region 114 and reach the p type body region 116.
  • p-type impurity ions For example, Al ions are implanted to form a p ++ type body contact region 122 in the n-type semiconductor region 114 (see FIG. 6).
  • the p ++ type body contact region 122 is formed in the n type semiconductor region 114 so as to penetrate the n type semiconductor region 114 and reach the p type body region 116.
  • n ++ Type Semiconductor Region Formation Step After removing the mask M3, a predetermined mask M4 is formed on the surface of the n ⁇ type epitaxial layer 112, and then n type impurity ions are implanted through the mask M4. Thus, an n ++ type source region 120 is formed in the n type semiconductor region 114 (see FIG. 7). At this time, the n ++ type source region 120 is formed in the n type semiconductor region 114 so as to penetrate the n type semiconductor region 114 and reach the p type body region 116. The n ++ type source region 120 is formed at a planar position where the n type semiconductor region 114 remains between the p ⁇ type channel region 118 and the n ++ type source region 120. The n ++ type source region 120 may be formed so as not to reach the p type body region 116.
  • a gate electrode 126 is formed on at least the p ⁇ -type channel region 118 via the gate insulating film 124 (see FIG. 8).
  • an interlayer insulating film 128 is formed so as to cover the gate electrode 126 and to expose at least part of each of the n ++ type source region 120 and the p ++ type body contact region 122.
  • the source electrode 130 is formed to cover the n ⁇ type epitaxial layer 112 and the interlayer insulating film 128 and to make ohmic contact with the n ++ type source region 120 and the p ++ type body contact region 122.
  • a drain electrode 132 that is in ohmic contact with the front surface (back surface) of the n + type low resistance silicon carbide substrate 110 is formed (see FIG. 1).
  • silicon carbide semiconductor device 100 according to the first embodiment can be manufactured.
  • the p-type body region forming step, the n-type semiconductor region forming step, the p ⁇ -type channel region forming step and the like are not necessarily performed in the order described above, but there is a possibility that the implanted ions may interfere with each other. In this case, the above-described order is easy to design.
  • the p ⁇ type channel region forming step, the p ++ type body contact region forming step, and the n ++ type semiconductor region forming step included in the p ⁇ type channel region forming step are not necessarily performed in the order described above.
  • the channel region is formed once. Since it can be formed by a mask process, the problem that it is difficult to accurately define the channel length due to a mask alignment error is eliminated. Moreover, according to the silicon carbide semiconductor device 100 and the manufacturing method thereof according to the first embodiment, a predetermined channel length can be obtained without using the double diffusion method or the sidewall as in the first method and the second method described above. Therefore, a sufficiently long channel length that does not cause a short channel effect can be defined with a practical process and with high accuracy.
  • p ⁇ type channel region 118 and n ++ type source region 120 are formed of p ⁇ type channel region 118 and n ++ type source region 120. Since the n-type semiconductor region 114 is formed in a planar position so that the p - type channel region is formed, the portion into which the p-type impurity ions are implanted in the p ⁇ -type channel region forming step surely becomes the p ⁇ -type channel region 118.
  • the region can be formed by a single mask process.
  • the end portion of gate electrode 126 is between p ⁇ type channel region 118 and n ++ type source region 120 when viewed in plan. Therefore, even if a slight displacement occurs at the end of the gate electrode 126 when the gate electrode 126 is formed, the gate electrode surely covers the channel region. It becomes like this. For this reason, the channel length is always maintained at a constant value, and the desired channel length can be accurately defined.
  • the silicon carbide semiconductor device 100 and the manufacturing method thereof according to the first embodiment since the n-type impurity is introduced into the JFET region immediately below the gate electrode 126 and the resistance is reduced, the on-resistance can be reduced. There is also an effect.
  • n ++ type source region 120 and “n type semiconductor region 114 remaining between n ++ type source region 120 and p ⁇ type channel region 118” are used. Constitute the source region of the power MOSFET.
  • Silicon carbide semiconductor device 102 according to the second embodiment is a silicon carbide semiconductor device according to the first aspect of the present invention. Silicon carbide semiconductor device 102 according to the second embodiment is a power MOSFET.
  • the silicon carbide semiconductor device 102 according to the second embodiment differs from the silicon carbide semiconductor device 100 according to the first embodiment in the planar position of the end portion of the gate electrode, but the silicon carbide semiconductor device according to the first embodiment. Since the p ⁇ -type channel region 118 is configured in the same manner as in the case of 100, it is possible to define a sufficiently long channel length with a practical process and with high accuracy so as not to cause a short channel effect. It becomes. Further, the problem that the threshold value of the transistor fluctuates or punch-through occurs is less likely to occur.
  • the end portion of gate electrode 126 is located on n ++ type source region 120 when viewed in plan, and therefore silicon carbide semiconductor device according to the first embodiment.
  • the gate electrode surely covers the channel region. For this reason, the channel length is always maintained at a constant value, and the desired channel length can be accurately defined.
  • the end portion of gate electrode 126 is located on n ++ type source region 120 when viewed in plan, and therefore silicon carbide semiconductor device according to the first embodiment. Since the channel can be surely formed over the entire surface of the p ⁇ -type channel region 118 than in the case of 100, and the surface of the n-type semiconductor region 114 is in an accumulated state and the resistance is reduced, the silicon carbide according to the first embodiment The on-resistance is smaller than in the case of the semiconductor device 100.
  • n ++ -type source region 120 is generally lower in resistance. Because there, the n ++ type source region 120 as a manufacturing error occurs p - while to ensure that the n-type semiconductor region 114 between the type channel region 118 is left, n ++ type source region 120 and p - It is desirable to make the mold channel region 118 as close as possible. Thereby, the on-resistance is further reduced.
  • Silicon carbide semiconductor device 102 according to the second embodiment has the same configuration as that of silicon carbide semiconductor device 100 according to the first embodiment except for the planar position of the end portion of the gate electrode. It has the effect applicable among the effects which silicon carbide semiconductor device 100 has.
  • Silicon carbide semiconductor device 104 according to Embodiment 3 is a silicon carbide semiconductor device according to the first aspect of the present invention. Silicon carbide semiconductor device 104 according to the third embodiment is a power MOSFET.
  • Silicon carbide semiconductor device 104 according to the third embodiment has basically the same configuration as silicon carbide semiconductor device 100 according to the first embodiment, but the planar position of the end portion of the gate electrode is silicon carbide according to the first embodiment. This is different from the case of the semiconductor device 100. That is, in the silicon carbide semiconductor device 104 according to the third embodiment, as shown in FIG. 11, the end portion of the gate electrode 126 is formed between the n ++ type source region 120 and the n type semiconductor region 114 in a plan view. It is located on the n + type semiconductor region 134 formed therebetween. In the third embodiment, the n + type semiconductor region 134 corresponds to the first conductivity type third semiconductor region of the present invention.
  • the depth of the n + type semiconductor region 134 is, for example, about 0.2 to 0.6 ⁇ m.
  • the impurity concentration of the n + type semiconductor region 134 is, for example, about 0.5 to 10 ⁇ 10 18 cm ⁇ 3 .
  • the n + type semiconductor region 134 is formed by implanting n type impurity ions (for example, N ions) from the surface on the first main surface side of the n ⁇ type epitaxial layer 112.
  • the silicon carbide semiconductor device 104 according to the third embodiment differs from the silicon carbide semiconductor device 100 according to the first embodiment in the planar position of the end portion of the gate electrode, but the silicon carbide semiconductor device according to the first embodiment. Since the p ⁇ -type channel region 118 is configured in the same manner as in the case of 100, it is possible to define a sufficiently long channel length with a practical process and with high accuracy so as not to cause a short channel effect. It becomes. Further, the problem that the threshold value of the transistor fluctuates or punch-through occurs is less likely to occur.
  • the end portion of the gate electrode 126, n ++ type source region 120 and the n-type semiconductor region formed n + -type semiconductor region 134 above between 114 Therefore, as in the case of the silicon carbide semiconductor device 100 according to the first embodiment, even if the end of the gate electrode 126 is misaligned when the gate electrode 126 is formed, the gate electrode is surely The channel region is covered. For this reason, the channel length is always maintained at a constant value, and the desired channel length can be accurately defined.
  • the end portion of the gate electrode 126, n ++ type source region 120 and the n-type semiconductor region formed n + -type semiconductor region 134 above between 114 Therefore, surface roughness and crystal defects caused by ion implantation contained in the silicon carbide semiconductor facing the gate electrode 126 are less than in the case of the silicon carbide semiconductor device 102 according to the second embodiment. And a device that is less affected by crystal defects. As the influence of surface roughness and crystal defects, for example, there is a reduction in gate breakdown voltage and reliability.
  • Silicon carbide semiconductor device 104 according to the third embodiment has the same configuration as that of silicon carbide semiconductor device 100 according to the first embodiment except for the planar position of the end portion of the gate electrode. It has the effect applicable among the effects which silicon carbide semiconductor device 100 has.
  • the position of the end portion of the gate electrode differs depending on whether it is on the n ++ type source region 120 or the n ++ type semiconductor region 134, but as in the case of the second embodiment. Since the surface of the n-type semiconductor region 114 is in an accumulated state and the resistance is reduced, the on-resistance is lower than in the case of the silicon carbide semiconductor device 100 according to the first embodiment.
  • n + -type semiconductor region 134 is generally lower in resistance. Because there, and also the n + -type semiconductor region 134 as a manufacturing error occurs p - while to ensure that the n-type semiconductor region 114 between the type channel region 118 is left, and the n + -type semiconductor region 134 p - It is desirable to make the mold channel region 118 as close as possible. Thereby, the on-resistance is further reduced.
  • n ++ type source region 120 between the “n ++ type source region 120”, the “n + type semiconductor region 134”, the “n + type semiconductor region 134, and the p ⁇ type channel region 118”.
  • the remaining n-type semiconductor region 114 constitutes the source region of the power MOSFET.
  • Silicon carbide semiconductor device 106 according to Embodiment 4 is a silicon carbide semiconductor device according to the first aspect of the present invention.
  • Silicon carbide semiconductor device 106 according to the fourth embodiment is a power MOSFET. As shown in FIG. 12, silicon carbide semiconductor device 106 according to the fourth embodiment has basically the same configuration as silicon carbide semiconductor device 100 according to the first embodiment.
  • the silicon carbide semiconductor device according to the fourth embodiment has substantially the same configuration as the silicon carbide semiconductor device 100 according to the first embodiment as described above, but as shown in FIG. 13, the silicon carbide semiconductor device according to the fourth embodiment.
  • the manufacturing process n-type semiconductor region forming step
  • the manufactured silicon carbide semiconductor device has the p ++- type body contact region 122. Is different from silicon carbide semiconductor device 100 according to the first embodiment in that the n-type impurity ions are not ion-implanted in the portion corresponding to.
  • the silicon carbide semiconductor device according to the fourth embodiment is different from the silicon carbide semiconductor device 100 according to the first embodiment in that n-type impurity ions are not ion-implanted into a portion corresponding to the p ++ type body contact region 122.
  • n-type impurity ions are not ion-implanted into a portion corresponding to the p ++ type body contact region 122.
  • a channel length sufficiently long to cause no short channel effect is practical. It is possible to realize with a simple process and with high accuracy. Further, the problem that the threshold value of the transistor fluctuates or punch-through occurs is less likely to occur.
  • n-type impurity ions are not ion-implanted into the portion corresponding to p ++ type body contact region 122, source electrode 130 and p ++ type body contact region are provided. The effect that the contact resistance with can be further reduced is also obtained.
  • the silicon carbide semiconductor device according to the fourth embodiment is different from the silicon carbide semiconductor device 100 according to the first embodiment except that n-type impurity ions are not implanted into a portion corresponding to the p ++ type body contact region 122. Has the same configuration, and thus has a corresponding effect among the effects of silicon carbide semiconductor device 100 according to the first embodiment.
  • Silicon carbide semiconductor device 108 according to Embodiment 5 is a silicon carbide semiconductor device according to the second aspect of the present invention. Silicon carbide semiconductor device 108 according to the fifth embodiment is a power MOSFET. Silicon carbide semiconductor device 108 according to the fifth embodiment has basically the same configuration as silicon carbide semiconductor device 100 according to the first embodiment.
  • silicon carbide semiconductor device 108 according to the fifth embodiment has basically the same configuration as silicon carbide semiconductor device 100 according to the first embodiment. However, as shown in FIG. It differs from silicon carbide semiconductor device 100 according to the first embodiment in that it does not have a region. That is, in the silicon carbide semiconductor device 108 according to the fifth embodiment, the “region remaining between the n ++ type source region 120 and the p ⁇ type channel region 118” is not “n type semiconductor region” but “n ⁇ Type epitaxial layer 112 ".
  • the n + -type low-resistance silicon carbide substrate 110 is formed on the surface of the first main surface side of the n + -type low-resistance silicon carbide substrate 110 and n - -type epitaxial layer 112, the n - -type and p-type body region 116 formed at a predetermined depth position in the surface side of the epitaxial layer 112, n - p-type body region 116 from the surface side of the type epitaxial layer 112 P ⁇ type channel region 118 formed so as to reach the n ⁇ type, n ++ type source region 120 formed from the surface side of n ⁇ type epitaxial layer 112 toward p type body region 116, and n ⁇ type epitaxial layer 112.
  • the n ⁇ type epitaxial layer 112 remains between the p ⁇ type channel region 118 and the n ++ type source region 120, and the p ⁇ type channel.
  • the boundary surface on the outer peripheral side is formed at a planar position so as to be located inside the outer peripheral surface of p type body region 116 in plan view.
  • Silicon carbide semiconductor device 108 forms p type body region 116 in a predetermined depth region on the surface of n ⁇ type epitaxial layer 112 in the p type body region forming step (see FIG. 15). , Except that a p ⁇ type channel region 118 (see FIG. 16), an n ++ type source region 120 and a p ++ type body contact region 122 are formed on the surface of the n ⁇ type epitaxial layer 112. It can manufacture by implementing the process similar to the manufacturing method of a silicon carbide semiconductor device.
  • silicon carbide semiconductor device 108 according to the first embodiment is different from silicon carbide semiconductor device 100 according to the first embodiment in that it does not have an n-type semiconductor region, but silicon carbide semiconductor device 100 according to the first embodiment. Since the p ⁇ -type channel region 118 is configured in the same manner as in the above case, it is possible to define a sufficiently long channel length with a practical process and with high accuracy so as not to cause a short channel effect. Become. Further, the problem that the threshold value of the transistor fluctuates or punch-through occurs is less likely to occur.
  • the silicon carbide semiconductor device according to the fifth embodiment has the same configuration as that of the silicon carbide semiconductor device 100 according to the first embodiment except that the silicon carbide semiconductor device according to the fifth embodiment does not have an n-type semiconductor region, the carbonization according to the first embodiment. This has a corresponding effect among the effects of silicon semiconductor device 100.
  • Silicon carbide semiconductor device 200 according to Embodiment 6 is a silicon carbide semiconductor device according to the first aspect of the present invention. Silicon carbide semiconductor device 200 according to the sixth embodiment is an IGBT. FIG. 17 is a cross-sectional view of main parts of a silicon carbide semiconductor device 200 according to the sixth embodiment. In FIG.
  • reference numeral 210 denotes a p + type low resistance silicon carbide substrate
  • reference numeral 212 denotes an n ⁇ type epitaxial layer
  • reference numeral 214 denotes an n type semiconductor region
  • reference numeral 216 denotes a p type body region
  • 218 indicates a p ⁇ type channel region
  • 220 indicates an n ++ type emitter region
  • 222 indicates a p ++ type body contact region
  • 224 indicates a gate insulating layer
  • 226 indicates a gate electrode
  • Reference numeral 228 indicates an interlayer insulating layer
  • reference numeral 230 indicates an emitter electrode
  • reference numeral 232 indicates a collector electrode.
  • the n ++ type emitter region 220 corresponds to the first conductivity type second semiconductor region of the present invention.
  • Silicon carbide semiconductor device 200 according to the sixth embodiment has basically the same configuration as that of silicon carbide semiconductor device 100 according to the first embodiment, but p + is used as a low resistance silicon carbide substrate as shown in FIG.
  • the present embodiment differs from silicon carbide semiconductor device 100 according to the first embodiment in that it includes a type low resistance silicon carbide substrate 210. That is, silicon carbide semiconductor device 200 according to Embodiment 6 is an IGBT.
  • the silicon carbide semiconductor device includes the p + type low resistance silicon carbide substrate 210 as a low resistance silicon carbide substrate, and is different from the silicon carbide semiconductor device 100 according to the first embodiment in that it is an IGBT.
  • a channel length long enough to prevent the short channel effect from being practically used It is possible to define the process accurately. Further, the problem that the threshold value of the transistor fluctuates or punch-through occurs is less likely to occur.
  • Silicon carbide semiconductor device 200 according to the sixth embodiment includes p + type low resistance silicon carbide substrate 210 as a low resistance silicon carbide substrate, and the silicon carbide semiconductor device according to the first embodiment except for being an IGBT. 100 has the same configuration as that of 100, and therefore has a corresponding effect among the effects of silicon carbide semiconductor device 100 according to the first embodiment.
  • the present invention has been described with the first conductivity type being n-type and the second conductivity type being p-type.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the present invention has been described by taking a silicon carbide semiconductor device in which transistors are formed in a stripe shape as an example.
  • the present invention is not limited to this.
  • the present invention can also be applied to a silicon carbide semiconductor device in which transistors are formed in a square shape.
  • silicon carbide semiconductor device 110,710 ... n + -type low-resistance silicon carbide substrate, 112,212,712 ... n - -type epitaxial layer, 114,214,714 ... n-type Semiconductor region 116, 216, 716 ... p-type body region, 116a ... p-type body region 116 outer peripheral surface, 118, 218, 318 ... p - type channel region, 120, 720 ... n ++ type source region, 122, 222 , 722 ... p ++ type body contact region, 124, 224, 724 ... gate insulating layer, 126, 226, 726 ...
  • gate electrode 128, 228, 728 ... interlayer insulating layer, 130, 730 ... source electrode, 132, 720 ... a drain electrode, 134 ... n + -type semiconductor region, 210 ... p + -type low-resistance silicon carbide substrate, 220 ... n ++ type Emi Data area, 230 ... emitter electrode, 232 ... a collector electrode, M1, M2, M3, M4, M5, M6 ... Mask

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Abstract

ｎ－型エピタキシャル層１１２の表面に形成されたｎ型半導体領域１１４と、ｎ型半導体領域よりも深い位置に形成されたｐ型ボディ領域１１６と、エピタキシャル層の表面側からｐ型ボディ領域に達するように形成されたｐ－型チャネル領域１１８と、ｎ－型エピタキシャル層の表面側からｐ型ボディ領域に向けて形成されたｎ＋＋型ソース領域１２０とを備え、ｐ－型チャネル領域及びｎ＋＋型ソース領域は、ｐ－型チャネル領域とｎ＋＋型ソース領域との間にｎ型半導体領域が残存し、かつ、ｐ－型チャネル領域とｎ型半導体領域との境界面のうち外周側の境界面が平面視でｐ型ボディ領域の外周面１１６ａよりも内側に位置するような平面位置に形成されている炭化珪素半導体装置１００。１回のマスク工程でチャネル領域を形成可能、かつ、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定可能となる。

Description

炭化珪素半導体装置及びその製造方法
　本発明は、炭化珪素半導体装置及びその製造方法に関する。
　図１８は、従来の炭化珪素半導体装置７００の要部断面図である。
　従来の炭化珪素半導体装置７００は、図１８に示すように、ｎ＋型低抵抗炭化珪素基板７１０と、ｎ＋型低抵抗炭化珪素基板７１０上に形成されたｎ－型エピタキシャル層７１２と、当該ｎ－型エピタキシャル層７１２の表面に形成されたｐ型ボディ領域７１６と、ｐ型ボディ領域７１６の表面に形成された、チャネル領域７１８と、ｎ＋＋型ソース領域７２０及びｐ＋＋型ボディコンタクト領域７２２と、少なくともチャネル領域７１８上にゲート絶縁膜７２４を介して形成されたゲート電極７２６とを備える。なお、図１８中、符号７２８は層間絶縁膜を示し、符号７３０はソース電極を示し、符号７３２はドレイン電極を示す。
特許第４５０２４０７号公報 特許第４１７３６２９号公報
　シリコンを用いたパワーＭＯＳＦＥＴにおいては、二重拡散法を利用して自己整合的にチャネル領域を形成する方法が広く用いられている。炭化珪素を用いたパワーＭＯＳＦＥＴにおいても同様の方法（第一の方法）が開示されている（例えば、上記した特許文献１参照。）。しかしながら、当該第一の方法は、炭化珪素中における不純物の拡散係数が極めて小さいことから、短チャネル効果を起こさない程度に十分に長いチャネル長を有するチャネル領域を形成するために高温長時間の拡散時間を要するため、実用的ではない。
　一方、サイドウォールを利用して自己整合的にチャネル領域を形成する方法（第二の方法）も提案されている（例えば、上記した特許文献２参照。）。しかしながら、当該第二の方法では、短チャネル効果を起こさない程度に十分に長いチャネル長を有するチャネル領域を形成するためには、サイドウォールを構成する膜（例えばＳｉＯ２膜）を厚く形成する必要があることから、サイドウォールの上面が顕著にラウンド化し、これによりチャネル長を精度良く形成するのが極めて困難であるという問題がある。
　そこで、ｐ型ボディ領域を形成した後に当該ｐ型ボディ領域にｎ＋＋ソース領域を合わせてチャネル領域を形成する方法（第三の方法）が考えられる。しかしながら、当該第三の方法では、２回のマスク工程によりチャネル領域が形成されることから、マスク合わせ誤差によりチャネル長を精度良く画定するのが困難であるという問題がある。
　その結果、当該第三の方法においては、マスク合わせ誤差を考慮してチャネル長を長めに設定する必要が生じるため、チャネル抵抗ひいてはデバイスとしてのオン抵抗が大きくなり、また、ゲート容量も大きくなる。
　そこで、本発明は、上記した問題を解決するためになされたもので、１回のマスク工程でチャネル領域を形成可能、かつ、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定可能な、炭化珪素半導体装置及びその製造方法を提供することを目的とする。
［１］本発明の第一の態様に係る炭化珪素半導体装置は、第一導電型エピタキシャル層と、前記第一導電型エピタキシャル層の表面に形成され、前記第一導電型エピタキシャル層よりも不純物濃度が高い第一導電型の第一半導体領域と、前記第一導電型の第一半導体領域よりも深い位置に形成された第二導電型ボディ領域と、前記第一導電型エピタキシャル層の表面側から前記第一導電型の第一半導体領域を貫通して前記第二導電型ボディ領域に達するように形成され、前記第二導電型ボディ領域よりも不純物濃度が低い第二導電型チャネル領域と、前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に向けて形成され、前記第一導電型の第一半導体領域よりも不純物濃度が高い第一導電型の第二半導体領域と、前記第一導電型エピタキシャル層の表面側から前記第一導電型の第一半導体領域を貫通して前記第二導電型ボディ領域に達するように形成され、前記第二導電型ボディ領域よりも不純物濃度が高い第二導電型ボディコンタクト領域と、少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記第二導電型チャネル領域及び前記第一導電型の第二半導体領域は、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型の第一半導体領域が残存し、かつ、前記第二導電型チャネル領域と前記第一導電型の第一半導体領域との境界面のうち外周側の境界面が平面視で前記第二導電型ボディ領域の外周面よりも内側に位置するような平面位置に形成されていることを特徴とする。
　なお、本発明の第一の態様に係る炭化珪素半導体装置において、前記第二導電型チャネル領域は、前記第一導電型エピタキシャル層の表面側から前記第一導電型の第一半導体領域を貫通して前記第二導電型ボディ領域に達する領域に位置し、前記第二導電型ボディ領域よりも不純物濃度が低い第二導電型チャネル領域と言うこともできる。また、前記第二導電型ボディコンタクト領域は、前記第一導電型エピタキシャル層の表面側から前記第一導電型の第一半導体領域を貫通して前記第二導電型ボディ領域に達する領域に位置し、前記第二導電型ボディ領域よりも不純物濃度が高い第二導電型ボディコンタクト領域と言うこともできる。
［２］本発明の第一の態様に係る炭化珪素半導体装置においては、前記ゲート電極の端部は、平面視で前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型の第一半導体領域上に位置することが好ましい。
［３］本発明の第一の態様に係る炭化珪素半導体装置においては、前記ゲート電極の端部は、平面視で前記第一導電型の第二半導体領域上に位置することが好ましい。
［４］本発明の第一の態様に係る炭化珪素半導体装置においては、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型の第一半導体領域と、前記第一導電型の第二半導体領域との間に、不純物濃度が前記第一導電型の第一半導体領域より高く前記第一導電型の第二半導体領域より低い第一導電型の第三半導体領域が形成されており、前記ゲート電極の端部は、平面視で前記第一導電型の第三半導体領域上に位置することが好ましい。
［５］本発明の第二の態様に係る炭化珪素半導体装置は、第一導電型エピタキシャル層と、前記第一導電型エピタキシャル層の表面側における所定の深さ位置に形成された第二導電型ボディ領域と、前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に達するように形成され、前記第二導電型ボディ領域よりも不純物濃度が低い第二導電型チャネル領域と、前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に向けて形成され、前記第一導電型エピタキシャル層よりも不純物濃度が高い第一導電型の第二半導体領域と、前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に達するように形成され、前記第二導電型ボディ領域よりも不純物濃度が高い第二導電型ボディコンタクト領域と、少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記第二導電型チャネル領域及び前記第一導電型の第二半導体領域は、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型エピタキシャル層が残存し、かつ、前記第二導電型チャネル領域と前記第一導電型エピタキシャル層との境界面のうち外周側の境界面が平面視で前記第二導電型ボディ領域の外周面よりも内側に位置するような平面位置に形成されていることを特徴とする。
　なお、本発明の第二の態様に係る炭化珪素半導体装置において、前記第二導電型チャネル領域は、前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に達する領域に位置し、前記第二導電型ボディ領域よりも不純物濃度が低い第二導電型チャネル領域と言うこともできる。また、前記第二導電型ボディコンタクト領域は、前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に達する領域に位置し、前記第二導電型ボディ領域よりも不純物濃度が高い第二導電型ボディコンタクト領域と言うこともできる。
［６］本発明の第二の態様に係る炭化珪素半導体装置においては、前記ゲート電極の端部は、平面視で前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型エピタキシャル層上に位置することが好ましい。
［７］本発明の第二の態様に係る炭化珪素半導体装置においては、前記ゲート電極の端部は、平面視で前記第一導電型の第二半導体領域上に位置することが好ましい。
［８］本発明の第二の態様に係る炭化珪素半導体装置においては、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型エピタキシャル層と、前記第一導電型の第二半導体領域との間に、不純物濃度が前記第一導電型エピタキシャル層より高く前記第一導電型の第二半導体領域より低い第一導電型の第三半導体領域が形成されており、前記ゲート電極の端部は、平面視で前記第一導電型の第三半導体領域上に位置することが好ましい。
［９］本発明の第一の態様に係る炭化珪素半導体装置の製造方法は、上記した本発明の第一の態様に係る炭化珪素半導体装置を製造するための炭化珪素半導体装置の製造方法であって、前記第一導電型エピタキシャル層を備える炭化珪素半導体基板を準備する炭化珪素半導体基板準備工程と、第二導電型不純物の最大濃度を示す深さ位置が、前記第二導電型チャネル領域の底面となる深さ位置よりも深くなるように、前記第一導電型エピタキシャル層の表面に前記第二導電型ボディ領域を形成する第二導電型ボディ領域形成工程と、前記第二導電型ボディ領域の表面に前記第一導電型の第一半導体領域を形成する第一導電型の第一半導体領域形成工程と、前記第一導電型の第一半導体領域内に、前記第二導電型チャネル領域、前記第一導電型の第二半導体領域及び第二導電型ボディコンタクト領域を形成する第二導電型チャネル領域等形成工程と、前記少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して前記ゲート電極を形成するゲート電極形成工程とを含み、前記第二導電型チャネル領域等形成工程においては、前記第二導電型チャネル領域及び前記第一導電型の第二半導体領域が、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型の第一半導体領域が残存し、かつ、前記第二導電型チャネル領域と前記第一導電型の第一半導体領域との境界面のうち外周側の境界面が平面視で前記第二導電型ボディ領域の外周面よりも内側に位置するような平面位置に形成されるように、前記第二導電型チャネル領域、前記第一導電型の第二半導体領域及び第二導電型ボディコンタクト領域を形成することを特徴とする。
　なお、本発明の第一の態様に係る炭化珪素半導体装置の製造方法において、前記ゲート電極形成工程においては、前記ゲート電極の端部が、平面視で前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型の第一半導体領域上に位置するように前記ゲート電極を形成することが好ましい。
　また、本発明の第一の態様に係る炭化珪素半導体装置の製造方法において、前記ゲート電極形成工程においては、前記ゲート電極の端部が、平面視で前記第一導電型の第二半導体領域上に位置するように前記ゲート電極を形成することが好ましい。
　また、本発明の第一の態様に係る炭化珪素半導体装置の製造方法において、前記第二導電型チャネル領域等形成工程においては、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型の第一半導体領域と、前記第一導電型の第二半導体領域との間に、不純物濃度が前記第一導電型の第一半導体領域より高く前記第一導電型の第二半導体領域より低い第一導電型の第三半導体領域を形成するとともに、前記ゲート電極形成工程においては、前記ゲート電極の端部が、平面視で前記第一導電型の第三半導体領域上に位置するように前記ゲート電極を形成することが好ましい。
［１０］本発明の第二の態様に係る炭化珪素半導体装置の製造方法は、上記した本発明の第二の態様に係る炭化珪素半導体装置を製造するための炭化珪素半導体装置の製造方法であって、前記第一導電型エピタキシャル層を備える炭化珪素半導体基板を準備する炭化珪素半導体基板準備工程と、前記第一導電型エピタキシャル層の表面における、所定の深さ領域に前記第二導電型ボディ領域を形成する第二導電型ボディ領域形成工程と、前記第一導電型エピタキシャル層の表面に、前記第二導電型チャネル領域、前記第一導電型の第二半導体領域及び第二導電型ボディコンタクト領域を形成する第二導電型チャネル領域等形成工程と、前記少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して前記ゲート電極を形成するゲート電極形成工程とを含み、前記第二導電型チャネル領域等形成工程においては、前記第二導電型チャネル領域及び前記第一導電型の第二半導体領域が、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型エピタキシャル層が残存し、かつ、前記第二導電型チャネル領域と前記第一導電型エピタキシャル層との境界面のうち外周側の境界面が平面視で前記第二導電型ボディ領域の外周面よりも内側に位置するような平面位置に形成されるように、前記第二導電型チャネル領域、前記第一導電型の第二半導体領域及び第二導電型ボディコンタクト領域を形成することを特徴とする。
　なお、本発明の第二の態様に係る炭化珪素半導体装置の製造方法において、前記ゲート電極形成工程においては、前記ゲート電極の端部が、平面視で前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型エピタキシャル層上に位置するように前記ゲート電極を形成することが好ましい。
　また、本発明の第二の態様に係る炭化珪素半導体装置の製造方法において、前記ゲート電極形成工程においては、前記ゲート電極の端部が、平面視で前記第一導電型の第二半導体領域上に位置するように前記ゲート電極を形成することが好ましい。
　また、本発明の第二の態様に係る炭化珪素半導体装置の製造方法において、前記第二導電型チャネル領域等形成工程においては、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型エピタキシャル層と、前記第一導電型の第二半導体領域との間に、不純物濃度が前記第一導電型エピタキシャル層より高く前記第一導電型の第二半導体領域より低い第一導電型の第三半導体領域を形成するとともに、前記ゲート電極形成工程においては、前記ゲート電極の端部が、平面視で前記第一導電型の第三半導体領域上に位置するように前記ゲート電極を形成することが好ましい。
　本発明の炭化珪素半導体装置及びその製造方法によれば、上記第三の方法と異なり、チャネル領域を１回のマスク工程で形成することが可能となることから、マスク合わせ誤差によりチャネル長を精度良く画定するのが困難であるという問題がなくなる。また、本発明の炭化珪素半導体装置及びその製造方法によれば、上記した第一の方法や第二の方法のように二重拡散法やサイドウォールを利用することなく所定のチャネル長を画定できることから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。
　なお、特開２００７－１３０５８号公報には、第一導電型の第一半導体領域（ｎ型蓄積チャネル層８２４）を貫通して第二導電型ボディ領域（ｐ型ボディ層８３２）に達するように形成された第二導電型チャネル領域（ｐ型層８２７）を備える炭化珪素半導体装置（ＭＯＳＦＥＴ８００）が記載されている（図１９参照。）。しかしながら、当該炭化珪素半導体装置８００においては、ｐ型層８２７の底面がｎ－型ドリフト層８３４に露出していることから、ｐ型層８２７とｎ－型ドリフト層８３４との境界面のうちｐ型層８２７の底面部分の境界面からｐ型層８２７の表面に向かって空乏層が延びてくるため、トランジスタのしきい値が変動したりパンチスルーが生じたりするという問題が起こり易くなる。
　これに対して、本発明の炭化珪素半導体装置によれば、第二導電型チャネル領域と第一導電型の第一半導体領域との境界面のうち外周側の境界面が平面視で第二導電型ボディ領域の外周面よりも内側に位置するような平面位置に形成されていることことから、第二導電型チャネル領域の底面はすべて第二導電型ボディ領域に覆われることとなる。このため、第二導電型チャネル領域の底面から第二導電型チャネル領域の表面に空乏層が延びることがなくなり、トランジスタのしきい値が変動したりパンチスルーが生じたりするという問題が起こり難くなる。
　また、特開２０１４－２９９５２号公報には、第一導電型の第一半導体領域（第１領域９１１）を貫通して第二導電型ボディ領域（ベース領域９２０）に達するように形成された第二導電型チャネル領域（ベース領域９２０と第１領域９１１とが重なる領域９９１）を備える炭化珪素半導体装置（ＭＯＳＦＥＴ９００）が記載されている（図２０参照。）。しかしながら、当該炭化珪素半導体装置９００においては、特開２０１４－２９９５２号公報の図４及び図５からも分かるように、２回のマスク工程により領域９９１を形成していることから、マスク合わせ誤差によりチャネル長を精度良く画定するのが困難であるという問題を解決することはできない。
実施形態１に係る炭化珪素半導体装置１００を説明するために示す図である。図１（ａ）は炭化珪素半導体装置１００の要部断面図であり、図１（ｂ）は図１（ａ）のＡ１－Ａ１’断面図であり、図１（ｃ）は図１（ａ）のＡ２－Ａ２’断面図である。 実施形態１に係る炭化珪素半導体装置１００の製造工程を説明するために示す図である。図２（ａ）は実施形態１に係る炭化珪素半導体装置１００の製造工程を示す要部断面図であり、図２（ｂ）は図２（ａ）のＡ３－Ａ３’に沿った不純物濃度プロファイルを示す図である。 実施形態１に係る炭化珪素半導体装置１００の製造工程を説明するために示す図である。図３（ａ）は実施形態１に係る炭化珪素半導体装置１００の製造工程を示す要部断面図であり、図３（ｂ）は図３（ａ）のＡ３－Ａ３’に沿った不純物濃度プロファイルを示す図である。 実施形態１に係る炭化珪素半導体装置１００の製造工程を説明するために示す図である。図４（ａ）は実施形態１に係る炭化珪素半導体装置１００の製造工程を示す要部断面図であり、図４（ｂ）は図４（ａ）のＡ３－Ａ３’に沿った不純物濃度プロファイルを示す図である。 実施形態１に係る炭化珪素半導体装置１００の製造工程を説明するために示す図である。図５（ａ）は実施形態１に係る炭化珪素半導体装置１００の製造工程を示す要部断面図であり、図５（ｂ）は図５（ａ）のＡ３－Ａ３’に沿った不純物濃度プロファイルを示す図である。 実施形態１に係る炭化珪素半導体装置１００の製造工程を示す要部断面図である。 実施形態１に係る炭化珪素半導体装置１００の製造工程を示す要部断面図である。 実施形態１に係る炭化珪素半導体装置１００の製造工程を示す要部断面図である。 実施形態１に係る炭化珪素半導体装置１００の製造工程を示す要部断面図である。 実施形態２に係る炭化珪素半導体装置１０２の要部断面図である。 実施形態３に係る炭化珪素半導体装置１０４の要部断面図である。 実施形態４に係る炭化珪素半導体装置１０６の要部断面図である。 実施形態４に係る炭化珪素半導体装置１０６の製造工程を示す要部断面図である。 実施形態５に係る炭化珪素半導体装置１０８を説明するために示す図である。図１４（ａ）は炭化珪素半導体装置１０８の要部断面図であり、図１４（ｂ）は図１４（ａ）のＡ１－Ａ１’断面図であり、図１４（ｃ）は図１４（ａ）のＡ２－Ａ２’断面図である。 実施形態５に係る炭化珪素半導体装置１０８の製造工程を説明するために示す図である。図１５（ａ）は実施形態５に係る炭化珪素半導体装置１０８の製造工程を示す要部断面図であり、図１５（ｂ）は図１５（ａ）のＡ３－Ａ３’に沿った不純物濃度プロファイルを示す図である。 実施形態５に係る炭化珪素半導体装置１０８の製造工程を説明するために示す図である。図１６（ａ）は実施形態５に係る炭化珪素半導体装置１０８の製造工程を示す要部断面図であり、図１６（ｂ）は図１６（ａ）のＡ３－Ａ３’に沿った不純物濃度プロファイルを示す図である。 実施形態６に係る炭化珪素半導体装置２００の要部断面図である。 従来の炭化珪素半導体装置７００の要部断面図である。 特開２００７－１３０５８号公報に記載された炭化珪素半導体装置８００の要部断面図である。図１９中、符号８００はＭＯＳＦＥＴを示し、符号８２０はソース電極を示し、符号８２２はｎ＋型ソース層を示し、符号８２４はｎ型蓄積チャネル層を示し、符号８２６はゲ－ト酸化膜を示し、符号８２７はｐ型層を示し、符号８２８はゲート電極を示し、符号８３２はｐ型ボディ層を示し、符号８３４はｎ－型ドリフト層を示し、符号８３６はｎ＋型ドレイン層を示し、符号８３８はドレイン電極を示す。 特開２０１４－２９９５２号公報に記載された炭化珪素半導体装置９００の要部断面図である。図２０中、符号９００はトランジスタを示し、符号９０１は構造体を示し、符号９０１ａは上面を示し、符号９１０はドリフト領域を示し、符号９１１は第１領域を示し、符号９１２は第２領域を示し、符号９１５は基板を示し、符号９１５ａは第１面を示し、符号９１５ｂは第２面を示し、符号９２０はベース領域を示し、符号９２０ｂは下端を示し、符号９３０はソース領域を示し、符号９４０はゲート絶縁膜を示し、符号９５０はゲート電極を示し、符号９５１はソース電極を示し、符号９５２はドレイン電極を示し、符号９５５はコンタクトを示し、符号９８０は層間絶縁膜を示す。
　以下、本発明の炭化珪素半導体装置及びその製造方法について、図に示す実施形態に基づいて説明する。
［実施形態１］
１．実施形態１に係る炭化珪素半導体装置
　実施形態１に係る炭化珪素半導体装置１００は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態１に係る炭化珪素半導体装置１００は、パワーＭＯＳＦＥＴである。
　なお、以下の実施形態では、ｎ型においてはｎ－，ｎ，ｎ＋，ｎ＋＋の順に、ｐ型においてはｐ－，ｐ，ｐ＋＋の順に、それぞれ当該導電型の不純物濃度が高くなっていることを示す。これらは、不純物濃度の相対的な大小の概略を示すものであり、例えばｎ＋型の領域は、ｎ－型の領域及びｎ型の領域よりも高く、かつ、ｎ＋＋型の領域よりも低い不純物濃度を有するが、必ずしも特定の同じ不純物濃度を有するとは限らない。
　実施形態１に係る炭化珪素半導体装置１００は、図１に示すように、ｎ＋型低抵抗炭化珪素基板１１０と、ｎ＋型低抵抗炭化珪素基板１１０の第一主面側の表面に形成されたｎ－型エピタキシャル層１１２と、ｎ－型エピタキシャル層１１２の表面に形成されたｎ型半導体領域１１４と、ｎ型半導体領域１１４よりも深い位置に形成されたｐ型ボディ領域１１６と、ｎ－型エピタキシャル層１１２の表面側からｎ型半導体領域１１４を貫通してｐ型ボディ領域１１６に達するように形成されたｐ－型チャネル領域１１８と、ｎ－型エピタキシャル層の表面側からｐ型ボディ領域に向けて形成されたｎ＋＋型ソース領域１２０と、ｎ－型エピタキシャル層の表面側からｎ型半導体領域１１４を貫通してｐ型ボディ領域１１６に達するように形成されたｐ＋＋型ボディコンタクト領域１２２と、少なくともｐ－型チャネル領域１１８上にゲート絶縁膜１２４を介して形成されたゲート電極１２６とを備える。そして、実施形態１に係る炭化珪素半導体装置１００においては、ｐ－型チャネル領域１１８及びｎ＋＋型ソース領域１２０は、ｐ－型チャネル領域１１８とｎ＋＋型ソース領域１２０との間にｎ型半導体領域１１４が残存し、かつ、ｐ－型チャネル領域１１８とｎ型半導体領域１１４との境界面のうち外周側の境界面が平面視でｐ型ボディ領域１１６の外周面よりも内側に位置するような平面位置に形成されている。
　ここで、ｎ－型エピタキシャル層１１２が本発明の第一導電型エピタキシャル層に相当し、ｎ型半導体領域１１４が本発明の第一導電型の第一半導体領域に相当し、ｐ型ボディ領域１１６が本発明の第二導電型ボディ領域に相当し、ｐ－型チャネル領域１１８が本発明の第二導電型チャネル領域に相当し、ｎ＋＋型ソース領域が本発明の第一導電型の第二半導体領域に相当し、ｐ＋＋型ボディコンタクト領域１２２が第二導電型ボディコンタクト領域に相当する。
　なお、図１ではｎ型半導体領域１１４、ｐ－型チャネル領域１１８、ｎ＋＋型ソース領域１２０、ｐ＋＋型ボディコンタクト領域１２２がすべて同じ深さに描かれているが、必ずしもこの通りである必要はなく、それぞれ異なった深さであってもよい。
　実施形態１に係る炭化珪素半導体装置１００においては、ゲート電極１２６の端部は、平面視でｐ－型チャネル領域１１８とｎ＋＋型ソース領域１２０との間に残存するｎ型半導体領域１１４上に位置する。
　実施形態１に係る炭化珪素半導体装置１００においては、平面視でｐ－型チャネル領域１１８とｎ型半導体領域１１４との境界面のうち外周側の境界面と、ｐ型ボディ領域１１６の外周面との間隔ａは、例えば０．１μｍ≦ａ≦０．５μｍの関係を満たす。
　間隔ａが狭すぎると、製造誤差によって、平面視でｐ－型チャネル領域１１８の底面がｎ型半導体領域１１４またはｎ－型エピタキシャル層１１２と接するものが生じることがあり、その結果、トランジスタのしきい値が変動したりパンチスルーが生じたりするおそれがある。一方、間隔ａが広すぎると、図１の左右方向の単位長さあたりに作製できるチャネルの数が減ることになるので、オン抵抗が増大する。
　なお、図１中、符号１２８は層間絶縁膜を示し、符号１３０はソース電極を示し、符号１３２はドレイン電極を示す。また、本明細書において、ｎ＋型低抵抗炭化珪素基板１１０とｎ－型エピタキシャル層１１２とのうちｎ－型エピタキシャル層１１２が形成されている側の主面を第一主面といい、当該第一主面とは反対側の主面を第二主面という。
　ｎ＋型低抵抗炭化珪素基板１１０は、例えば、不純物として窒素が１～１０×１０１８ｃｍ－３程度ドープされたｎ＋型の半導体である低抵抗炭化珪素基板である。炭化珪素（ＳｉＣ）は、周知の通り、Ｃ原子およびＳｉ原子の配列によって、２Ｈ，３Ｃ，４Ｈ，６Ｈ，８Ｈ，１０Ｈ，１５Ｒ等の結晶構造の異なる種類が存在するが、いずれの結晶構造の炭化珪素であってもｎ＋型低抵抗炭化珪素基板１１０として用いることができる。
　ｎ－型エピタキシャル層１１２の厚さは、例えば５～１５μｍ程度である。ｎ－型エピタキシャル層１１２の不純物濃度は、例えば０．５～１．５×１０１６ｃｍ－３程度である。
　ｎ型半導体領域１１４の深さは、例えば０．４～０．８μｍ程度である。ｎ型半導体領域１１４の不純物濃度は、例えば２～３×１０１６ｃｍ－３程度である。ｎ型半導体領域１１４は、ｎ－型エピタキシャル層１１２の第一主面側の表面からｎ型不純物イオン（例えばＮイオン）を注入することにより形成する。
　ｐ型ボディ領域１１６の最浅部の深さは、例えば０．０５～０．５μｍ程度であり、ｐ型ボディ領域１１６の最深部の深さは、例えば１．０～２．０μｍ程度である。ｐ型ボディ領域１１６においては最も不純物濃度の高い深さ位置は、例えば０．６～０．９μｍの深さ位置であり、その部分の不純物濃度は、例えば２×１０１７～１×１０１９ｃｍ－３程度である。ｐ型ボディ領域１１６は、ｎ－型エピタキシャル層１１２の第一主面側の表面からｐ型不純物イオン（例えばＡｌイオン）を注入することにより形成する。
　ｐ－型チャネル領域１１８の深さは、例えば０．２～０．５μｍ程度（ｐ型ボディ領域１１６に到達しない深さを除く。）である。ｐ－型チャネル領域１１８の不純物濃度は、例えば０．５～５×１０１７ｃｍ－３程度である。ｐ－型チャネル領域１１８は、ｎ－型エピタキシャル層１１２の第一主面側の表面からｐ型不純物イオン（例えばＡｌイオン）を注入することにより形成する。
　ｎ＋＋型ソース領域１２０の深さは、例えば０．２～０．６μｍ程度である。ｎ＋＋型ソース領域１２０の不純物濃度は、例えば１～５０×１０１９ｃｍ－３程度である。ｎ＋＋型ソース領域１２０は、ｎ－型エピタキシャル層１１２の第一主面側の表面からｎ型不純物イオン（例えばＰイオン）を注入することにより形成する。
　ｐ＋＋型ボディコンタクト領域１２２の深さは、例えば０．２～０．６μｍ程度（ｐ型ボディ領域１１６に到達しない深さを除く。）である。ｐ＋＋型ボディコンタクト領域１２２の不純物濃度は、例えば１～５０×１０１９ｃｍ－３程度である。ｐ＋＋型ボディコンタクト領域１２２は、ｎ－型エピタキシャル層１１２の第一主面側の表面からｐ型不純物イオン（例えばＡｌイオン）を注入することにより形成する。
　実施形態１に係る炭化珪素半導体装置１００においては、ｐ－型チャネル領域１１８の紙面の横方向に沿った長さ（チャネル長）は、例えば０．５～１．０μｍ程度である。また、ｐ－型チャネル領域１１８とｎ＋＋型ソース領域１２０の間隔は、例えば０．１～０．３μｍ程度である。
２．実施形態１に係る炭化珪素半導体装置の製造方法
　実施形態１に係る炭化珪素半導体装置１００は、以下に示す製造方法（実施形態１に係る炭化珪素半導体装置の製造方法）により製造することができる。
　以下、図２～図９を用いて、実施形態１に係る炭化珪素半導体装置の製造方法を工程に沿って説明する。なお、図２（ｂ）、図３（ｂ）、図４（ｂ）及び図５（ｂ）中、横軸方向は第一主面を基準とした深さを示しており、符号ｄ０は第一主面における深さを示し、符号ｄ１はｎ型半導体領域１１４の底部の深さを示し、符号ｄ２はｐ型ボディ領域１１６の底部の深さを示し、符号ｄ３はｎ－型エピタキシャル層１１２とｎ＋型低抵抗炭化珪素基板１１０との境界面の深さを示し、符号ｄ４は第二主面における深さを示す。
１．炭化珪素半導体基板準備工程
　まず、ｎ＋型低抵抗炭化珪素基板１１０と、ｎ＋型低抵抗炭化珪素基板１１０の第一主面側の表面に形成されたｎ－型エピタキシャル層１１２とを備える炭化珪素半導体基板を準備する（図２参照。）。
２．ｐ型ボディ領域形成工程
　次に、ｎ－型エピタキシャル層１１２の表面に所定のマスクＭ１を形成した後、当該マスクＭ１を介してＡｌイオンを注入することによりｐ型ボディ領域１１６を形成する（図３（ａ）参照。）。このとき、ｐ型不純物の最大濃度を示す深さ位置が、ｐ－型チャネル領域１１８の底面となる深さ位置よりも深くなるように（具体的には例えば０．６～０．９μｍの深さ位置に）、ｎ－型エピタキシャル層１１２の表面にｐ型ボディ領域１１６を形成する（図３（ｂ）参照。）。
３．ｎ型半導体領域形成工程
　次に、マスクＭ１を除去した後、ｎ型不純物イオンを注入することにより、ｎ－型エピタキシャル層１１２の表面にｎ型半導体領域１１４を形成する（図４（ａ）参照。）。このとき、ｎ型半導体領域１１４においてｎ型不純物の濃度がｐ型不純物の濃度よりも高くなる条件でイオン注入を行う（図４（ｂ）参照。）。ｎ型半導体領域１１４は、炭化珪素半導体装置１００における能動領域の全域に形成する。
４．ｐ－型チャネル領域等形成工程
　次に、ｎ型半導体領域１１４内に、ｐ－型チャネル領域１１８を形成するｐ－型チャネル領域形成工程（図５参照。）と、ｐ＋＋型ボディコンタクト領域１２２を形成するｐ＋＋型ボディコンタクト領域形成工程（図６参照。）と、ｎ＋＋型ソース領域１２０を形成するｎ＋＋型半導体領域形成工程（図７参照。）を順次実施する。
（１）ｐ－型チャネル領域形成工程
　まず、ｎ－型エピタキシャル層１１２の表面に所定のマスクＭ２を形成した後、当該マスクＭ２を介してｐ型不純物イオン（例えばＡｌイオン）を注入することにより、ｎ型半導体領域１１４内にｐ－型チャネル領域１１８を形成する（図５（ａ）参照。）。このとき、ｐ－型チャネル領域１１８は、ｎ型半導体領域１１４を貫通してｐ型ボディ領域１１６に達するようにｎ型半導体領域１１４内に形成する（図５（ｂ）参照。）。また、ｐ－型チャネル領域１１８は、ｐ－型チャネル領域１１８とｎ型半導体領域１１４との境界面のうち外周側の境界面が平面視でｐ型ボディ領域１１６の外周面よりも内側に位置するような平面位置に形成する。
（２）ｐ＋＋型ボディコンタクト領域形成工程
　次に、マスクＭ２を除去した後、ｎ－型エピタキシャル層１１２の表面に所定のマスクＭ３を形成した後、当該マスクＭ３を介してｐ型不純物イオン（例えばＡｌイオン）を注入することにより、ｎ型半導体領域１１４内に、ｐ＋＋型ボディコンタクト領域１２２を形成する（図６参照。）。このとき、ｐ＋＋型ボディコンタクト領域１２２は、ｎ型半導体領域１１４を貫通してｐ型ボディ領域１１６に達するようにｎ型半導体領域１１４内に形成する。
（３）ｎ＋＋型半導体領域形成工程
　次に、マスクＭ３を除去した後、ｎ－型エピタキシャル層１１２の表面に所定のマスクＭ４を形成した後、当該マスクＭ４を介してｎ型不純物イオンを注入することにより、ｎ型半導体領域１１４内に、ｎ＋＋型ソース領域１２０を形成する（図７参照。）。このとき、ｎ＋＋型ソース領域１２０は、ｎ型半導体領域１１４を貫通してｐ型ボディ領域１１６に達するようにｎ型半導体領域１１４内に形成する。また、ｎ＋＋型ソース領域１２０は、ｐ－型チャネル領域１１８とｎ＋＋型ソース領域１２０との間にｎ型半導体領域１１４が残存するような平面位置に形成する。なお、ｎ＋＋型ソース領域１２０は、ｐ型ボディ領域１１６に達しないように形成してもよい。
５．ゲート電極形成工程
　次に、マスクＭ４を除去し、活性化アニールを行った後、少なくともｐ－型チャネル領域１１８上にゲート絶縁膜１２４を介してゲート電極１２６を形成する（図８参照。）。
６．ソース電極及びドレイン電極形成工程
　次に、ゲート電極１２６を覆うとともに、ｎ＋＋型ソース領域１２０とｐ＋＋型ボディコンタクト領域１２２のそれぞれについて少なくとも一部が露出するように、層間絶縁膜１２８を形成し（図９参照。）、その後、ｎ－型エピタキシャル層１１２及び層間絶縁膜１２８を覆うとともに、ｎ＋＋型ソース領域１２０及びｐ＋＋型ボディコンタクト領域１２２にオーミック接触するソース電極１３０を形成する。さらに、ｎ＋型低抵抗炭化珪素基板１１０の表面（裏面）にオーミック接触するドレイン電極１３２を形成する（図１参照。）。
　以上の工程を実施することにより、実施形態１に係る炭化珪素半導体装置１００を製造することができる。
　なお、ｐ型ボディ領域形成工程、ｎ型半導体領域形成工程、ｐ－型チャネル領域等形成工程は、必ずしも上記した順序で行う必要はないが、注入されたイオン同士が干渉する可能性がある場合には、上記した順序とするのが、設計が容易である。また、ｐ－型チャネル領域等形成工程に含まれるｐ－型チャネル領域形成工程、ｐ＋＋型ボディコンタクト領域形成工程、ｎ＋＋型半導体領域形成工程についても、必ずしも上記した順序で行う必要はない。
３．実施形態１に係る炭化珪素半導体装置及びその製造方法の効果
　実施形態１に係る炭化珪素半導体装置１００及びその製造方法によれば、上記した従来の第三の方法と異なり、チャネル領域を１回のマスク工程で形成することが可能となることから、マスク合わせ誤差によりチャネル長を精度良く画定するのが困難であるという問題がなくなる。また、実施形態１に係る炭化珪素半導体装置１００及びその製造方法によれば、上記した第一の方法や第二の方法のように二重拡散法やサイドウォールを利用することなく所定のチャネル長を画定できることから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。
　また、実施形態１に係る炭化珪素半導体装置１００及びその製造方法によれば、ｐ－型チャネル領域１１８とｎ型第一半導体領域１１４との境界面のうち外周側の境界面が平面視でｐ型ボディ領域１１６の外周面１１６ａよりも内側に位置するような平面位置に形成されていることことから、ｐ－型チャネル領域１１８の底面はすべてｐ型ボディ領域１１６に覆われることとなる。このため、ｐ－型チャネル領域１１８の底面からｐ－型チャネル領域１１８の表面に向かって空乏層が延びることがなくなり、トランジスタのしきい値が変動したりパンチスルーが生じたりするという問題が起こり難くなる。
　また、実施形態１に係る炭化珪素半導体装置１００及びその製造方法によれば、ｐ－型チャネル領域１１８及びｎ＋＋型ソース領域１２０は、ｐ－型チャネル領域１１８とｎ＋＋型ソース領域１２０との間にｎ型半導体領域１１４が残存するような平面位置に形成されていることから、ｐ－型チャネル領域形成工程においてｐ型不純物イオンを注入した部分が確実にｐ－型チャネル領域１１８となり、チャネル領域を１回のマスク工程で形成することが可能となる。
　また、実施形態１に係る炭化珪素半導体装置１００及びその製造方法によれば、ゲート電極１２６の端部が、平面的に見て、ｐ－型チャネル領域１１８とｎ＋＋型ソース領域１２０との間に残存するｎ型半導体領域１１４上に位置することから、仮にゲート電極１２６を形成する際にゲート電極１２６の端部に若干の位置ずれが生じたとしても、ゲート電極が確実にチャネル領域を覆うようになる。このため、チャネル長は常に一定の値に維持されるようになり、所望のチャネル長を精度良く画定することができる。
　また、実施形態１に係る炭化珪素半導体装置１００及びその製造方法によれば、ゲート電極１２６直下のＪＦＥＴ領域にｎ型不純物が導入されて低抵抗化されていることから、オン抵抗を低減できるという効果もある。
　なお、実施形態１に係る炭化珪素半導体装置１００においては、「ｎ＋＋型ソース領域１２０」と「ｎ＋＋型ソース領域１２０とｐ－型チャネル領域１１８との間に残存するｎ型半導体領域１１４」とがパワーＭＯＳＦＥＴのソース領域を構成することとなる。
［実施形態２］
　実施形態２に係る炭化珪素半導体装置１０２は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態２に係る炭化珪素半導体装置１０２は、パワーＭＯＳＦＥＴである。
　実施形態２に係る炭化珪素半導体装置１０２は、基本的には実施形態１に係る炭化珪素半導体装置１００と同様の構成を有するが、ゲート電極の端部の平面位置が実施形態１に係る炭化珪素半導体装置１００の場合と異なる。すなわち、実施形態２に係る炭化珪素半導体装置１０２においては、図１０に示すように、ゲート電極１２６の端部が平面的に見てｎ＋＋型ソース領域１２０上に位置する。
　このように、実施形態２に係る炭化珪素半導体装置１０２は、ゲート電極の端部の平面位置が実施形態１に係る炭化珪素半導体装置１００の場合と異なるが、実施形態１に係る炭化珪素半導体装置１００の場合と同様に構成されたｐ－型チャネル領域１１８を有することから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。また、トランジスタのしきい値が変動したりパンチスルーが生じたりするという問題が起こり難くなる。
　また、実施形態２に係る炭化珪素半導体装置１０２によれば、ゲート電極１２６の端部が平面的に見てｎ＋＋型ソース領域１２０上に位置することから、実施形態１に係る炭化珪素半導体装置１００の場合と同様に、仮にゲート電極１２６を形成する際にゲート電極１２６の端部に若干の位置ずれが生じたとしても、ゲート電極が確実にチャネル領域を覆うようになる。このため、チャネル長は常に一定の値に維持されるようになり、所望のチャネル長を精度良く画定することができる。
　また、実施形態２に係る炭化珪素半導体装置１０２によれば、ゲート電極１２６の端部が平面的に見てｎ＋＋型ソース領域１２０上に位置することから、実施形態１に係る炭化珪素半導体装置１００の場合よりもｐ－型チャネル領域１１８の表面全域にわたって確実にチャネルを形成でき、また、ｎ型半導体領域１１４の表面が蓄積状態になり抵抗が小さくなることから、実施形態１に係る炭化珪素半導体装置１００の場合よりもオン抵抗が小さくなる。
　なお、半導体装置が炭化珪素半導体装置である場合は、ｎ型半導体領域１１４の表面が蓄積状態になったとしても、なおもｎ＋＋型ソース領域１２０の方が低抵抗であることが一般的であるから、製造誤差が生じたとしてもｎ＋＋型ソース領域１２０とｐ－型チャネル領域１１８との間に確実にｎ型半導体領域１１４が残存するようにしつつ、ｎ＋＋型ソース領域１２０とｐ－型チャネル領域１１８をなるべく近づけるようにすることが望ましい。これにより、より一層オン抵抗が小さくなる。
　実施形態２に係る炭化珪素半導体装置１０２は、ゲート電極の端部の平面位置以外の点においては実施形態１に係る炭化珪素半導体装置１００の場合と同様の構成を有するため、実施形態１に係る炭化珪素半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態３］
　実施形態３に係る炭化珪素半導体装置１０４は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態３に係る炭化珪素半導体装置１０４は、パワーＭＯＳＦＥＴである。
　実施形態３に係る炭化珪素半導体装置１０４は、基本的には実施形態１に係る炭化珪素半導体装置１００と同様の構成を有するが、ゲート電極の端部の平面位置が実施形態１に係る炭化珪素半導体装置１００の場合と異なる。すなわち、実施形態３に係る炭化珪素半導体装置１０４においては、図１１に示すように、ゲート電極１２６の端部が、平面的に見て、ｎ＋＋型ソース領域１２０とｎ型半導体領域１１４との間に形成されたｎ＋型半導体領域１３４上に位置する。なお、実施形態３において、ｎ＋型半導体領域１３４が本発明の第一導電型の第三半導体領域に相当する。
　ｎ＋型半導体領域１３４の深さは、例えば０．２～０．６μｍ程度である。ｎ＋型半導体領域１３４の不純物濃度は、例えば０．５～１０×１０１８ｃｍ－３程度である。ｎ＋型半導体領域１３４は、ｎ－型エピタキシャル層１１２の第一主面側の表面からｎ型不純物イオン（例えばＮイオン）を注入することにより形成する。
　このように、実施形態３に係る炭化珪素半導体装置１０４は、ゲート電極の端部の平面位置が実施形態１に係る炭化珪素半導体装置１００の場合と異なるが、実施形態１に係る炭化珪素半導体装置１００の場合と同様に構成されたｐ－型チャネル領域１１８を有することから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。また、トランジスタのしきい値が変動したりパンチスルーが生じたりするという問題が起こり難くなる。
　また、実施形態３に係る炭化珪素半導体装置１０４によれば、ゲート電極１２６の端部が、ｎ＋＋型ソース領域１２０とｎ型半導体領域１１４との間に形成されたｎ＋型半導体領域１３４上に位置することから、実施形態１に係る炭化珪素半導体装置１００の場合と同様に、仮にゲート電極１２６を形成する際にゲート電極１２６の端部に位置ずれが生じたとしても、ゲート電極が確実にチャネル領域を覆うようになる。このため、チャネル長は常に一定の値に維持されるようになり、所望のチャネル長を精度良く画定することができる。
　また、実施形態３に係る炭化珪素半導体装置１０４によれば、ゲート電極１２６の端部が、ｎ＋＋型ソース領域１２０とｎ型半導体領域１１４との間に形成されたｎ＋型半導体領域１３４上に位置することから、実施形態２に係る炭化珪素半導体装置１０２の場合よりも、ゲート電極１２６に対向する炭化珪素半導体に含まれるイオン注入に起因する表面荒れや結晶欠陥が少なくなるので、表面荒れや結晶欠陥の影響が小さいデバイスを得ることができる。表面荒れや結晶欠陥の影響としては、例えば、ゲート耐圧や信頼性の低下がある。
　実施形態３に係る炭化珪素半導体装置１０４は、ゲート電極の端部の平面位置以外の点においては実施形態１に係る炭化珪素半導体装置１００の場合と同様の構成を有するため、実施形態１に係る炭化珪素半導体装置１００が有する効果のうち該当する効果を有する。
　実施形態３に係る炭化珪素半導体装置１０４は、ゲート電極の端部の位置がｎ＋＋型ソース領域１２０上かｎ＋型半導体領域１３４上かの違いはあるが、実施形態２の場合と同様に、ｎ型半導体領域１１４の表面が蓄積状態になり抵抗が小さくなることから、実施形態１に係る炭化珪素半導体装置１００の場合よりもオン抵抗が小さくなる。
　なお、半導体装置が炭化珪素半導体装置である場合は、ｎ型半導体領域１１４の表面が蓄積状態になったとしても、なおもｎ＋型半導体領域１３４の方が低抵抗であることが一般的であるから、製造誤差が生じたとしてもｎ＋型半導体領域１３４とｐ－型チャネル領域１１８との間に確実にｎ型半導体領域１１４が残存するようにしつつ、ｎ＋型半導体領域１３４とｐ－型チャネル領域１１８とをなるべく近づけるようにすることが望ましい。これにより、より一層オン抵抗が小さくなる。
　なお、実施形態３に係る炭化珪素半導体装置１０４においては、「ｎ＋＋型ソース領域１２０」と「ｎ＋型半導体領域１３４」と「ｎ＋型半導体領域１３４とｐ－型チャネル領域１１８との間に残存するｎ型半導体領域１１４」とがパワーＭＯＳＦＥＴのソース領域を構成することとなる。
［実施形態４］
　実施形態４に係る炭化珪素半導体装置１０６は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態４に係る炭化珪素半導体装置１０６は、パワーＭＯＳＦＥＴである。実施形態４に係る炭化珪素半導体装置１０６は、図１２に示すように、基本的には実施形態１に係る炭化珪素半導体装置１００とほぼ同様の構成を有する。
　実施形態４に係る炭化珪素半導体装置は、上記したように実施形態１に係る炭化珪素半導体装置１００とほぼ同様の構成を有するが、図１３に示すように、実施形態４に係る炭化珪素半導体装置の製造工程（ｎ型半導体領域形成工程）においてｐ＋＋型ボディコンタクト領域１２２に対応する部分にｎ型不純物イオンをイオン注入しないため、製造される炭化珪素半導体装置が、ｐ＋＋型ボディコンタクト領域１２２に対応する部分にｎ型不純物イオンがイオン注入されていない炭化珪素半導体装置である点で実施形態１に係る炭化珪素半導体装置１００とは異なる。
　このように、実施形態４に係る炭化珪素半導体装置は、ｐ＋＋型ボディコンタクト領域１２２に対応する部分にｎ型不純物イオンがイオン注入されていない点で実施形態１に係る炭化珪素半導体装置１００とは異なるが、実施形態１に係る炭化珪素半導体装置１００の場合と同様に構成されたｐ－型チャネル領域１１８を有することから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く実現することが可能となる。また、トランジスタのしきい値が変動したりパンチスルーが生じたりするという問題が起こり難くなる。
　また、実施形態４に係る炭化珪素半導体装置によれば、ｐ＋＋型ボディコンタクト領域１２２に対応する部分にｎ型不純物イオンがイオン注入されていないことから、ソース電極１３０とｐ＋＋型ボディコンタクト領域とのコンタクト抵抗をより一層低減できるという効果も得られる。
　実施形態４に係る炭化珪素半導体装置は、ｐ＋＋型ボディコンタクト領域１２２に対応する部分にｎ型不純物イオンがイオン注入されていない点以外の点においては実施形態１に係る炭化珪素半導体装置１００とは同様の構成を有するため、実施形態１に係る炭化珪素半導体装置１００が有する効果のうち該当する効果を有する。
　なお、本発明においては、ｐ＋＋型ボディコンタクト領域１２２だけでなく、隣接するｎ＋＋型ソース領域１２０に対応する領域の一部についても、ｎ型半導体領域１１４を形成する際にｎ型不純物イオンがイオン注入されないようにしてもよい。
［実施形態５］
　実施形態５に係る炭化珪素半導体装置１０８は、本発明の第二の態様に係る炭化珪素半導体装置である。実施形態５に係る炭化珪素半導体装置１０８は、パワーＭＯＳＦＥＴである。実施形態５に係る炭化珪素半導体装置１０８は、基本的には実施形態１に係る炭化珪素半導体装置１００とほぼ同様の構成を有する。
　実施形態５に係る炭化珪素半導体装置１０８は、上記したように、基本的には実施形態１に係る炭化珪素半導体装置１００とほぼ同様の構成を有するが、図１４に示すように、ｎ型半導体領域を有しない点で実施形態１に係る炭化珪素半導体装置１００とは異なる。すなわち、実施形態５に係る炭化珪素半導体装置１０８においては、「ｎ＋＋型ソース領域１２０とｐ－型チャネル領域１１８との間に残存する領域」が「ｎ型半導体領域」ではなくて「ｎ－型エピタキシャル層１１２」である。
　実施形態５に係る炭化珪素半導体装置１０８は、図１４に示すように、ｎ＋型低抵抗炭化珪素基板１１０と、ｎ＋型低抵抗炭化珪素基板１１０の第一主面側の表面に形成されたｎ－型エピタキシャル層１１２と、ｎ－型エピタキシャル層１１２の表面側における所定の深さ位置に形成されたｐ型ボディ領域１１６と、ｎ－型エピタキシャル層１１２の表面側からｐ型ボディ領域１１６に達するように形成されたｐ－型チャネル領域１１８と、ｎ－型エピタキシャル層１１２の表面側からｐ型ボディ領域１１６に向けて形成されたｎ＋＋型ソース領域１２０と、ｎ－型エピタキシャル層１１２の表面側からｐ型ボディ領域１１６に達するように形成されたｐ＋＋型ボディコンタクト領域１２２と、少なくともｐ－型チャネル領域１１８上にゲート絶縁膜１２４を介して形成されたゲート電極１２６とを備える。そして、ｐ－型チャネル領域１１８及びｎ＋＋型ソース領域１２０は、ｐ－型チャネル領域１１８とｎ＋＋型ソース領域１２０との間にｎ－型エピタキシャル層１１２が残存し、かつ、ｐ－型チャネル領域１１８とｎ－型エピタキシャル層１１２との境界面のうち外周側の境界面が平面視でｐ型ボディ領域１１６の外周面よりも内側に位置するような平面位置に形成されている。
　実施形態５に係る炭化珪素半導体装置１０８は、ｐ型ボディ領域形成工程において、ｎ－型エピタキシャル層１１２の表面における、所定の深さ領域にｐ型ボディ領域１１６を形成し（図１５参照。）、ｎ－型エピタキシャル層１１２の表面に、ｐ－型チャネル領域１１８（図１６参照。）、ｎ＋＋型ソース領域１２０及びｐ＋＋型ボディコンタクト領域１２２を形成すること以外は、実施形態１に係る炭化珪素半導体装置の製造方法と同様の工程を実施することにより製造することができる。
　このように、実施形態５に係る炭化珪素半導体装置１０８は、ｎ型半導体領域を有しない点で実施形態１に係る炭化珪素半導体装置１００とは異なるが、実施形態１に係る炭化珪素半導体装置１００の場合と同様に構成されたｐ－型チャネル領域１１８を有することから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。また、トランジスタのしきい値が変動したりパンチスルーが生じたりするという問題が起こり難くなる。
　また、実施形態５に係る炭化珪素半導体装置によれば、ｎ型半導体領域形成工程を省略できるという効果も得られる。
　実施形態５に係る炭化珪素半導体装置は、ｎ型半導体領域を有しない点以外の点においては実施形態１に係る炭化珪素半導体装置１００の場合と同様の構成を有するため、実施形態１に係る炭化珪素半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態６］
　実施形態６に係る炭化珪素半導体装置２００は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態６に係る炭化珪素半導体装置２００は、ＩＧＢＴである。図１７は、実施形態６に係る炭化珪素半導体装置２００の要部断面図である。図１７中、符号２１０はｐ＋型低抵抗炭化珪素基板を示し、符号２１２はｎ－型エピタキシャル層を示し、符号２１４はｎ型半導体領域を示し、符号２１６はｐ型ボディ領域を示し、符号２１８はｐ－型チャネル領域を示し、符号２２０はｎ＋＋型エミッタ領域を示し、符号２２２はｐ＋＋型ボディコンタクト領域を示し、符号２２４はゲート絶縁層を示し、符号２２６はゲート電極を示し、符号２２８は層間絶縁層を示し、符号２３０はエミッタ電極を示し、符号２３２はコレクタ電極を示す。なお、実施形態６において、ｎ＋＋型エミッタ領域２２０が本発明の第一導電型の第二半導体領域に相当する。
　実施形態６に係る炭化珪素半導体装置２００は、基本的には実施形態１に係る炭化珪素半導体装置１００とほぼ同様の構成を有するが、図１７に示すように、低抵抗炭化珪素基板としてｐ＋型低抵抗炭化珪素基板２１０を備える点で実施形態１に係る炭化珪素半導体装置１００とは異なる。すなわち、実施形態６に係る炭化珪素半導体装置２００はＩＧＢＴである。
　このように、実施形態６に係る炭化珪素半導体装置は、低抵抗炭化珪素基板としてｐ＋型低抵抗炭化珪素基板２１０を備え、ＩＧＢＴである点で実施形態１に係る炭化珪素半導体装置１００とは異なるが、実施形態１に係る炭化珪素半導体装置１００の場合と同様に構成されたｐ－型チャネル領域１１８を有することから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。また、トランジスタのしきい値が変動したりパンチスルーが生じたりするという問題が起こり難くなる。
　なお、実施形態６に係る炭化珪素半導体装置２００は、低抵抗炭化珪素基板としてｐ＋型低抵抗炭化珪素基板２１０を備え、ＩＧＢＴである点以外の点においては実施形態１に係る炭化珪素半導体装置１００の場合と同様の構成を有するため、実施形態１に係る炭化珪素半導体装置１００が有する効果のうち該当する効果を有する。
　以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能である。
（１）上記の各実施形態においては、第一導電型をｎ型、第二導電型をｐ型として本発明を説明したが、本発明はこれに限定されるものではない。第一導電型をｐ型、第二導電型をｎ型としてもよい。
（２）上記の各実施形態においては、トランジスタがストライプ状に形成された炭化珪素半導体装置を例にとって本発明を説明したが、本発明はこれに限定されるものではない。本発明は、トランジスタがスクエア状に形成された炭化珪素半導体装置にも適用することができる。
１００，１０２，１０４，１０８，２００，７００…炭化珪素半導体装置、１１０，７１０…ｎ＋型低抵抗炭化珪素基板、１１２，２１２，７１２…ｎ－型エピタキシャル層、１１４，２１４，７１４…ｎ型半導体領域、１１６，２１６，７１６…ｐ型ボディ領域、１１６ａ…ｐ型ボディ領域１１６の外周面、１１８，２１８，３１８…ｐ－型チャネル領域、１２０，７２０…ｎ＋＋型ソース領域、１２２，２２２，７２２…ｐ＋＋型ボディコンタクト領域、１２４，２２４，７２４…ゲート絶縁層、１２６，２２６，７２６…ゲート電極、１２８，２２８，７２８…層間絶縁層、１３０，７３０…ソース電極、１３２，７２０…ドレイン電極、１３４…ｎ＋型半導体領域、２１０…ｐ＋型低抵抗炭化珪素基板、２２０…ｎ＋＋型エミッタ領域、２３０…エミッタ電極、２３２…コレクタ電極，Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６…マスク

Claims (10)

  1. 　第一導電型エピタキシャル層と、
    　前記第一導電型エピタキシャル層の表面に形成され、前記第一導電型エピタキシャル層よりも不純物濃度が高い第一導電型の第一半導体領域と、
    　前記第一導電型の第一半導体領域よりも深い位置に形成された第二導電型ボディ領域と、
    　前記第一導電型エピタキシャル層の表面側から前記第一導電型の第一半導体領域を貫通して前記第二導電型ボディ領域に達するように形成され、前記第二導電型ボディ領域よりも不純物濃度が低い第二導電型チャネル領域と、
    　前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に向けて形成され、前記第一導電型の第一半導体領域よりも不純物濃度が高い第一導電型の第二半導体領域と、
    　前記第一導電型エピタキシャル層の表面側から前記第一導電型の第一半導体領域を貫通して前記第二導電型ボディ領域に達するように形成され、前記第二導電型ボディ領域よりも不純物濃度が高い第二導電型ボディコンタクト領域と、
    　少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを備え、
    　前記第二導電型チャネル領域及び前記第一導電型の第二半導体領域は、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型の第一半導体領域が残存し、かつ、前記第二導電型チャネル領域と前記第一導電型の第一半導体領域との境界面のうち外周側の境界面が平面視で前記第二導電型ボディ領域の外周面よりも内側に位置するような平面位置に形成されていることを特徴とする炭化珪素半導体装置。
  2. 　前記ゲート電極の端部は、平面視で前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型の第一半導体領域上に位置することを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 　前記ゲート電極の端部は、平面視で前記第一導電型の第二半導体領域上に位置することを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 　前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型の第一半導体領域と、前記第一導電型の第二半導体領域との間に、不純物濃度が前記第一導電型の第一半導体領域より高く前記第一導電型の第二半導体領域より低い第一導電型の第三半導体領域が形成されており、
    　前記ゲート電極の端部は、平面視で前記第一導電型の第三半導体領域上に位置することを特徴とする請求項１に記載の炭化珪素半導体装置。
  5. 　第一導電型エピタキシャル層と、
    　前記第一導電型エピタキシャル層の表面側における所定の深さ位置に形成された第二導電型ボディ領域と、
    　前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に達するように形成され、前記第二導電型ボディ領域よりも不純物濃度が低い第二導電型チャネル領域と、
    　前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に向けて形成され、前記第一導電型エピタキシャル層よりも不純物濃度が高い第一導電型の第二半導体領域と、
    　前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に達するように形成され、前記第二導電型ボディ領域よりも不純物濃度が高い第二導電型ボディコンタクト領域と、
    　少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを備え、
    　前記第二導電型チャネル領域及び前記第一導電型の第二半導体領域は、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型エピタキシャル層が残存し、かつ、前記第二導電型チャネル領域と前記第一導電型エピタキシャル層との境界面のうち外周側の境界面が平面視で前記第二導電型ボディ領域の外周面よりも内側に位置するような平面位置に形成されていることを特徴とする炭化珪素半導体装置。
  6. 　前記ゲート電極の端部は、平面視で前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型エピタキシャル層上に位置することを特徴とする請求項５に記載の炭化珪素半導体装置。
  7. 　前記ゲート電極の端部は、平面視で前記第一導電型の第二半導体領域上に位置することを特徴とする請求項５に記載の炭化珪素半導体装置。
  8. 　前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型エピタキシャル層と、前記第一導電型の第二半導体領域との間に、不純物濃度が前記第一導電型エピタキシャル層より高く前記第一導電型の第二半導体領域より低い第一導電型の第三半導体領域が形成されており、
    　前記ゲート電極の端部は、平面視で前記第一導電型の第三半導体領域上に位置することを特徴とする請求項５に記載の炭化珪素半導体装置。
  9. 　請求項１に記載の炭化珪素半導体装置を製造するための炭化珪素半導体装置の製造方法であって、
    　前記第一導電型エピタキシャル層を備える炭化珪素半導体基板を準備する炭化珪素半導体基板準備工程と、
    　第二導電型不純物の最大濃度を示す深さ位置が、前記第二導電型チャネル領域の底面となる深さ位置よりも深くなるように、前記第一導電型エピタキシャル層の表面に前記第二導電型ボディ領域を形成する第二導電型ボディ領域形成工程と、
    　前記第二導電型ボディ領域の表面に前記第一導電型の第一半導体領域を形成する第一導電型の第一半導体領域形成工程と、
    　前記第一導電型の第一半導体領域内に、前記第二導電型チャネル領域、前記第一導電型の第二半導体領域及び第二導電型ボディコンタクト領域を形成する第二導電型チャネル領域等形成工程と、
    　前記少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して前記ゲート電極を形成するゲート電極形成工程とを含み、
    　前記第二導電型チャネル領域等形成工程においては、前記第二導電型チャネル領域及び前記第一導電型の第二半導体領域が、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型の第一半導体領域が残存し、かつ、前記第二導電型チャネル領域と前記第一導電型の第一半導体領域との境界面のうち外周側の境界面が平面視で前記第二導電型ボディ領域の外周面よりも内側に位置するような平面位置に形成されるように、前記第二導電型チャネル領域、前記第一導電型の第二半導体領域及び第二導電型ボディコンタクト領域を形成することを特徴とする炭化珪素半導体装置の製造方法。
  10. 　請求項５に記載の炭化珪素半導体装置を製造するための炭化珪素半導体装置の製造方法であって、
    　前記第一導電型エピタキシャル層を備える炭化珪素半導体基板を準備する炭化珪素半導体基板準備工程と、
    　前記第一導電型エピタキシャル層の表面における、所定の深さ領域に前記第二導電型ボディ領域を形成する第二導電型ボディ領域形成工程と、
    　前記第一導電型エピタキシャル層の表面に、前記第二導電型チャネル領域、前記第一導電型の第二半導体領域及び第二導電型ボディコンタクト領域を形成する第二導電型チャネル領域等形成工程と、
    　前記少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して前記ゲート電極を形成するゲート電極形成工程とを含み、
    　前記第二導電型チャネル領域等形成工程においては、
    前記第二導電型チャネル領域及び前記第一導電型の第二半導体領域が、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型エピタキシャル層が残存し、かつ、前記第二導電型チャネル領域と前記第一導電型エピタキシャル層との境界面のうち外周側の境界面が平面視で前記第二導電型ボディ領域の外周面よりも内側に位置するような平面位置に形成されるように、前記第二導電型チャネル領域、前記第一導電型の第二半導体領域及び第二導電型ボディコンタクト領域を形成することを特徴とする炭化珪素半導体装置の製造方法。
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