TWI496290B - Semiconductor device and manufacturing method thereof - Google Patents

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Description

半導體裝置及其製造方法
本發明主張JP2011-199238號(申請日：2011年9月13日)之優先權，內容亦引用其全部內容。
本發明之實施形態關於半導體裝置及其製造方法。
電力控制用之半導體裝置，係要求高電壓之耐壓特性，為抑制電力損失而要求導通(ON)電阻之減低。另外，半導體裝置中之高耐壓化與導通電阻之減低乃互為相反物性之要求，設計上須有取捨考量。
例如，60~250V系之電力MOSFET，對於汲極．源極間電壓Vdss 及導通電阻RonA ，飄移層之電阻成為支配性影響。因此，飄移層藉由低濃度之磊晶層之使用雖可提升耐壓，但ON之電阻變高。因此，同時實現高耐壓與低導通電阻的新規構造之檢討被進展。但是，該構造複雜，製造成本亦有增大之傾向。因此，可以同時實現高耐壓與低導通電阻、製造容易的半導體裝置乃必要。
本發明之實施形態在於提供，可以同時實現高耐壓與低導通電阻、製造容易的半導體裝置及其製造方法。
實施形態之半導體裝置，係具備：第1導電型之半導體層；第2導電型之第1半導體區域，係設於上述半導體層之上；第1導電型之第2半導體區域，係選擇性設於上述第1半導體區域之表面。具備：第1控制電極，係在設於上述半導體層的溝槽之內部，隔著絕緣膜和上述第1半導體區域及上述第2半導體區域呈對向；及第2控制電極，係延伸於上述溝槽之上述底面，較上述第1控制電極更位於上述底面側。上述半導體層，係具有：設於上述第1半導體區域之上述第2主面側之端，與上述第2控制電極之上述底面側之端之間之深度，第1導電型之雜質濃度低於上述半導體層之其他部分的第1部分。
依據本發明之實施形態，可以提供能同時實現高耐壓與低導通電阻、製造容易的半導體裝置及其製造方法。
以下，參照圖面說明本發明之實施形態。又，圖面中之同一部分附加同一符號並適當省略其詳細說明，僅說明不同部分。以下之實施形態中，雖說明第1導電型為n型，第2導電型為p型之例，但不限定於此，第1導電型可為p型，第2導電型可為n型。
[第1實施形態]
圖1係表示第1實施形態之半導體裝置100之模式斷面圖。如同圖所示，半導體裝置100，係具備場板電極(FP電極)9的溝槽閘極型之電力MOSFET(Metal Oxide Semiconductor Field Effect Transistor)。
半導體裝置100，係具備：設於n+ 汲極層2上的n型飄移層3(第1導電型之半導體層)，設於n型飄移層3之上的p型基底區域15(第1半導體區域)，選擇性設於p型基底區域15之表面的n型源極區域17(第2半導體區域)。
半導體裝置100，係具有由第1主面3a貫穿p型基底區域15而到達n型飄移層3的溝槽5。溝槽5之底面5a，係較p型基底區域15位於更靠第2主面3b之側之位置。於溝槽5之內部，係隔著閘極絕緣膜12設置和p型基底區域15與n型源極區域17呈對向的2個閘極電極7(第1控制電極)。
如後述說明，p型基底區域15及n型源極區域17，係形成於n型飄移層3之第1主面3a。因此，於圖1所示完成的裝置之構造，n型飄移層3之第1主面3a為n型源極區域17之表面。為方便而有將n型飄移層3之除了p型基底區域15及n型源極區域17以外的部分，簡單稱為n型飄移層3。另外，以下之說明言及深度時，係意味著由第1主面3a朝第2主面3b之方向之位置關係。
於溝槽5之內部設置由第1主面3a之側朝溝槽5之底面5a延伸的FP電極9(第2控制電極)。FP電極9之溝槽5之底面側之端9b，相較於閘極電極7之底面側之端7a係位於更靠底面5a之側。FP電極9，係隔著FP絕緣膜13面對溝槽5之內面。另外，FP電極9之源極電極29(第1主電極)之側之部分9a，係延伸於2個閘極電極7之間。
於p型基底區域15與n型源極區域17被電連接著源極電極29。例如，如圖1所示，係以和n型源極區域17之表面，以及貫穿n型源極區域17的接觸溝槽23之底面所設置的p+接觸區域19之表面呈相接的方式被形成。
另外，於n型飄移層3之第2主面3b之側，設置汲極電極27(第2主電極)。例如，汲極電極27，係經由比起n型飄移層3含有更高濃度之n型雜質的n+ 汲極層2，而電連接於n型飄移層3。
另外於p型基底區域15之第2主面3b之側之端15a，與溝槽5之底面側中之FP電極9之端9b之間之深度，設置比起n型飄移層3之其他部分含有更低n型載子濃度的第1部分21。亦即飄移層3具有第1部分21。第1部分21，係包含例如較n型飄移層3所包含的n型雜質為更低濃度之p型雜質，藉由n型雜質之補償，而成為載子濃度較n型飄移層3之其他部分更低的n型。另外，於n型飄移層之磊晶成長過程，可以藉由n型雜質之摻雜量之減少，或添加p型雜質來形成。
本實施形態中說明於第1部分21進行p型雜質之離子植入，構成為較其他部分低濃度之n型之例。另外，如圖1所示，第1部分21，係設於閘極電極7中之溝槽5之底面側之端7a之深度。例如，第1部分21所包含的p型雜質之濃度峰值之位置，係形成為和閘極電極7之端7a同一深度。於此，所謂深度為同一，嚴格言之並不僅表示同一，亦包含位於其附近。
另外，第1部分21，亦可設於閘極電極7之端7a與FP電極9之端9b之間之深度。較好是，設於端7a之第2主面3b之側之附近。
圖2係表示，半導體裝置100之載子濃度分布與電場分布之圖。於圖2(a)，縱軸表示n型飄移層3及p型基底區域15，n型源極區域17之載子濃度，橫軸表示n+ 汲極層2起之距離。於圖2(b)，縱軸表示電場強度，橫軸表示n+ 汲極層2起之距離。
於圖2(a)分別表示n型源極區域17之電子濃度31，p型基底區域15之電洞濃度32，及n型飄移層3之電子濃度37。以下，稱呼電子濃度為n型載子濃度，電洞濃度為p型載子濃度。
p型基底區域15與n型飄移層3之間之境界、亦即p型基底區域15之第2主面3b側之端，係位於n+ 汲極層2起離開-6.6μm處之位置。n型飄移層3之n型載子濃度為2.3×1016 cm-3 。於n+ 汲極層2側之端39，n型載子濃度變高。此種載子濃度分布，係藉由在n+ 汲極層2上磊晶 成長n型飄移層3期間，使n型雜質由n+ 汲極層2擴散至n型飄移層3而產生。
於圖2(a)中，第1部分21所包含的p型雜質25之分布係以虛線表示。p型雜質25，係於n+ 汲極層2起離開-5.8μm之位置具有濃度峰值。與此對應，第1部分21之n型載子濃度，係於p型雜質之峰值位置成為最低，較其他部分成為低濃度。
圖2(b)係表示n型飄移層3中之崩潰(break down)時之電場分布。該電場分布係模擬圖2(a)所示載子濃度分布而得。
例如，對應於閘極電極7之端7a之深度位置以及FP電極9之溝槽5之底面側之端9b之深度位置，而產生成為崩潰點的2個電場集中。電場峰值A1 ，係對應於閘極電極7之端7a之深度之電場集中，電場峰值A2 ，係對應於FP電極9之端9b之深度之電場集中。預估半導體裝置100中之汲極．源極間之崩潰電壓Vdss 為106V，導通(ON)電阻RonA 為35.5mΩmm2 。
圖3係表示比較例之半導體裝置110(未圖示)之載子濃度分布與電場分布之圖。圖4係表示另一比較例之半導體裝置120(未圖示)之載子濃度分布與電場分布之圖。於半導體裝置110及120均未設置第1部分21，具有如圖3(a)及圖4(a)所示無p型雜質25的載子濃度分布。其他部分則具有和圖1所示半導體裝置100同一構成。
半導體裝置110之n型飄移層3之n型載子濃度，係和半導體裝置100同樣為2.3×1016 cm-3 。另外，半導體裝置120中之n型飄移層3之n型載子濃度為1.4×1016 cm-3 。
如圖3(b)所示，於半導體裝置110，在比起p型基底區域15與n型飄移層3之間之pn接合稍稍偏靠n+ 汲極層2側之處(由n+ 汲極層2起離開-6.2μm之位置)，電場集中而產生1個電場峰值B。該位置係和圖2(b)所示電場峰值A1 同一位置，電場峰值B之電場強度高於電場峰值A1 。預估半導體裝置110之崩潰電壓Vdss 為63V，導通電阻RonA 為34mΩmm2 。
比較半導體裝置100與110可知，半導體裝置100之崩潰電壓較高，導通電阻則半導體裝置110稍小。両者之差異僅因為第1部分21之有無，因此第1部分21可提升崩潰電壓。亦即藉由第1部分21之設置，該部分之電場A3 上昇，pn接合之附近之電場集中被緩和。如此則，圖3(b)所示電場峰值B減低為圖2(b)所示電場峰值A1 。另外於n+ 汲極層2側產生新的電場集中，產生電場峰值A2 。結果，電場分布之積分、亦即崩潰電壓上昇。另外，藉由低濃度之第1部分21之設置雖使導通電阻變大，但該增加量僅些微，崩潰電壓之上昇效果較佳。
另外，如圖4(b)所示，於半導體裝置120之電場分布，產生pn接合側之電場峰值C1 與n+ 汲極層2側之電場峰值C2 。電場峰值C1 與電場峰值C2 為同一強度，相 較於半導體裝置100之電場峰值A1 之電場強度為低。半導體裝置120之崩潰電壓Vdss 為114V，較半導體裝置100高。但是，n型飄移層3之n型載子濃度低，因此導通電阻RonA 為40mΩmm2 ，較半導體裝置100高約10%。
上述之半導體裝置100、110及120之關係，由另一觀點來看可說明本實施形態之效果如下。例如，欲降低半導體裝置120之導通電阻，僅單純提高n型飄移層3之n型載子濃度時，如半導體裝置110般崩潰電壓會降低。因此，藉由於n型飄移層3之中設置第1部分21，可提升崩潰電壓。如此則，可實現能兼顧高的崩潰電壓與低的導通電阻的半導體裝置100。
於半導體裝置100，崩潰電壓之上昇幅度，係受第1部分21之設置位置，以及其包含的p型雜質之量而變化。因此藉由適當設計第1部分21之位置及p型雜質之量，可實現所要之崩潰電壓及導通電阻。
另外，如上述說明，產生於pn接合側之電場集中，係產生於閘極電極7之溝槽5之底面側之端7a之深度。欲緩和該電場集中，可如本實施形態所示，較好是於閘極電極7之端7a之n+ 汲極層2側之附近設置第1部分21。
接著，參照圖5~圖9來說明半導體裝置100之製造過程。圖5(a)~圖9(b)，係表示各工程中之晶圓之部分斷面之模式圖。
首先，如圖5(a)所示，在設於n型飄移層3的溝槽5之內部，形成FP電極9。例如，n型飄移層3為在矽 基板之上藉由磊晶成長的n型矽層。矽基板，係包含高濃度之n型雜質的n+ 基板，兼作為n+ 汲極層2。溝槽5例如係以矽氧化膜(SiO2 膜)為遮罩，選擇性進行n型飄移層3之乾蝕刻而形成。
接著，實施溝槽5之內面之熱氧化，形成FP絕緣膜13。另外於晶圓之表面沈積n型多晶矽層，將溝槽5之內部予以填埋。接著，使成為FP電極9的n型多晶矽殘留於溝槽5之內部，而對晶圓之表面之多晶矽層實施回蝕刻。
接著，如圖5(b)所示，由晶圓之表面進行FP絕緣膜13之回蝕刻，使FP電極9之一部分露出。
接著，如圖6(a)所示，實施溝槽5之上部之內面之熱氧化，形成閘極絕緣膜12。同時，FP電極9之露出之部分9a之表面亦被熱氧化，而形成絕緣膜14。絕緣膜14，係用於實施閘極電極7與FP電極9之間之絕緣。
接著，將n型多晶矽層沈積於晶圓表面，將閘極絕緣膜12與絕緣膜14之間之空間予以填埋。另外使成為閘極電極7的n型多晶矽殘留，而對沈積於晶圓表面之n型多晶矽層實施回蝕刻。
如此則，如圖6(b)所示，於溝槽5之側壁形成隔著閘極絕緣膜12而呈對向的2個閘極電極7。接著，由n型飄移層3之第1主面3a之側朝向溝槽5之底面5a，形成較閘極電極7延伸至更深位置的FP電極9。
接著，如圖7(a)所示，由n型飄移層3之第1主面3a之側，實施例如p型雜質之硼(B)離子植入。接著 ，實施熱處理而使離子植入的p型雜質活化，更進一步使擴散。
如此則，如圖7(b)所示，形成p型基底區域15。例如，於1000℃之溫度實施10分鐘左右之熱處理。如同圖所示，使p型基底區域15之第2主面3b之側之端15a，比起閘極電極7中之溝槽5之底面側之端7a成為更淺而予以形成。
接著，如圖8(a)所示，由n型飄移層3之第1主面3a之側，實施例如n型雜質之砷(As)，及p型雜質之硼(B)之離子植入。砷之植入能設為例如30keV。另外，硼之植入能例如係以被植入至和閘極電極7中之溝槽5之底面側之端7a同一深度的方式予以設定。另外，硼之摻雜量，係不使n型飄移層3反轉成為p型的量，例如設為6×1011 cm-2 。如此則，於p型基底區域15之第1主面3a之側之表面附近被植入砷離子，於比起p型基底區域15之第2主面3b之側之端15a更深的位置，則被植入硼離子。
接著，實施熱處理使離子植入的p型雜質(B)及n型雜質(As)活化。此時之熱處理溫度設為例如800℃，以抑制硼之擴散。如此則，如圖8(b)所示，於p型基底區域15之表面形成n型源極區域17，於比起p型基底區域15之端15a更深的位置(和閘極電極7之端7a同一深度)形成第1部分21。如此則，閘極電極7隔著閘極絕緣膜12而和p型基底區域15與n型源極區域17呈對 向的溝槽閘極構造被形成。
接著，如圖9所示，於溝槽5之上形成層間絕緣膜43，除去其他部分之絕緣膜。接著，形成由n型源極區域17之表面到達p型基底區域15的接觸溝槽23，於其底面形成p+ 接觸區域19。
接著，如圖9(b)所示，形成相接於n型源極區域17及p+ 接觸區域19，覆蓋層間絕緣膜43的源極電極29。另外，於n+ 汲極層2之背面側(n型飄移層3之相反側之表面)形成汲極電極27。接著，將晶圓切割成為個個晶片，組裝成為特定之封裝而完成半導體裝置100成。
如上述說明，本實施形態中，係於n型飄移層3設置n型載子濃度較其他部分低的第1部分21，而緩和閘極電極7之端7a附近之電場集中，使崩潰電壓上昇。如此則，可提高n型飄移層之n型載子濃度，減低導通電阻。
另外，本實施形態中，係藉由附加在n型飄移層3進行p型雜質之離子植入工程而可以容易實施。因此，不會上升製造成本，可實現高耐壓，低導通電阻之半導體裝置。
於半導體裝置100，可確保100V以上之崩潰電壓，減低10%之導通電阻。如此則例如晶片尺寸可縮小10%，可實現製造成本之減低。
[第2實施形態]
圖10係表示第2實施形態之半導體裝置200之模式 斷面圖。半導體裝置200，係取代第1部分21，改為將包圍溝槽5之底部的第2部分47設於n型飄移層3，此點係和圖1所示半導體裝置100不同。亦即飄移層3具有第2部分47。第2部分47之n型載子濃度係設為低於n型飄移層3之其他部分。
如圖11(a)所示，於n型飄移層3之第1主面3a形成硬質遮罩49，使用例如乾蝕刻法於第2主面3b之方向形成溝槽5。接著，以硬質遮罩49為植入遮罩進行例如硼(B)離子植入，於溝槽5之底部形成植入層47a。
硬質遮罩49係例如為SiO2 膜，被圖案化成為溝槽5之平面形狀。硼之植入能例如為30keV，摻雜量設為不使n型飄移層3反轉為p型之量。
接著，實施圖5~圖9之工程，完成圖10所示半導體裝置200。但是，本實施形態中，不進行形成第1部分21之p型雜質之離子植入。
形成於溝槽5之底部的植入層47a，係藉由後續之工程中之熱處理被活化而成為第2部分47。例如，硼之離子植入後進行熱處理，如圖11(b)所示實施活化亦可。另外藉由p型基底區域15之形成時之熱處理，使第2部分47所包含的硼擴散、再分布。如此則，第2部分47中之硼之峰值濃度，會有較第1部分21為低濃度之傾向。因此被植入例如溝槽5之底部的硼之摻雜量，可以設為較形成第1部分21之硼之摻雜量高。具體言之為，例如摻雜量設為8×1012 cm-2 ，可以較第1部分21多出十倍。
依據本實施形態，藉由設置包圍溝槽5之底部的第2部分47，來緩和pn接合側之電場集中，減低電場峰值B(圖3(b)參照)。可使溝槽5之底部空乏化，提高電場強度。如此則，藉由崩潰電壓之提升，來提高n型飄移層3之n型載子濃度，可實現高耐壓、低導通電阻之半導體裝置。另外，本實施形態中，藉由附加在溝槽5之底部進行離子植入工程而容易實施。
[第3實施形態]
圖12係表示第3實施形態之半導體裝置300之模式斷面圖。半導體裝置300，其和半導體裝置100及200之差異在於具有第1部分21及第2部分47之雙方。
如圖13(a)之載子濃度分布所示，半導體裝置300，係於閘極電極7之端7a之深度位置之附近包含p型雜質25，於溝槽5之底部包含p型雜質45。n型飄移層3之n型載子濃度37，係和半導體裝置100同樣為2.3×1016 cm-3 。
圖13(b)所示電場分布，係具有2個電場集中部所對應的電場峰值D1 及D2 ，及和第1部分21對應而使電場上昇的部分D3 。本實施形態中，除第1部分21所對應的部分D3 以外，藉由在溝槽5之底部所設置的第2部分47，使n+ 汲極層2側之電場峰值D2 上升。如此則，崩潰電壓Vdss 上升至110V。另外，導通電阻RonA 雖成為稍高的36.8mΩmm2 ，但其增加分極小。因此，可確保和半導 體裝置100同等之崩潰電壓之同時，可提高n型飄移層3之n型載子濃度，減低導通電阻。
圖14係表示本實施形態之變形例之半導體裝置400之模式斷面圖。半導體裝置400，係於溝槽55之底面側設置FP電極53，於第1主面3a之側設置閘極電極54。亦即本變形例，閘極電極54與FP電極53係配置於同圖中之上下，此點係和FP電極9延伸於2個閘極電極7之間的半導體裝置300不同。
半導體裝置400，係於閘極電極54中之溝槽55之底面側之端之深度設置第1部分21，設置包圍溝槽55之底部的第2部分47。該構造適合於例如溝槽55之寬度窄時，可以容易實現高耐壓、低導通電阻之半導體裝置。
以上說明本發明之幾個實施形態，但是彼等實施形態僅為一例，並非用來限定本發明。彼等新規之實施形態可以其他各種形態實施，在不脫離發明要旨之範圍內可進行各種省略、取代或變更。彼等實施形態或其變形亦包含於發明之範圍或要旨之同時，亦包含於申請專利範圍記載之發明及其之等效範圍。
100‧‧‧半導體裝置
9‧‧‧場板電極(FP電極)
2‧‧‧n+ 汲極層
3‧‧‧n型飄移層
15‧‧‧p型基底區域
17‧‧‧n型源極區域
3a‧‧‧第1主面
5‧‧‧溝槽
5a‧‧‧底面
3b‧‧‧第2主面
12‧‧‧閘極絕緣膜
7‧‧‧閘極電極
9‧‧‧FP電極(第2控制電極)
9b‧‧‧端
7a‧‧‧端
13‧‧‧FP絕緣膜
29‧‧‧源極電極
9a‧‧‧部分
23‧‧‧接觸溝槽
19‧‧‧p+接觸區域
27‧‧‧汲極電極
21‧‧‧第1部分
13‧‧‧FP絕緣膜
15a‧‧‧端
[圖1]第1實施形態之半導體裝置之模式斷面圖。
[圖2]第1實施形態之半導體裝置之載子濃度分布與電場分布之圖。
[圖3]比較例之半導體裝置之載子濃度分布與電場分 布之圖。
[圖4]另一比較例之半導體裝置之載子濃度分布與電場分布之圖。
[圖5]第1實施形態之半導體裝置之製造過程之模式斷面圖。
[圖6]接續圖5之製造過程之模式斷面圖。
[圖7]接續圖6之製造過程之模式斷面圖。
[圖8]接續圖7之製造過程之模式斷面圖。
[圖9]接續圖8之製造過程之模式斷面圖。
[圖10]第2實施形態之半導體裝置之模式斷面圖。
[圖11]第2實施形態之半導體裝置之製造過程之模式斷面圖。
[圖12]第3實施形態之半導體裝置之模式斷面圖。
[圖13]第3實施形態之半導體裝置之載子濃度分布與電場分布之圖。
[圖14]第3實施形態之變形例之半導體裝置之模式斷面圖。
100‧‧‧半導體裝置
9‧‧‧場板電極(FP電極)
2‧‧‧n+ 汲極層
3‧‧‧n型飄移層
15‧‧‧p型基底區域
17‧‧‧n型源極區域
3a‧‧‧第1主面
5‧‧‧溝槽
5a‧‧‧底面
3b‧‧‧第2主面
12‧‧‧閘極絕緣膜
7‧‧‧閘極電極
9‧‧‧FP電極(第2控制電極)
9b‧‧‧端
7a‧‧‧端
13‧‧‧FP絕緣膜
29‧‧‧源極電極
9a‧‧‧部分
23‧‧‧接觸溝槽
19‧‧‧p+接觸區域
27‧‧‧汲極電極
21‧‧‧第1部分
13‧‧‧FP絕緣膜
15a‧‧‧端

Claims (20)

  1. 一種半導體裝置，係具備：第1導電型之半導體層；第2導電型之第1半導體區域，係設於上述半導體層之上；第1導電型之第2半導體區域，係選擇性設於上述第1半導體區域之表面；第1控制電極，係在貫穿上述第1半導體區域而到達上述半導體層的溝槽(trench)、於底面位於較上述第1半導體區域更深位置的上述溝槽之內部，隔著絕緣膜而和上述第1半導體區域及上述第2半導體區域呈對向；第2控制電極，係朝上述溝槽之上述底面延伸，較上述第1控制電極更位於上述底面側；第1主電極，係電連接於上述第1半導體區域與上述第2半導體區域；及第2主電極，係電連接於上述半導體層；上述半導體層，係具有：設於上述第1半導體區域之端與上述第2控制電極之上述底面側之端之間之深度，第1導電型之載子濃度較上述半導體層之其他部分低的第1部分。
  2. 如申請專利範圍第1項之半導體裝置，其中上述第1部分，係包含：濃度較上述半導體層所包含的第1導電型之雜質為低的第2導電型雜質。
  3. 如申請專利範圍第2項之半導體裝置，其中 上述半導體層為n型矽層，上述第1部分係包含p型雜質之硼。
  4. 如申請專利範圍第1項之半導體裝置，其中上述第1控制電極中之上述溝槽之上述底面側之端，係設於較上述第1半導體區域更深的位置；上述第1部分所包含的上述第2導電型之雜質，係於和上述第1控制電極之上述底面側之端同一深度具有濃度峰值。
  5. 如申請專利範圍第1項之半導體裝置，其中上述第1控制電極中之上述溝槽之上述底面側之端，係設於較上述第1半導體區域更深的位置；上述第1部分，係設於上述第1控制電極之上述底面側之端，與上述第2控制電極之上述底面側之端之間。
  6. 如申請專利範圍第1項之半導體裝置，其中上述半導體層，係另具有：包圍上述溝槽之底部的上述半導體層之一部分，第1導電型之載子濃度較除了上述第1部分以外的上述半導體層之其他部分為低的第2部分。
  7. 如申請專利範圍第6項之半導體裝置，其中上述第2部分，係包含：濃度較上述半導體層所包含的第1導電型之雜質為低的第2導電型雜質。
  8. 如申請專利範圍第7項之半導體裝置，其中上述半導體層為n型矽層，上述第2部分係包含p型雜質之硼。
  9. 如申請專利範圍第1項之半導體裝置，其中上述第1部分，其之第1導電型之雜質濃度係較上述半導體層之其他部分為低。
  10. 如申請專利範圍第1項之半導體裝置，其中於上述溝槽之內部具備2個上述第1控制電極；上述第2控制電極，係延伸於2個上述第1控制電極之間。
  11. 如申請專利範圍第1項之半導體裝置，其中上述第2控制電極，係設於上述第1控制電極與上述溝槽之底面之間。
  12. 如申請專利範圍第1項之半導體裝置，其中另具備：第2導電型之第3半導體區域，係被選擇性設於上述第1半導體區域之表面；上述第1主電極，係經由上述第3主電極被電連接於上述第1半導體區域。
  13. 如申請專利範圍第1項之半導體裝置，其中另具備：和上述半導體層之上述第1半導體區域之相反側之面呈相接，含有較上述半導體層為更高濃度之第1導電型之雜質的層；上述第2主電極，係經由上述層被電連接於上述半導體層。
  14. 一種半導體裝置，係具備：第1導電型之半導體層；第2導電型之第1半導體區域，係設於上述半導體層 之上；第1導電型之第2半導體區域，係選擇性設於上述第1半導體區域之表面；第1控制電極，係在貫穿上述第1半導體區域而到達上述半導體層的溝槽、在底面位於較上述第1半導體區域更深位置的上述溝槽之內部，隔著絕緣膜和上述第1半導體區域及上述第2半導體區域呈對向；第2控制電極，係延伸於上述溝槽之上述底面側，相較於上述第1控制電極更位於上述底面側；第1主電極，係電連接於上述第1半導體區域與上述第2半導體區域；及第2主電極，係電連接於上述半導體層；上述半導體層，係具有：包圍上述溝槽之底部的上述半導體層之一部分，包含較上述半導體層所包含的第1導電型之雜質為低濃度的第2導電型之雜質，第1導電型之載子濃度較上述半導體層之其他部分低的部分。
  15. 一種半導體裝置之製造方法，係具備：在第1導電型之半導體層之第1主面所設置的溝槽之內部，形成隔著絕緣膜和上述溝槽之側壁呈對向的第1控制電極，以及由上述第1主面側朝上述溝槽之底面延伸至較上述第1控制電極更深的第2控制電極之工程；由上述第1主面側對上述半導體層植入第2導電型之雜質離子，施加熱處理而形成第2導電型之第1半導體區域的工程； 由上述第1主面側至較上述第1半導體區域更深的位置，針對較上述半導體所包含的第1導電型之雜質為更低濃度的第2導電型之雜質，進行離子植入的工程；由上述第1主面側至上述第1半導體區域，針對第1導電型之雜質進行離子植入的工程；及針對在較上述第1半導體區域更深的位置被實施離子植入的上述第2導電型之雜質，以及在上述第1半導體區域被實施離子植入的上述第1導電型之雜質，同時進行熱處理而實施活化的工程。
  16. 如申請專利範圍第15項之半導體裝置之製造方法，其中針對在較上述第1半導體區域更深的位置被實施離子植入的上述雜質進行活化的熱處理之溫度，係較上述第1半導體區域之形成工程中之熱處理溫度為低。
  17. 如申請專利範圍第15項之半導體裝置之製造方法，其中上述半導體層為n型矽層，上述第1導電型之雜質為砷，上述第2導電型之雜質為硼。
  18. 如申請專利範圍第15項之半導體裝置之製造方法，其中另具備：在上述溝槽之底部，針對較上述半導體所包含的第1導電型之雜質為更低濃度的第2導電型之雜質進行離子植入的工程。
  19. 如申請專利範圍第15項之半導體裝置之製造方 法，其中在較上述第1半導體區域更深的位置被實施離子植入的第2導電型之上述雜質，係位於上述第1控制電極之上述溝槽之底面側之端之深度。
  20. 如申請專利範圍第15項之半導體裝置之製造方法，其中在較上述第1半導體區域更深的位置被實施離子植入的第2導電型之上述雜質，係位於上述第1控制電極之上述溝槽之底面側之端，與上述第2控制電極之上述底面側之端之間之深度。
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