CN114496762A - 一种制造沟槽mosfet的方法 - Google Patents
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Abstract
本发明实施例公开了一种制造沟槽MOSFET的方法，包括：对半导体基底生长一层热氧化层、沉积硬掩膜以及刻蚀形成从半导体上表面延伸至其内部的沟槽；于沟槽内形成侧氧化层；于沟槽注入硬掩膜；在沟槽中形成覆盖沟槽的底部和下部侧壁的屏蔽导体；将热氧化层去除；进行湿法刻蚀，以去除侧氧化层；于沟槽上方沉积氧化层；刻蚀氧化层,使氧化层的上表面低于屏蔽导体的上表面；于沟槽内、氧化层上方生成栅介质层和栅极导体，栅介质层位于沟槽的上部侧壁，且将栅极导体与半导体基底隔开；以及于半导体基底形成体区、源区以及漏极电极。本发明通过改善了多晶栅形貌，进而优化器件的质量因子。
Description
技术领域
本发明涉及半导体技术，更具体地，涉及一种制造沟槽MOSFET的方法。
背景技术
自分离栅器件结构提出至今，沟槽型分离栅(Shield Gate 沟槽，SGT)晶体管因为其低比导通电阻和低栅漏耦合电容，得到了广泛的应用。SGT晶体管的栅极结构包括形成于沟槽中的分离栅和控制栅，分离栅既可以作为体内场板对漂移区进行辅助耗尽以优化器件电场分布，实现击穿电压和比导通电阻的优化，又可以起屏蔽作用减小栅电极和漏电极的交叠面积，降低栅电容和栅电荷。伴随着现代制造技术的发展，功率半导体器件设计要求不断提高，器件设计朝着小型化、高能量密度发展。沟槽MOS器件在小型化过程中，面临器件的导通电阻、各项电容参数的优化，屏蔽栅结构是改善技术之一。
在沟槽MOS器件的制造上，氧化层具有极为重要的作用，其被利用为MOS晶体管的棚级氧化层、PN接合部的保护膜、杂质扩散的光罩。制造氧化层的代表例有：热氧化法（thermal oxide method）及化学气相沉积（CVD）。热氧化法是将硅晶圆的表面用高温氧气或水蒸气加以氧化生成。由于可形成细密的氧化层，因此被用于MOS晶体管的棚级氧化层、钝化层（passivation film，or passivation layer），然而使用此法所制造的沟槽MOS器件的不同位置的氧化层厚度差异较大。化学气相沉积是在高温的反应炉内由硅烷气体（SiH4）、氧气等，利用化学反应将氧化硅沉积在晶圆表面的方法，主要用途在于形成配线层间的绝缘膜，保护芯片表面的钝化作用膜等,但形成的氧化层质量不佳。
此外,尚有结合热氧化法及气相成长法的制造方式,如图1沟槽MOSFET 1所示, 其中，图中由上而下为源极电极(Source)、N型掺杂区（N+掺掺杂区）、P型掺杂区（P+掺掺杂区）、体区(Body)、栅极导体18、源多晶硅（source poly）、外延半导体层（EPI）以及漏极电极（Drain）。沟槽型半导体1通过热氧化法及气相成长法形成侧氧化层（侧氧化层），然后湿法刻蚀侧氧化层、沉积多晶硅形成栅多晶硅（Gate poly）。由于热化学气相沉积（thermalCVD）形成的氧化层具有差异性，底部刻蚀不均匀，形成尖峰，沉积多晶硅后最终形成图示的栅极导体18，导致器件的栅电容较大。虽然可以采用致密化的方式能使氧化层质量变好，使得湿法刻蚀侧氧化层会有较好的形貌。但对于一些高压或者深槽器件，上述方法会使得器件翘曲的风险变大。
综上所述，实有需要一种新颖的沟槽MOSFET器件制造方法来提供不同的栅极导体,以改善上述问题。
发明内容
针对以上问题，本发明实施例采用一种新颖的MOSFET制造方法，能够很好的改善现有技术的问题。
具体的，本发明实施例公开一种制造沟槽MOSFET的方法，包括：对半导体基底生长一层热氧化层、沉积硬掩膜以及刻蚀形成从半导体上表面延伸至其内部的沟槽；于所述沟槽内形成侧氧化层；于所述沟槽注入硬掩膜；在所述沟槽中形成覆盖所述沟槽的底部和下部侧壁的屏蔽导体，其中所述硬掩膜将所述屏蔽导体与所述半导体基底隔开；将所述热氧化层去除；进行湿法刻蚀，以去除沟槽上部的所述侧氧化层；于所述沟槽上方沉积氧化层，其中所述氧化层覆盖所述侧氧化层和所述硬掩膜，且所述氧化层相邻于所述屏蔽导体；刻蚀所述氧化层,使所述氧化层的上表面低于所述屏蔽导体的上表面；于所述沟槽内的所述氧化层上方生成栅介质层和栅极导体，所述栅介质层位于所述沟槽的上部侧壁，且将所述栅极导体与所述半导体基底隔开；以及于所述半导体基底形成体区、源区以及漏极电极。
可选的，在本发明的一些实施例中，于所述沟槽内形成所述侧氧化层的步骤包括:通过热氧化法和化学气相沉积形成所述侧氧化层。
可选的，在本发明的一些实施例中，在所述沟槽中形成覆盖所述沟槽的底部和下部侧壁的所述屏蔽导体的步骤包括:于快速热退火后,沉积多晶硅作为所述屏蔽导体。
可选的，在本发明的一些实施例中，将所述热氧化层去除的步骤包括:进行化学机械平坦化，以将所述热氧化层去除。
可选的，在本发明的一些实施例中，所述半导体基底包括半导体衬底和位于所述半导体衬底上的外延半导体层，其中，所述沟槽位于所述外延半导体层中。
可选的，在本发明的一些实施例中，所述屏蔽导体和所述栅极导体分别为采用低压化学气相沉积形成的多晶硅层。
可选的，在本发明的一些实施例中，所述栅介质层为采用热氧化形成的氧化层。
可选的，在本发明的一些实施例中，所述源区在所述体区中形成，且为第一掺杂类型；所述体区在所述半导体基底邻近所述沟槽的上部区域中形成，为第二掺杂类型，其中所述第二掺杂类型与所述第一掺杂类型相反，其中所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中另一个；以及所述漏极电极在所述半导体衬底的第二表面形成，所述第二表面与所述上表面彼此相对。
可选的，在本发明的一些实施例中，在形成所述源区之后，所述方法还包括：在所述源区上方形成层间介质层；以及在层间介质层上方形成源极电极。
可选的，在本发明的一些实施例中，在形成所述源极电极之前，所述方法还包括：在所述体区中形成第二掺杂类型的体接触区；以及穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
综上所述，本发明针对现有工艺的不足，通过在湿法刻蚀侧氧化层后，沉积氧化层并将其磨平，改善了多晶栅形貌，优化器件的质量因子（Figure Of Merit，FOM）。FOM在产品性能的衡量上扮演重要的角色，当产品FOM值越大，性能就越好。本发明通过上述新颖的方案有效的解决现有技术的问题，此外，本发明并没有增加太多成本，故符合经济效益。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所下面针对需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出根据现有技术的沟槽MOSFET的截面图。
图2示出根据本发明的实施例的沟槽MOSFET的截面图。
图3a至图3j示出根据本发明的实施例的制造沟槽MOSFET的方法的各个阶段的截面图。
具体实施方式
以下实施例仅是用以举例说明而已，因为对于熟习此技艺者而言，在不脱离本发明内容的精神和范围内，当可作各种的更动与润饰，因此本发明内容的保护范围当视后附的权利要求所界定者为准。在通篇说明书与权利要求中，除非内容清楚指定，否则“一”以及“所述”的意义包括这一类叙述包括“一或至少一”所述组件或成分。此外，如本揭露所用，除非从特定上下文明显可见将复数个排除在外，否则单数冠词亦包括复数个组件或成分的叙述。而且，应用在此描述中与下述的全部权利要求中时，除非内容清楚指定，否则“在其中”的意思可包括“在其中”与“在其上”。在通篇说明书与权利要求所使用的用词，除有特别注明，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。某些用以描述本揭露的用词将于下或在此说明书的别处讨论，以提供从业人员在有关本揭露的描述上额外的引导。在通篇说明书的任何地方的例子，包括在此所讨论的任何用词的例子的使用，仅是用以举例说明，当然不限制本揭露或任何例示用词的范围与意义。同样地，本揭露并不限于此说明书中所提出的各种实施例。
在此所使用的用词“大约”、“约”或“近乎”应大体上意味在给定值或误差范围在20%以内，较佳是在10%以内。此外，在此所提供的数量可为近似的，因此意味着若无特别陈述，可用词“大约”、“约”或“近乎”加以表示。当一数量、浓度或其他数值或参数有指定的范围、较佳范围或表列出上下理想值的时，应视为特别揭露由任何上下限的数对或理想值所构成的所有范围，不论所述等范围是否分别揭露。举例而言，如揭露范围某长度为X公分到Y公分，应视为揭露长度为H公分且H可为X到Y中间的任意实数。
此外，“电(性)耦接”或“电(性)连接”在此是包括任何直接及间接的电气连接手段。举例而言，若文中描述一第一装置电性耦接于一第二装置，则代表所述第一装置可直接连接于所述第二装置，或通过其他装置或连接手段间接地连接至所述第二装置。另外，若描述关于电信号的传输、提供，熟习此技艺者应可了解电信号的传递过程中可能伴随衰减或其他非理想性的变化，但电信号传输或提供的来源与接收端若无特别叙明，实质上应视为同一信号。举例而言，若由电子电路的端点A传输(或提供)电信号S给电子电路的端点B，其中可能经过一晶体管开关的源极和漏极两端及/或可能的杂散电容而产生电压降，但此设计的目的若非刻意使用传输时产生的衰减或其他非理想性的变化而达到某些特定的技术效果，电信号S在电子电路的端点A与端点B应可视为实质上为同一信号。
可了解如在此所使用的用词“包括”、“具有”、“含有”等等，为开放性的用词，即意指包括但不限于。另外，本发明的任一实施例或权利要求不须达成本发明所揭露的全部目的或优势或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻，并非用来限制本发明的范畴。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。在本发明中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向，而“内”和“外”则是针对装置的轮廓而言的。
在本发明中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本发明可以各种形式呈现，以下将描述其中一些示例。
图2示出根据本发明的实施例的沟槽MOSFET的截面图。在本发明中，半导体基底100(大致由上而下)包括源极电极(Source)123、层间介质层122、N型掺杂的源区121、P型掺杂的体接触区120、体区(Body)119、栅介质层117、栅极导体118、沟槽112、硬掩膜113、屏蔽导体114、外延半导体层(EPI)111、半导体衬底110以及漏极电极(Drain)124。所述半导体衬底110例如由硅组成，并且是第一掺杂类型的（例如N+掺掺杂区）。第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种，为了方便说明，本发明的实施例中以N型掺杂为第一掺杂类型，即半导体衬底110是N型掺杂，但在本发明一些变化例中，半导体衬底110可为P型掺杂。在一示例中，为了形成N型外延半导体层或区域，可以在外延半导体层和区域中注入N型掺杂剂（例如P、As）；在另一示例中，为了形成P型外延半导体层或区域，可以在外延半导体层和区域中掺入P型掺杂剂（例如B）。
第一掺杂类型的外延半导体层111位于半导体衬底110与漏极电极124相对的表面上（即，半导体衬底110的第一表面上）。外延半导体层111例如由硅组成。外延半导体层111相对于半导体衬底110可为轻掺杂层。半导体衬底110的第二表面上形成漏极电极124。在一些实施例中，在所述半导体衬底110和外延半导体层111之间还可设置有缓冲层（未图示），所述缓冲层的掺杂类型与半导体衬底相同，为了减小因为衬底的缺陷导致半导体衬底与外延半导体层界面不稳定。
沟槽112从外延半导体层111的上表面延伸进入其内部，沟槽终止于外延半导体层111中。在沟槽内的下部形成硬掩膜113和屏蔽导体114，硬掩膜113位于沟槽的下部侧壁和底部，并且，硬掩膜113将屏蔽导体114与外延半导体层111隔开。
在沟槽112的上部形成栅介质层117和栅极导体118，栅介质层117位于沟槽112的上部侧壁，且将栅极导体118与外延半导体层111隔开。所述极间电介质将屏蔽导体114以及栅极导体118隔开。其中，硬掩膜113可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅；第二硬掩膜115由氧化物组成，例如，氧化硅；屏蔽导体114和栅极导体118可以由多晶硅组成。
在外延半导体层111邻近沟槽112的上部区域中形成第二掺杂类型的体区119，其中，所述体区119的结深深度不超过所述栅极导体118在沟槽112中的深度；在体区119中形成第一掺杂类型的源区121（例如N+掺杂的源区）；以及在体区119中形成第二掺杂类型的体接触区120（例如P+掺杂）。在形成源区121之后，在源区121和栅极导体118上方形成层间介质层122，同时在紧邻源区121处形成穿透层间介质层122以及源区121到达体接触区120的导电通道，在层间介质层122上方形成源极电极123，源极电极经由导电通道连接至体接触区120。其中，层间介质层122可以是具有一定厚度的氧化物层，例如，氧化硅。
图3a至图3j描述根据本发明制造沟槽MOSFET的方法的各个阶段，大致可分为以下步骤，以下段落将对这些步骤作详细说明。
(a)生长一层热氧、沉积硬掩膜以及刻蚀形成沟槽。
(b) 通过热氧化法和化学气相沉积形成侧氧化层、注入硬掩膜以及快速热退火后沉积多晶硅；
(c) 进行化学机械平坦化（Chemical Mechanical Planarization, CMP），以及湿法刻蚀上部侧氧化层。
(d) 沉积氧化层并磨平。
(e) 刻蚀氧化层。
(f) 生成栅介质层和栅极导体，并且在化学机械平坦化后形成多晶栅。
(g) 注入P型杂质，以形成P型体区(Pbody)。
(h) 注入N型杂质，以形成N+源区。
(i) 刻蚀氧化层并形成通孔、P+注入以及沉积金属层形成接触。
(j) 刻蚀金属层形成正面源极和栅极接触区，同时芯片边缘将场板耦接源极。
(k) 减薄，背部金属层形成背面漏极电极。
关于步骤(a)，如图3a所示，首先在在半导体基底中形成从表面延伸至其内部的沟槽112。具体地，在本发明中，所述半导体基底包括半导体衬底110和位于所述半导体衬底110上的外延半导体层111；在所述外延半导体层111上形成氧化物层OX。然后，在氧化物层上形成光致抗蚀剂层，然后进行刻蚀。所述刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，或者通过使用刻蚀溶液的选择型的湿法刻蚀，从光致抗蚀剂掩膜中的开口向下刻蚀，在氧化物层中形成开口，从而将氧化物层图案化成硬掩膜。由于刻蚀的选择，上述刻蚀可以停止在外延半导体层111的表面。在形成硬掩膜之后，通过在溶剂中的溶解或灰化去除光致抗蚀剂层。采用所述硬掩膜，通过上述已知的刻蚀工艺，进一步刻蚀外延半导体层111，进一步在外延半导体层111中形成沟槽112。所述沟槽112从外延半导体层111的上表面延伸进入外延半导体层111中。例如控制刻蚀的时间，可以控制沟槽112的深度。在图3a所示中，沟槽112终止于外延半导体层111中。在形成沟槽112之后，可以通过选择性的刻蚀剂，相对于外延半导体层去除所述硬掩膜。所述硬掩膜可为光刻胶、硅、多晶半导体等。
关于步骤(b)，首先如图3b所示，本发明通过热氧化法和化学气相沉积中任一者或两者的结合来形成侧氧化层151，以及注入硬掩膜113，硬掩膜113可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅。接着如图3c所示，于快速热退火后沉积源多晶硅（Sourcepoly），上述屏蔽导体114可为源多晶硅的一例。其中，热氧化技术一般为硅与含有氧化物质的气体，例如水汽和氧气在高温下进行化学反应，而在硅片表面产生一层致密的二氧化硅(SiO2)薄膜，是硅平面技术中一项重要的工艺。进一步地，采用低压化学气相沉积的方式，在覆盖有栅极介质层117的沟槽中填充多晶硅，形成栅极导体118，栅极导体118包括位于沟槽的第一部分和位于上表面上的第二部分。然后采用回刻蚀或化学机械平面化，去除栅极导体位于外延半导体层上表面的第一部分，使得栅极导体118的上端终止于沟槽的开口处。可选择地，采用相对于外延半导体层111选择性去除形成栅极导体118的导体层，回刻蚀所述导体层，使得在沟槽中的栅极导体118位于外延半导体层上表面处。所述极间电介质使得屏蔽导体114以及栅极导体118彼此绝缘，并且极间电介质具有一定的质量和厚度支持可能存在于屏蔽导体114以及栅极导体118之间的电势差，例如，所述极间电介质的厚度范围可选择800Å-1500Å。
关于步骤(c)，如图3d所示，进行化学机械平坦化，将上方氧化层去除，使得介质层的顶端暴露。接着，对上部侧氧化层进行湿法刻蚀，此步骤将一并去除部份的硬掩膜113。
关于步骤(d)，如图3e所示，沉积氧化层132并磨平其表面。
关于步骤(e)，如图3f所示，刻蚀氧化层132使其降到低于屏蔽导体114的水平。
关于步骤(f)，如图3g所示，生成氧化层栅极（G）133、沉积多晶硅134，以及化学机械平坦化后形成多晶栅（Gate poly）。
随后，如图3h所示，采用常规的体注入和驱入技术，注入P型杂质，形成在外延半导体层111邻近沟槽的上部区域中的第二掺杂类型的体区（Body）119。进一步地，关于步骤(h)，如图3i所示，注入N型杂质，以形成具有N型掺杂的源区（N+源区）121；接着，继续实施步骤(i)刻蚀氧化层并形成通孔，再进行P+注入以及沉积金属层形成体接触区120，在体区1119中形成第一掺杂类型（例如N型掺杂）的源区121。第二类掺杂类型的体区119与第一类掺杂类型的外延半导体层111类型相反。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度，所述体区119的深度不超过所述栅极导体118在沟槽中的延伸深度。采用附加的光致抗蚀剂掩模，可以控制体区111和源区113的横向延伸区域。优选地，体区119和源区121分别与沟槽相邻接，由栅极介质117与栅极导体118之间隔开。
随后，关于步骤(j)，如图3j所示，通过上述已知的沉积工艺，刻蚀金属层形成正面的源极电极123和位于源区121上方的层间介质层122，同时芯片边缘将场板耦接源极电极123，其中若有需要，可进一步进行化学机械平面化，以获得平整的表面。层间介质层122覆盖源区121和栅极导体118的顶部表面，所述栅氧化层位于所述外延半导体层上表面的部分可以选择在形成源区后以刻蚀的方式去除，也可以选择不去除，与所述层间介质层122共形，位于所述源区121的上方。通过上述已知的刻蚀工艺及离子注入工艺，在体区119中形成第二掺杂类型的体接触区120，通过上述已知的刻蚀工艺，形成穿透层间介质层122以及源区121到达体接触区120的导电通道，以及在层间介质层114上方形成源极电极123，源极电极123经由导电通道连接至体接触区120。
随后，如图3j所示，步骤(k)通过上述已知的沉积工艺，在通过减薄技术减薄的半导体衬底110的第二表面上形成漏极电极(Drain)124。
上述实施例中，源极电极123、栅极导体118、屏蔽导体114、以及漏极电极124可以分别由导电材料形成，包括诸如铝合金或铜之类的金属材料。
本发明针对现有工艺不足，通过在湿法刻蚀侧氧化层后，沉积氧化层并磨平，改善了多晶栅形貌，优化器件的质量因子（Figure Of Merit，FOM）。FOM在产品性能的衡量上扮演重要的角色，当产品FOM值越大，性能就越好。
综上所述，本发明通过上述新颖的方案有效的解决现有技术的问题，此外，本发明并没有增加太多成本，故符合经济效益。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。上述所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得所有其他实施例，除本发明实施例提到的与本发明实施例方案一致的此类设计，都属于本发明保护的范围。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包括”或者其任何其他变体意在涵盖非排他性的包括，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制所述发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
以上对本发明实施例进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想。本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (10)
1.一种制造沟槽MOSFET的方法，其特征在于，包括：
对半导体基底生长一层热氧化层、沉积硬掩膜以及刻蚀形成从半导体上表面延伸至其内部的沟槽；
于所述沟槽内形成侧氧化层；
于所述沟槽注入硬掩膜；
在所述沟槽中形成覆盖所述沟槽的底部和下部侧壁的屏蔽导体，其中所述硬掩膜将所述屏蔽导体与所述半导体基底隔开；
将所述热氧化层去除；
进行湿法刻蚀，以去除所述沟槽上部的所述侧氧化层；
于所述沟槽上方沉积氧化层，其中所述氧化层覆盖所述侧氧化层和所述硬掩膜，且所述氧化层相邻于所述屏蔽导体；
刻蚀所述氧化层,使所述氧化层的上表面低于所述屏蔽导体的上表面；
于所述沟槽内的所述氧化层上方生成栅介质层和栅极导体，所述栅介质层位于所述沟槽的上部侧壁，且将所述栅极导体与所述半导体基底隔开；以及
于所述半导体基底形成体区、源区以及漏极电极。
2.根据权利要求1所述的方法，其特征在于，于所述沟槽内形成所述侧氧化层的步骤包括:通过热氧化法和化学气相沉积形成所述侧氧化层。
3.根据权利要求1所述的方法，其特征在于，在所述沟槽中形成覆盖所述沟槽的底部和下部侧壁的所述屏蔽导体的步骤包括:
于快速热退火后,沉积多晶硅作为所述屏蔽导体。
4.根据权利要求1所述的方法，其特征在于，将所述热氧化层去除的步骤包括:进行化学机械平坦化，以将所述热氧化层去除。
5.根据权利要求1所述的方法，其特征在于，所述半导体基底包括半导体衬底和位于所述半导体衬底上的外延半导体层，其中，所述沟槽位于所述外延半导体层中。
6.根据权利要求1所述的方法，其特征在于，所述屏蔽导体和所述栅极导体分别为采用低压化学气相沉积形成的多晶硅层。
7.根据权利要求1所述的方法，其特征在于，所述栅介质层为采用热氧化形成的氧化层。
8.根据权利要求1所述的方法，其特征在于，
所述源区在所述体区中形成，且为第一掺杂类型；
所述体区在所述半导体基底邻近所述沟槽的上部区域中形成，为第二掺杂类型，其中所述第二掺杂类型与所述第一掺杂类型相反，其中所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中另一个；以及
所述漏极电极在所述半导体衬底的第二表面形成，所述第二表面与所述上表面彼此相对。
9.根据权利要求8所述的方法，其特征在于，在形成所述源区之后，所述方法还包括：
在所述源区上方形成层间介质层；以及
在层间介质层上方形成源极电极。
10.根据权利要求9所述的方法，其特征在于，在形成所述源极电极之前，所述方法还包括：
在所述体区中形成第二掺杂类型的体接触区；以及
穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20220513 |