CN111933529B - 一种沟槽型mosfet的制造方法及其结构 - Google Patents

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Abstract

本发明公开一种沟槽型MOSFET的制造方法及其结构。该方法中形成栅极导体与屏蔽导体之间绝缘层的方法，包括如下步骤：在沟槽侧壁、屏蔽导体上方以及外延半导体层表面，形成一层第一氧化物；在所述第一氧化物表面形成一层氮化物；在沟槽内部以及外延半导体层上氮化物的上方沉积第二氧化物；将所述外延半导体层上氮化物的上方沉积的第二氧化物去除；将沟槽上部的第二氧化物去除；将外延半导体层上方以及沟槽上部的氮化物去除；将外延半导体层表面以及沟槽上部的第一氧化物去除。采用该方法得到的栅极导体与屏蔽导体之间三层的绝缘层结构，其厚度将变得更厚且更易于控制，有助于改善寄生输入电容，进而改善器件在应用时的切换损失。

Description

一种沟槽型MOSFET的制造方法及其结构
技术领域
本发明涉及半导体技术，更具体地，涉及一种沟槽型MOSFET结构及制造沟槽型MOSFET的方法。
背景技术
金属-氧化物半导体场效应晶体管，简称为金氧半场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）被广泛地应用于电力装置的开关组件，例如电源供应器、整流器或者低压马达控制器等。现有的MOSFET多采用垂直结构的设计，例如沟槽型MOSFET，以提升组件密度。目前业界主要采用屏蔽栅极式金氧半场效应晶体管结构来改善沟槽型MOSFET结构中栅极-源极电容过高的问题，采用屏蔽栅极式金氧半场效应晶体管结构提高了晶体管的截止电压，并可降低开关损耗。
屏蔽栅极式金氧半场效应晶体管的其中一种结构是将沟槽型MOSFET的栅极与屏蔽电极以介电层或氧化层隔开，从而分为两个点位。位于上方的栅极用于金氧半场效应晶体管的通道形成，位于下方的电极则电性连接至源级电位，栅极与源级通过介电层或氧化层相互绝缘。栅极电极和屏蔽电极通过介电层或氧化层而彼此绝缘，该介电层被称之为极间电介质或IED。IED必须具有足够的质量和厚度，用于改善寄生输入电容，也改善器件在应用时的切换损失。
现有技术中，确保足够厚度和足够可靠的高质量IED以提供需要的电学特性，在形成栅极电极与屏蔽电极之间的IED层时，常采用的制造方法有两种。一种制造方式是在沉积或是氧化生成栅极氧化层的时候，源级与栅极间的隔离氧化层同时生成，此方法制程简单，但是却会使隔离氧化层厚度较薄，且隔离氧化层的均匀性不受控制，而使得栅极与源级间的绝缘不良，芯片良率偏低。另一种制造方法是，多一道制程来沉积一层厚的氧化层，然后再以回蚀刻至栅极所设定的深度，接着再形成栅极氧化层及进行栅极多晶硅的回填，此方法可以避免隔离氧化层厚度不均匀，使用该方法时，对于回蚀刻的深度控制，必须相当精细。
因此，亟需要一种用于形成屏蔽栅极沟槽MOSFET的方法来满足对高质量IED的需求，在IED层厚度达到要求的情况下，确保该方法形成的IED层厚度均匀且生产过程易于控制。
发明内容
为了解决上述技术问题，本发明提供一种制造沟槽型MOSFET的方法，该方法能保证IED层的厚度，且有更大的工艺窗口，工艺上更容易控制。
本发明提供一种屏蔽栅-沟槽型MOSFET中形成栅极导体与屏蔽导体之间绝缘层的方法，其特征在于，包含以下步骤：第1步，在沟槽侧壁、屏蔽导体上方以及外延半导体层表面，通过热氧化方法形成一层第一氧化物；第2步，在所述第一氧化物表面形成一层氮化物；第3步，采用沉积工艺在沟槽内部以及外延半导体层上氮化物的上方沉积第二氧化物；第4步，将所述外延半导体层上氮化物的上方沉积的第二氧化物去除；第5步，相对于所述氮化物选择性地回刻蚀第二氧化物，将沟槽上部的第二氧化物去除；第6步，采用湿法刻蚀，将外延半导体层上方以及沟槽上部的氮化物去除；第7步，采用湿法刻蚀，将外延半导体层表面以及沟槽上部的第一氧化物去除。采用本发明中提供的形成栅极导体和屏蔽导体之间绝缘层的方法，将能够更好地保证该绝缘层的厚度，且得到的绝缘层更加均一，器件性能更佳；除此之外，该方法在工艺上控制更加容易，将具有更大的工艺窗口。
优选地，在第1步中，所述第一氧化物的厚度大于70 Å。
优选地，在第2步中，所述氮化物的厚度大于500 Å。
优选地，在第3步中，所述沉积工艺为以下工艺其中之一：低压化学气相沉积法、高密度等离子体沉积法、次常压化学气相沉积法、常压化学气相沉积法。
优选地，在第4步中，采用回刻蚀或者化学机械研磨方法，将所述外延半导体层上氮化物的上方沉积的第二氧化物去除。
本发明还提供一种采用上述屏蔽栅-沟槽型MOSFET中形成栅极导体与屏蔽导体之间绝缘层的沟槽型MOSFET的制造方法，包括以下步骤：在半导体衬底上形成外延半导体层，并在外延半导体层内部形成沟槽；在所述沟槽的下部形成第一绝缘层和屏蔽导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，用于将所述屏蔽导体和外延半导体层隔开；采用权利要求1中所述的方法在屏蔽导体的顶部形成第二绝缘层，所述第二绝缘层为位于栅极导体与屏蔽导体之间的绝缘层，用于将栅极导体与屏蔽导体隔开；在所述沟槽的上部形成栅极介质层和栅极导体；形成体区和源区。
优选地，通过离子注入以形成体区和源区，所述体区在所述外延半导体层邻近所述沟槽的上部区域中形成，所述源区在所述体区中形成。
优选地，所述屏蔽导体和栅极导体为多晶硅层。
本发明还提供一种采用上述屏蔽栅-沟槽型MOSFET中形成栅极导体与屏蔽导体之间绝缘层的沟槽型MOSFET，其特征在于：栅极导体与屏蔽导体之间的绝缘层为氧化物-氮化物-氧化物的三层结构。
优选地，所述沟槽型MOSFET包括：半导体衬底以及生长于半导体衬底上的外延半导体层；位于外延半导体层内的沟槽结构；位于沟槽下部的第一绝缘层和屏蔽导体，所述第一绝缘层用于隔开屏蔽导体与外延半导体层；位于屏蔽导体顶部的第二绝缘层，所述第二绝缘层为氧化物-氮化物-氧化物的三层结构，用于隔开栅极导体与屏蔽导体；位于沟槽上部的栅极介质层和栅极导体；以及围绕沟槽的体区和源区。
通过本发明中提供的方法，可以得到栅极导体与屏蔽导体之间的三层绝缘层结构，即氧化物-氮化物-氧化物的三层绝缘层，区别于仅有一层氧化物的绝缘层，其厚度将变得更厚且更易于控制，且得到的绝缘层的厚度更加均一和稳定。使用该方法制造沟槽型MOSFET时，在工艺上将更加容易控制，具有更大的工艺窗口，用此方法制造的沟槽型MOSFET，将具有更小的Cgs和更好的性能，并且有足够的质量和厚度来支持可能存在于屏蔽导体和栅极导体之间的电势差。
附图说明
图1示出根据本发明的实施例的沟槽MOSFET的截面图。
图2a-图2l描述根据本发明的制造沟槽MOSFET的方法的各个阶段。
具体实施方式
以下配合图式及本发明的较佳实施例，进一步阐述本发明为达成预定发明目的所采取的技术手段。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一区域“上面”或“上方”时，可以指直接位于另一层、另一区域上面，或者在其与另一层、另一区域之间还包含其他的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本发明可以各种形式呈现，以下将描述其中一些示例。本发明中的实施例以60V-300V的沟槽栅结构为例进行说明。
图1示出根据本发明的实施例的沟槽MOSFET的截面图。
半导体衬底100可以由硅组成，并且是第一掺杂类型的。第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。为了形成N型外延半导体层或区域，可以在外延半导体层或区域中注入N型掺杂物（如P、As）。为了形成P型外延半导体或区域，可以在外延半导体层或区域中掺杂P型掺杂物（如P）。在一个示例中，半导体衬底100是N型掺杂。
第一掺杂类型的外延半导体层101位于半导体衬底100的第一表面上，外延半导体层101由硅组成。外延半导体层101相对于半导体衬底100为轻掺杂层。
沟槽从外延半导体层101的第一表面延伸进入其内部，沟槽终止于外延半导体层101中。在沟槽内形成第一绝缘层102和屏蔽导体103，第一绝缘层102位于沟槽的下部侧壁和底部，并且，第一绝缘层102将屏蔽导体103与外延半导体层101隔开。在屏蔽导体103的顶部形成第二绝缘层，在本发明中，第二绝缘层为氧化物-氮化物-氧化物的三层结构，第一氧化物104、氮化物105和第二氧化物106构成第二绝缘层将屏蔽导体103和栅极导体108隔开。采用这种三层的绝缘结构，可以有效控制IED层的厚度和质量，在工艺上提供更大的工艺窗口，并且能降低栅极和源级之间的电容Cgs，提高器件的性能。在沟槽的上部形成栅极介质层107和栅极导体108，栅极介质层107位于沟槽的上部侧壁，且将栅极导体108与外延半导体层101隔开。其中，第一绝缘层102可以由氧化物或者氮化物组成，例如氧化硅或者氮化硅；屏蔽导体103和栅极导体108可以由掺杂多晶硅组成。
在外延半导体层101邻近沟槽的上部区域中形成第二掺杂类型的体区109；在体区109中形成第一掺杂类型的源区110；以及在体区109中形成第二掺杂类型的体接触区111。在形成源区110之后，在源区110和栅极导体108上方形成层间介质层112，同时在紧邻源区110处形成穿透层间介质层112以及源区110到达体接触区111的导电通道113，在层间介质层112上方形成源级电极114，源级电极114经由导电通道113连接至体接触区111。其中，层间介质层112可以是具有一定厚度的氧化物层，例如氧化硅。
图2a-图2l描述根据本发明的制造沟槽MOSFET的方法的各个阶段。
如图2a所示，图2a表示在半导体衬底100上形成外延半导体层101，并在外延半导体101上进行沟槽刻蚀的过程。沟槽刻蚀可以通过以下步骤实现：在外延半导体层101上形成氧化物层，然后在氧化物层上形成光致抗蚀剂层，然后进行刻蚀，在上述刻蚀过程中，可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，也可以通过刻蚀溶液的选择型的湿法刻蚀，从光致抗蚀剂掩膜中的开口向下刻蚀，在氧化物层中形成开口，从而将氧化物层图案变为硬掩模。通过对刻蚀进行选择控制，该刻蚀过程可以停止在外延半导体层101的表面。沟槽的深度一般在4-12微米，且沟槽的开口宽度为0.4-1.6微米。在形成硬掩模之后，通过在溶剂中的溶解或灰化去除光致抗蚀剂层。
采用硬掩模，通过上述已知的刻蚀工艺，进一步刻蚀外延半导体层101，进而在外延半导体层101中形成沟槽，该沟槽延伸至外延半导体层101中。在刻蚀过程中，可以控制刻蚀时间进而控制刻蚀的沟槽的深度。在形成沟槽之后，通过选择性的刻蚀剂，相对于外延半导体层去除硬掩模。
如图2b所示，图2b表示在沟槽中形成第一绝缘层102和屏蔽导体103的过程。首先，通过热氧化的方式，在沟槽的内部和外延半导体层101的表面形成第一绝缘层102，第一绝缘层102的厚度范围为3500-8000 Å；通过多晶硅沉积技术，在沟槽的内部以及外延半导体层101上形成屏蔽导体103。在进行多晶硅沉积时，可以采用化学气相沉积（Chemical VaporDeposition, CVD）、物理气相沉积（Physical Vapor Deposition, PVD）或者其他适当的成膜工艺进行多晶硅沉积。第一绝缘层102将屏蔽导体103与外延半导体层101隔开，第一绝缘层102和屏蔽导体103分别延伸至外延半导体层101的表面。然后再对屏蔽导体103进行化学机械研磨，再相对于第一绝缘层102选择性地回刻蚀屏蔽导体103，使得外延半导体层101上表面以及沟槽上部分的屏蔽导体103去除，如图2b中所示。该回刻蚀可以采用干法刻蚀。
如图2c所示，图2c为将第一绝缘层102从外延半导体层101表面以及从沟槽上部去除的过程。采用已知的刻蚀工艺，相对于外延半导体层101选择性地刻蚀第一绝缘层102，使得第一绝缘层102位于沟槽侧壁与屏蔽导体103之间。该刻蚀工艺可以是湿法刻蚀，可用稀释的盐酸等。第一绝缘层102的厚度范围为3500-8000 Å。
如图2d-2j所示，图2d-2j为在沟槽中形成第二绝缘层的过程。第二绝缘层即用于屏蔽栅极导体与屏蔽导体。
图2d为生长第二绝缘层中第一氧化物104的过程。通过热氧化的方式，在沟槽侧壁、屏蔽导体103上方和外延半导体层101的表面形成第一氧化物104。其中第一氧化物104的厚度大于70 Å。该第一氧化物可以为二氧化硅。
图2e为生长第二绝缘层中氮化物105的过程。在沟槽侧壁、屏蔽导体103上方和外延半导体层101表面上的第一氧化物104上再沉积一层氮化物105，其中氮化物的厚度大于500 Å。该氮化物可以为氮化硅。
图2f为沉积第二绝缘层中第二氧化物106的过程。第二氧化物106沉积在沟槽内部以及外延半导体层101上。在沉积氧化物时，可以采用低压化学气相沉积法（Low PressureChemical Vapor Deposition，LPCVD）、高密度等离子体沉积法（High Density Plasma，HDP）、次常压化学气相沉积法（Sub Atmospheric Chemical Vapor Deposition，SACVD）、常压化学气相沉积法（Atmospheric Pressure Chemical Vapor Deposition，APCVD）等方法进行沉积。
图2g为将外延半导体层101上氮化物105上方沉积的第二氧化物106进行去除的过程。在该步骤中进行第二氧化物106去除的过程中，采用化学机械研磨（ChemicalMechanical Grinding，CMG）方法进行去除。
图2h为将沟槽上部的第二氧化物106去除的过程。在该步骤中，采用相对于氮化物105选择性地回刻蚀第二氧化物106，使得沟槽上部的第二氧化物106去除，该回刻蚀可采用干法刻蚀。在此过程中，可以通过控制刻蚀的深度，进而控制第二氧化物的厚度。采用图2g至2h中的方式去除第二氧化物106，由于氮化物105的应力较大，第一氧化物104主要是当做氮化物105的缓冲层，氮化物105主要是用作在图2g中进行化学机械研磨时的停止层，由于氮化物和氧化物材质的不同，化学机械研磨会在氮化物层停止；然后再进行刻蚀来达到需要的厚度。相比于纯刻蚀的方式，第二层氧化物的厚度将更容易控制。此外，在图2f中进行氧化物填充或采用其他工艺生成绝缘层时，必须考虑氧化物的平坦度，因为本发明中实施例针对60V-300V的产品，其开口宽度较大，氧化物平坦度控制较为困难；而在本发明中通过刻蚀将沟槽上部的第二氧化物106去除，使得在图2f中进行氧化物沉积时，可以不用考虑沉积物的平坦度，在工艺上控制也会更加容易。
图2i为将外延半导体层101上方及沟槽上部的氮化物105去除的过程。在该过程中，可以通过湿法刻蚀，将外延半导体层101上方及沟槽上部的氮化物105去除。在该氮化物的去除过程中，氮化物的表面可以与第二氧化物106表面平齐，也可以高于或者低于第二氧化物106的表面，此处对氮化物的表面高度并没有要求，因此，可以有更大的工艺窗口。
图2j为将外延半导体层101表面及沟槽上部的第一氧化物104去除的过程。在该过程中，可以通过湿法刻蚀，将外延半导体层101表面及沟槽上部的第一氧化物104去除。
通过2d-2j中的步骤将产生第二绝缘层，用此步骤生成的绝缘层厚度可以更加厚，即能有效地减小Cgs，提高器件性能。此外，在工艺上的控制也变得更加容易，可以提高生产的良品率。采用图2g至2h中的方式去除第二氧化物106，由于氮化物105的应力较大，第一氧化物104主要是当做氮化物105的缓冲层，氮化物105主要是用作在图2g中进行化学机械研磨时的停止层，由于氮化物和氧化物材质的不同，化学机械研磨会在氮化物层停止；然后再进行刻蚀来达到需要的厚度。相比于纯刻蚀的方式，第二层氧化物的厚度将更容易控制，因此可以以此来提高绝缘层的厚度。此外，本发明中实施例针对60V-300V的产品，因此在图2f中进行氧化物填充或采用其他工艺生成绝缘层时，必须考虑氧化物的平坦度；而在本发明中通过刻蚀将沟槽上部的第二氧化物106去除，使得在图2f中进行氧化物沉积时，可以不用考虑沉积物的平坦度，在工艺上控制也会更加容易。
图2k为生成栅极介质层107和形成栅极导体108的过程。通过热氧化技术，形成位于沟槽上部侧壁的栅极介质层107，使得沟槽侧壁被所形成的栅极介质层107覆盖。在形成栅极介质层107之后，再采用低压化学气相沉积的方式，在覆盖有栅极介质层107的沟槽中填充多晶硅，形成栅极导体108，栅极导体108包括位于沟槽内的第一部分和位于外延半导体层101上方的第二部分。随后，采用回刻蚀或者化学机械研磨方法，去除栅极导体108位于外延半导体层101上方的第一部分，使得栅极导体108的上端终止于沟槽的开口处。
图2l中为制造沟槽型MOSFET的其他步骤。采用常规的体注入技术，形成围绕沟槽的体区和源区。首先，进行第一次离子注入，形成在外延半导体层101邻近沟槽的上部区域中的第二掺杂类型的体区109。接着，进行第二次离子注入，在体区109中形成第一掺杂类型的源区110。通过控制离子注入的参数，如注入能量和剂量，可以达到所需要的深度以及获得所需的掺杂浓度。采用附加的光致抗蚀剂掩膜，可以控制体区109和源区110的横向延伸区域。然后，再通过已知的沉积工艺，形成位于源区110上方的层间介质层112。层间介质层112覆盖源区110和栅极导体108的顶部表面。通过已知的刻蚀工艺及离子注入工艺，在体区109中形成第二掺杂类型的体接触区111，通过已知的刻蚀工艺，形成穿透层间介质层112以及源区110到达体接触区111的导电通道113，以及在层间介质层112上方形成源级电极114，源级电极114经导电通道113连接至体接触区111。在上述实施例中，导电通道113、源级电极114由导电材料形成，包括如铝合金或者铜之类的金属材料。
根据本发明的实施例的制造沟槽MOSFET的方法，在形成第二绝缘层的步骤中，首先采用热氧化工艺形成第一氧化物104，然后再在第一层氧化物上淀积一层氮化物105，再在沟槽内部以及外延半导体层101上沉积第二氧化物106，然后通过化学机械研磨或者回刻蚀的方法将外延半导体层101表面上的第二氧化物106去除，再将沟槽上部的第二氧化物106去除，最后将外延半导体层101上方以及沟槽上部的氮化物105以及第一氧化物104去除。通过此方法，可以得到氧化物-氮化物-氧化物的三层绝缘层，区别于仅有一层氧化物的绝缘层，其厚度将变得更厚且更易于控制，且得到的绝缘层的厚度更加均一和稳定。使用该方法制造沟槽型MOSFET时，在工艺上将更加容易控制，具有更大的工艺窗口，用此方法制造的沟槽型MOSFET，将具有更小的Cgs和更好的性能，并且有足够的质量和厚度来支持可能存在于屏蔽导体和栅极导体之间的电势差。
以上所述仅是本发明的优选实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以优选实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本实用发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种屏蔽栅-沟槽型MOSFET中形成栅极导体与屏蔽导体之间绝缘层的方法，其特征在于，包括如下步骤：
第1步，在沟槽侧壁、屏蔽导体上方以及外延半导体层表面，通过热氧化方法形成一层第一氧化物；
第2步，在所述第一氧化物表面形成一层氮化物；
第3步，采用沉积工艺在沟槽内部以及外延半导体层上氮化物的上方沉积第二氧化物；
第4步，将所述外延半导体层上氮化物的上方沉积的第二氧化物去除；
第5步，相对于所述氮化物选择性地回刻蚀第二氧化物，将沟槽上部的第二氧化物去除；
第6步，采用湿法刻蚀，将外延半导体层上方以及沟槽上部的氮化物去除；
第7步，采用湿法刻蚀，将外延半导体层表面以及沟槽上部的第一氧化物去除。
2.根据权利要求1中所述的屏蔽栅-沟槽型MOSFET中形成栅极导体与屏蔽导体之间绝缘层的方法，其特征在于，在第1步中，所述第一氧化物的厚度大于70 Å。
3.根据权利要求1中所述的屏蔽栅-沟槽型MOSFET中形成栅极导体与屏蔽导体之间绝缘层的方法，其特征在于，在第2步中，所述氮化物的厚度大于500 Å。
4.根据权利要求1中所述的屏蔽栅-沟槽型MOSFET中形成栅极导体与屏蔽导体之间绝缘层的方法，其特征在于，在第3步中，所述沉积工艺为以下工艺其中之一：低压化学气相沉积法、高密度等离子体沉积法、次常压化学气相沉积法、常压化学气相沉积法。
5.根据权利要求1中所述的屏蔽栅-沟槽型MOSFET中形成栅极导体与屏蔽导体之间绝缘层的方法，其特征在于，在第4步中，采用回刻蚀或者化学机械研磨方法，将所述外延半导体层上氮化物的上方沉积的第二氧化物去除。
6.一种采用权利要求1中屏蔽栅-沟槽型MOSFET中形成栅极导体与屏蔽导体之间绝缘层的沟槽型MOSFET的制造方法，包括以下步骤：
在半导体衬底上形成外延半导体层，并在外延半导体层内部形成沟槽；
在所述沟槽的下部形成第一绝缘层和屏蔽导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，用于将所述屏蔽导体和外延半导体层隔开；
采用权利要求1中所述的方法在屏蔽导体的顶部形成第二绝缘层，所述第二绝缘层为位于栅极导体与屏蔽导体之间的绝缘层，用于将栅极导体与屏蔽导体隔开；
在所述沟槽的上部形成栅极介质层和栅极导体；
形成体区和源区。
7.根据权利要求6中的沟槽型MOSFET的制造方法，其特征在于，通过离子注入以形成体区和源区，所述体区在所述外延半导体层邻近所述沟槽的上部区域中形成，所述源区在所述体区中形成。
8.根据权利要求6中的沟槽型MOSFET的制造方法，其特征在于，所述屏蔽导体和栅极导体为多晶硅层。
9.一种采用权利要求1中屏蔽栅-沟槽型MOSFET中形成栅极导体与屏蔽导体之间绝缘层的沟槽型MOSFET，其特征在于：
栅极导体与屏蔽导体之间的绝缘层为氧化物-氮化物-氧化物的三层结构。
10.根据权利要求9中的沟槽型MOSFET，其特征在于：所述沟槽型MOSFET包括：
半导体衬底以及生长于半导体衬底上的外延半导体层；
位于外延半导体层内的沟槽结构；
位于沟槽下部的第一绝缘层和屏蔽导体，所述第一绝缘层用于隔开屏蔽导体与外延半导体层；
位于屏蔽导体顶部的第二绝缘层，所述第二绝缘层为氧化物-氮化物-氧化物的三层结构，用于隔开栅极导体与屏蔽导体；
位于沟槽上部的栅极介质层和栅极导体；
以及围绕沟槽的体区和源区。
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CN113745337B (zh) * 2021-07-19 2022-11-11 深圳利普芯微电子有限公司 一种屏蔽栅沟槽mosfet制造方法
CN115172150A (zh) * 2022-09-01 2022-10-11 杭州芯迈半导体技术有限公司 一种沟槽型mosfet及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1170803A2 (en) * 2000-06-08 2002-01-09 Siliconix Incorporated Trench gate MOSFET and method of making the same
CN101558499A (zh) * 2005-06-24 2009-10-14 飞兆半导体公司 用于在沟槽栅极fet内形成横向延伸电介质层的结构及方法
CN101615632A (zh) * 2008-06-26 2009-12-30 飞兆半导体公司 用于形成具有包括氮化层的极间电介质的屏蔽栅沟槽fet的结构和方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1170803A2 (en) * 2000-06-08 2002-01-09 Siliconix Incorporated Trench gate MOSFET and method of making the same
CN101558499A (zh) * 2005-06-24 2009-10-14 飞兆半导体公司 用于在沟槽栅极fet内形成横向延伸电介质层的结构及方法
CN101615632A (zh) * 2008-06-26 2009-12-30 飞兆半导体公司 用于形成具有包括氮化层的极间电介质的屏蔽栅沟槽fet的结构和方法

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