CN112736138B - 一种屏蔽栅-沟槽型mosfet的结构及其制造方法 - Google Patents

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Abstract

本发明公开一种屏蔽栅‑沟槽型MOSFET的结构及其制造方法。本发明中的屏蔽栅‑沟槽型MOSFET采用阶梯栅极氧化物构成栅介质层，所述阶梯栅极介质层为n阶氧化物，从沟槽下方到沟槽上方的氧化物厚度分别为D1，D2，……，Dn，其中，D1>D2>……>Dn。本发明中公开的采用阶梯栅极氧化物作为栅介质层的屏蔽栅‑沟槽型MOSFET结构，可以有效地实现栅极和漏极之间的隔离，减小栅漏电容Cgd，还能使得该MOSFET具有较低的比导通电阻且保持高的击穿电压，提高MOSFET的性能。

Description

一种屏蔽栅-沟槽型MOSFET的结构及其制造方法
技术领域
本发明涉及半导体技术，更具体地，涉及一种屏蔽栅-沟槽型MOSFET的结构及制造方法。
背景技术
金属-氧化物半导体场效应晶体管，简称为金氧半场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）被广泛地应用于电力装置的开关组件，例如电源供应器、整流器或者低压马达控制器等。现有的MOSFET多采用垂直结构的设计，例如沟槽型MOSFET，以提升组件密度。屏蔽栅极式金氧半场效应晶体管是目前业界常见的用来改善现有的沟槽型MOSFET结构中过高的栅极-漏极电容，提高了晶体管的截止电压，并可降低开关损耗。
工作损耗是功率器件最重要的性能参数之一，工作损耗主要包括导通损耗、截止损耗和开关损耗三个方面。其中，导通损耗由导通电阻决定，截止损耗由反向漏电流大小决定，开关损耗是指功率器件在导通和关断的过程中寄生电容充放电带来的损耗。为了满足功率器件适应高频应用的需求，降低功率器件的开关损耗具有深远的影响。影响开关损耗的寄生电容包含栅源电容Cgs、栅漏电容Cgd以及源漏电容Cds三大部分，其中栅漏电容Cgd对开关损耗的影响最大。栅漏电容Cgd对开关时间和动态消耗的影响都特别大，并且由于米勒效应，栅漏电容Cgd构成反向传输电容，因此，希望栅漏电容Cgd尽可能小。目前，很多的研究和专利技术都旨在降低功率器件的栅漏电容Cgd和栅源电容Cgs。
在本公司之前申请的专利CN111933529B中，介绍一种沟槽型MOSFET的制造方法及其结构，其主要是通过在栅极导体和屏蔽导体之间设置三层绝缘层结构，即氧化物-氮化物-氧化物的三层绝缘层，区别于仅有一层氧化物的绝缘层，其厚度将变得更厚且更加易于控制，得到的绝缘层的厚度也会更加均一和稳定。且采用此结构的沟槽型MOSFET有足够的质量和厚度来支持可能存在于屏蔽导体和栅极导体之间的电势差，也将具有更小的Cgs和更低的开关损耗。
另一方面，实现减小的比导通电阻（欧姆-面积）性能也是MOSFET器件设计的一大目标。器件的比导通电阻Rsp为导通电阻与器件面积的乘积，即比导通电阻=导通电阻×器件面积。减少的比导通电阻可以确定MOSFET器件设计的产品的成品和毛利润。例如，低比导通电阻允许较小的MOSFET晶粒或芯片，这又将减少半导体材料和封装结构的成本。然而，在功率MOSFET器件设计中，击穿电压BV与比导通电阻Rsp之间的基本关系为：Rsp∝BV2.5。从以上击穿电压与比导通电阻的关系中可以看出，若使得器件可以在高压中应用，则需要较大的击穿电压，此时比导通电阻将急剧上升，这将限制了一些MOSFET器件在高压功率集成电路中的应用，尤其是要求低导通损耗和小芯片面积的电路中。因此，在器件设计时，需要实现功率MOSFET两个关键参数高压和低比导通电阻之间的平衡，使得设计的器件既能保持低比导通电阻（Rsp）又能保持高电压MOS晶体管所需的击穿电压（BV）。
因此，亟需要设计一种屏蔽栅-沟槽型MOSFET的结构，既能有效降低栅漏电容，又能具有较低的比导通电阻且保持高的击穿电压。
发明内容
为了解决上述技术问题，本发明提供一种屏蔽栅-沟槽型MOSFET的结构，采用该结构的MOSFET，既能有效降低栅漏电容，又能具有较低的比导通电阻且保持高的击穿电压。
本发明提供一种屏蔽栅-沟槽型MOSFET结构，其特征在于，所述屏蔽栅-沟槽型MOSFET包括：半导体衬底以及生长于半导体衬底上的外延半导体层；位于外延半导体层内的沟槽结构；位于沟槽下部的第一绝缘层和屏蔽导体，所述第一绝缘层用于隔开屏蔽导体与外延半导体层；位于屏蔽导体顶部的第二绝缘层，所述第二绝缘层用于隔开栅极导体与屏蔽导体；位于沟槽上部的栅极介质层和栅极导体，所述栅极介质层位于沟槽的上部侧壁，用于将所述栅极导体与外延半导体层隔开；所述栅极介质层为阶梯栅极介质层，所述阶梯栅极介质层为n阶氧化物，从沟槽下方到沟槽上方的氧化物厚度分别为D1，D2，……，Dn，其中，D1>D2>……>Dn；以及围绕沟槽的体区和源区。本发明中的屏蔽栅-沟槽型MOSFET采用阶梯栅极氧化物构成栅介质层，可以有效地实现栅极和漏极之间的隔离，减小栅漏电容Cgd，还能使得该MOSFET具有较低的比导通电阻且保持高的击穿电压，提高MOSFET的性能。
优选地，所述阶梯栅极介质层为二阶氧化物，位于沟槽底部的氧化物为底部绝缘层，其厚度为D1；位于沟槽顶部的氧化物为顶部绝缘层，其厚度为D2；其中，D1>D2。
优选地，所述底部绝缘层的厚度D1的范围为50-8000Å。
优选地，所述底部绝缘层的厚度D1的范围为500-1100 Å。
优选地，所述位于外延半导体层内的沟槽深度范围为1-12um，宽度范围为0.1-5um。
优选地，所述屏蔽导体和栅极导体为多晶硅层。
优选地，所述第一绝缘层和第二绝缘层为氧化物或者氮化物。
本发明还提供一种屏蔽栅-沟槽型MOSFET的制造方法，其特征在于，包含以下步骤：在半导体衬底上形成外延半导体层，并在外延半导体层内部形成沟槽；在所述沟槽的下部形成第一绝缘层和屏蔽导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，用于将所述屏蔽导体和外延半导体层隔开；在屏蔽导体的顶部形成第二绝缘层，所述第二绝缘层为位于栅极导体和屏蔽导体之间的绝缘层，用于将栅极导体与屏蔽导体隔开；所述第二绝缘层部分位于沟槽侧壁，用于形成栅极介质层的底部绝缘层；在沟槽上方侧壁生成栅极介质层的其他氧化物；所处栅极介质层位于沟槽的侧壁上方，用于将栅极导体与外延半导体层隔开；生成栅极导体；以及形成体区和源区。
优选地，在形成第二绝缘层的步骤中，采用至少部分地填充所述沟槽内部的硬掩模对所述第二绝缘层进行图案化。
优选地，所述形成第二绝缘层的步骤包括：在所述沟槽的内部及沟槽侧壁形成所述第二绝缘层，所述第二绝缘层覆盖所述沟槽上部侧壁和所述屏蔽导体的顶部；在所述沟槽的上部填充多晶硅层；采用所述多晶硅层作为硬掩模，刻蚀去除所述第二绝缘层位于所述多晶硅上部沟槽侧壁的部分；以及去除所述多晶硅层。
采用本发明中提供的制造屏蔽栅-沟槽型MOSFET的方法，该方法工艺步骤简单，不仅能提高生产效率，而且能够大大减少制作成本。采用简单的步骤即可形成多阶栅极氧化物，且具有很好的均一性和稳定性。
附图说明
图1示出根据本发明的实施例的屏蔽栅-沟槽型MOSFET的截面图。
图2为本发明中采用阶梯栅极介质层的屏蔽栅-沟槽型MOSFET与其他结构的MOSFET的栅漏电容比较图。
图3为本发明中采用阶梯栅极介质层的屏蔽栅-沟槽型MOSFET与传统的屏蔽栅-沟槽型MOSFET击穿电压以及比导通电阻Rsp的对比图。
图4a-图4j描述根据本发明的制造屏蔽栅-沟槽型MOSFET的方法的各个阶段。
具体实施方式
以下配合图式及本发明的较佳实施例，进一步阐述本发明为达成预定发明目的所采取的技术手段。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一区域“上面”或“上方”时，可以指直接位于另一层、另一区域上面，或者在其与另一层、另一区域之间还包含其他的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出根据本发明的实施例的屏蔽栅-沟槽型MOSFET的截面图。
半导体衬底100可以由硅组成，并且是第一掺杂类型的。第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。为了形成N型外延半导体层或区域，可以在外延半导体层或区域中注入N型掺杂物（如P、As）。为了形成P型外延半导体或区域，可以在外延半导体层或区域中掺杂P型掺杂物（如B）。在一个示例中，半导体衬底100是N型掺杂。
第一掺杂类型的外延半导体层101层位于半导体衬底100的第一表面上，外延半导体层101由硅组成。外延半导体层101相对于半导体衬底100为轻掺杂层。
沟槽从外延半导体层101的第一表面延伸进入其内部，沟槽终止于外延半导体层101中。在沟槽内形成第一绝缘层102和屏蔽导体103，第一绝缘层102位于沟槽的下部侧壁和底部，并且，第一绝缘层102将屏蔽导体103与外延半导体层101隔开。在屏蔽导体103的顶部形成第二绝缘层104，第二绝缘层104将屏蔽导体103和栅极导体107隔开。在沟槽的上部形成栅介质层106和栅极导体107，栅介质层106位于沟槽的上部侧壁，且将栅极导体107与外延半导体层101隔开。其中，第一绝缘层102可以由氧化物或者氮化物组成，例如氧化硅或者氮化硅；屏蔽导体103和栅极导体107可以由掺杂多晶硅组成。在本实施例中，栅介质层106为二阶栅极氧化物，底部绝缘层106-1位于第一绝缘层102的顶部上方，其厚度为D1，顶部绝缘层106-2位于底部绝缘层106-1的上方且内衬于沟槽顶部，其厚度为D2，其中D1大于D2。本发明不以二阶栅极氧化物为限，也可以为多阶栅极氧化物，位于沟槽上部的氧化物的厚度均小于位于沟槽下方的氧化物的厚度，如栅极氧化物为n阶氧化物，从沟槽下方到沟槽上方的氧化物厚度分别为D1，D2，……，Dn，则这些氧化物的厚度关系为D1>D2>……>Dn。采用这种阶梯栅极氧化物构成的栅介质层，可以有效地实现栅极和漏极之间的隔离，减小栅漏电容Cgd，还能使得该MOSFET具有较低的比导通电阻且保持高的击穿电压。
在外延半导体层101邻近沟槽的上部区域中形成第二掺杂类型的体区108；在体区108中形成第一掺杂类型的源区109；以及在体区108中形成第二掺杂类型的体接触区110。在形成源区109之后，在源区109和栅极导体107上方形成层间介质层111，同时在紧邻源区109处形成穿透层间介质层111以及源区109到达体接触区110的导电通道112，在层间介质层111上方形成源级电极113，源级电极113经由导电通道112连接至体接触区110。其中，层间介质层111可以是具有一定厚度的氧化物层，例如氧化硅。
图2为本发明中采用阶梯栅极介质层的屏蔽栅-沟槽型MOSFET与其他结构的MOSFET的栅漏电容比较图。图2中主要是本发明中采用阶梯栅极介质层的屏蔽栅-沟槽型MOSFET与传统的屏蔽栅-沟槽型MOSFET以及采用阶梯栅极介质层的非屏蔽栅-沟槽型MOSFET的电容值之间的比较。表1中给出归一化之后的各种不同器件之间的栅漏电容值比较，结合图2和表1中的信息采用屏蔽栅结构的MOSFET将能显著地降低栅漏电容，因为屏蔽栅MOSFET利用一个连接到源级电势的基于沟槽的屏蔽电极，代替了较大的栅极电极，因此，采用屏蔽栅结构的MOSFET能有效地降低MOSFET的栅漏电容Cgd。而图2和表1中进一步对比了传统的屏蔽栅-沟槽型MOSFET和本发明中提出的采用阶梯栅极介质层的屏蔽栅-沟槽型MOSFET，可以看出，采用阶梯栅极介质层的屏蔽栅-沟槽型MOSFET能进一步降低栅漏电容，进而能在高频操作中，减少栅极放电和充电电量，提高开关速度，提高MOSFET的性能。在表1中进行归一化时，采用的是30V器件常用的参数，采用阶梯栅极介质层的沟槽型MOSFET的栅介质层厚度为350Å，沟槽深度和宽度分别为2um和0.4um；传统的屏蔽栅-沟槽型MOSFET的栅介质层厚度为350Å，沟槽深度和宽度分别为2um和0.4um；本发明提案中的采用阶梯栅极介质层的屏蔽栅-沟槽型MOSFET中，底部绝缘层的厚度D1为500Å，顶部绝缘层的厚度D2为350Å，沟槽深度和宽度分别为2um和0.4um。
Figure DEST_PATH_IMAGE001
图3为本发明中采用阶梯栅极介质层的屏蔽栅-沟槽型MOSFET与传统的屏蔽栅-沟槽型MOSFET击穿电压以及比导通电阻Rsp的对比图。从图3中可以看出，本发明中的阶梯栅极介质层屏蔽栅-沟槽型MOSFET与传统的屏蔽栅-沟槽型MOSFET的击穿电压相当，并没有明显的区别，采用阶梯栅极介质层屏蔽栅-沟槽型MOSFET的击穿电压略高于传统的屏蔽栅-沟槽型MOSFET；但是对比这两种器件的比导通电阻，采用阶梯栅极介质层屏蔽栅-沟槽型MOSFET的比导通电阻将低于传统的屏蔽栅-沟槽型MOSFET。从图3中可以看出，当阶梯栅极介质层的厚度为500-1100Å时，本发明中的采用阶梯栅极介质层的屏蔽栅-沟槽型MOSFET将能实现较高的击穿电压BVDSS以及更低的Rsp。表2中给出归一化之后比导通电阻之间的比较，从表2中可以看出，采用阶梯栅极介质层屏蔽栅-沟槽型MOSFET将具有比传统的屏蔽栅-沟槽型MOSFET更小的比导通电阻，进而有效地降低器件的体积并降低生产成本。在表2中进行归一化时，采用的是30V器件常用的参数，传统的屏蔽栅-沟槽型MOSFET的栅介质层厚度为350Å，沟槽深度和宽度分别为2um和0.4um；本发明提案中的采用阶梯栅极介质层的屏蔽栅-沟槽型MOSFET中，底部绝缘层的厚度D1为500Å，顶部绝缘层的厚度D2为350Å，沟槽深度和宽度分别为2um和0.4um。
Figure DEST_PATH_IMAGE002
综上所述，本发明中提出的采用阶梯栅极介质层的屏蔽栅-沟槽型MOSFET既能有效降低栅漏电容，又能具有较低的比导通电阻且保持高的击穿电压。
图4a-图4j描述根据本发明的制造屏蔽栅-沟槽型MOSFET的方法的各个阶段。
如图4a所示，图4a表示在半导体衬底100上形成外延半导体层101，并在外延半导体层101上进行沟槽刻蚀的过程。沟槽刻蚀可以通过以下步骤实现：在外延半导体层101上形成氧化物层，然后在氧化物层上形成光致抗蚀剂层，然后进行刻蚀，在上述刻蚀过程中，可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，也可以通过刻蚀溶液的选择型的湿法刻蚀，从光致抗蚀剂掩膜中的开口向下刻蚀，在氧化物层中形成开口，从而将氧化物层图案变为硬掩模。通过对刻蚀进行选择控制，该刻蚀过程可以停止在外延半导体层101的表面。在形成硬掩模之后，通过在溶剂中的溶解或灰化去除光致抗蚀剂层。
采用硬掩模，通过上述已知的刻蚀工艺，进一步刻蚀外延半导体层101，进而在外延半导体层101中形成沟槽，该沟槽延伸至外延半导体层101中。在刻蚀过程中，可以控制刻蚀时间进而控制刻蚀的沟槽的深度。在形成沟槽之后，通过选择性的刻蚀剂，相对于外延半导体层去除硬掩模。在本发明中，沟槽的宽度为0.1-5um，沟槽的深度为1-12um。
如图4b所示，图4b表示在沟槽中形成第一绝缘层102和屏蔽导体103的过程。首先，通过热氧化的方式，在沟槽的内部和外延半导体层101的表面形成第一绝缘层102；通过多晶硅沉积技术，在沟槽的内部以及外延半导体101上形成屏蔽导体103。第一绝缘层可以由氧化物或者氮化物组成，如氧化硅或者氮化硅。在进行多晶硅沉积时，可以采用化学气相沉积（Chemical Vapor Deposition, CVD）、物理气相沉积（Physical Vapor Deposition,PVD）或者其他适当的成膜工艺进行多晶硅沉积。第一绝缘层102将屏蔽导体103与外延半导体层101隔开，第一绝缘层102和屏蔽导体103分别延伸至外延半导体101的表面。然后再对屏蔽导体103进行化学机械研磨，再相对于第一绝缘层102选择性地回刻蚀屏蔽导体102，使得外延半导体层101上表面以及沟槽上部分的屏蔽导体103去除，如图4b中所示。该回刻蚀可以采用干法刻蚀。
如图4c所示，图4c为将第一绝缘层102从外延半导体层101表面以及从沟槽上部去除的过程。采用已知的刻蚀工艺，相对于外延半导体层101选择性地刻蚀第一绝缘层102，使得第一绝缘层102位于沟槽侧壁与屏蔽导体103之间。该刻蚀工艺可以是湿法刻蚀，可用稀释的盐酸等。
如图4d所示，图4d为生长第二绝缘层104的过程。第二绝缘层104用于屏蔽栅极导体107与屏蔽导体103。通过热氧化的方式，在沟槽侧壁、屏蔽导体103上方和外延半导体层101的表面形成第二绝缘层104。第二绝缘层104的厚度范围为50-8000 Å，该第二绝缘层可以由氧化物或者氮化物组成，如氧化硅或者氮化硅。
图4e为沉积多晶硅层105的过程。多晶硅层105沉积在沟槽内部以及外延半导体层101上。在沉积多晶硅层105时，采用低压化学气相沉积的方式，在沟槽内填充多晶硅，形成多晶硅层105，多晶硅层105包括位于沟槽内的第一部分和位于外延半导体层101上方的第二部分。
图4f为将外延半导体层101上以及沟槽上部的多晶硅层105去除的过程。在将外延半导体层101上的多晶硅层105去除的过程中，采用化学机械研磨（Chemical MechanicalGrinding，CMP）方法进行去除，此处，多晶硅层105作为硬掩模导体。在去除沟槽上部的多晶硅层105时，采用回刻蚀的方法去除，该回刻蚀可以采用干法刻蚀。在进行回刻蚀的过程中，可以选择控制刻蚀的深度，进而控制多晶硅层105的厚度。在本实施例中，多晶硅层105的深度范围为50-8000 Å。
图4g为将第二绝缘层104从外延半导体层101上以及沟槽上部去除的过程。将第二绝缘层104从外延半导体层101上去除时，可以采用化学机械研磨方法进行去除。在去除沟槽上部的第二绝缘层104时，如图4g所示，以沟槽内的多晶硅层105作为硬掩模，通过已知的刻蚀工艺，去除第二绝缘层104位于沟槽上部侧壁上的部分，使得位于多晶硅层105与外延半导体层101之间的第二绝缘层104得以保留。保留的在沟槽侧壁的第二绝缘层104将作为栅介质层106的底部绝缘层106-1。
图4h为将沟槽内部的多晶硅层105去除的过程，可以采用回刻蚀的方法将位于沟槽内部的多晶硅层105去除使得第二绝缘层104在沟槽底部和侧壁暴露。所述回刻蚀可以是干法刻蚀。
图4i为生成顶部绝缘层106-2和形成栅极导体107的过程。通过热氧化技术，形成位于沟槽上部侧壁的氧化层，为顶部绝缘层106-2，使得沟槽侧壁被所形成的顶部绝缘层106-2覆盖。在形成顶部绝缘层106-2之后，再采用低压化学气相沉积的方式，在覆盖有栅极介质层106的沟槽中填充多晶硅，形成栅极导体107。所述栅介质层106包括底部绝缘层106-1和顶部绝缘层106-2，其中顶部绝缘层106-2的厚度小于底部绝缘层106-1的厚度。所述栅极导体107包括位于沟槽内的第一部分和位于外延半导体层101上方的第二部分。随后，采用回刻蚀或者化学机械研磨方法，去除栅极导体107位于外延半导体层101上方的第一部分，使得栅极导体107的上端终止于沟槽的开口处。
图4j为制造屏蔽栅-沟槽型MOSFET的其他步骤。采用常规的体注入技术，形成围绕沟槽的体区和源区。首先，进行第一次离子注入，形成在外延半导体层101邻近沟槽的上部区域中的第二掺杂类型的体区108。接着，进行第二次离子注入，在体区108中形成第一掺杂类型的源区109。通过控制离子注入的参数，如注入能量和剂量，可以达到所需要的深度以及获得所需的掺杂浓度。采用附加的光致抗蚀剂掩膜，可以控制体区108和源区109的横向延伸区域。然后，再通过已知的沉积工艺，形成位于源区109上方的层间介质层111。层间介质层111覆盖源区109和栅极导体107的顶部表面。通过已知的刻蚀工艺及离子注入工艺，在体区108中形成第二掺杂类型的体接触区110，通过已知的刻蚀工艺，形成穿透层间介质层111以及源区109到达体接触区110的导电通道112，以及在层间介质层111上方形成源级电极113，源级电极113经导电通道112连接至体接触区110。在上述实施例中，导电通道112、源级电极113由导电材料形成，包括如铝合金或者铜之类的金属材料。
根据本发明的实施例的制造屏蔽栅-沟槽型MOSFET的方法，在形成栅介质层106的过程中，首先在形成第二绝缘层104之后，采用至少部分地填充沟槽的硬掩模对第二绝缘层104进行图案化：首先在沟槽上部形成第二绝缘层104，第二绝缘层104覆盖沟槽的侧壁和屏蔽导体103的顶部；然后在沟槽的上部填充多晶硅层105，采用多晶硅层105作为硬掩模，刻蚀去除第二绝缘层104位于沟槽的上部侧壁上的部分；去除多晶硅层105，此时形成栅介质层的底部绝缘层106-1；最后在沟槽侧壁上部的第二绝缘层104上方形成顶部绝缘层106-2。采用该方法无需额外的光罩，也无需额外的曝光显影过程，工艺步骤简单，不仅能提高生产效率，而且能够大大减少制作成本。采用简单的步骤即可形成多阶栅极氧化物，且具有很好的均一性和稳定性。
以上所述仅是本发明的优选实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以优选实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本实用发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (8)

1.一种屏蔽栅-沟槽型MOSFET结构，其特征在于，所述屏蔽栅-沟槽型MOSFET包括：
半导体衬底以及生长于半导体衬底上的外延半导体层；
位于外延半导体层内的沟槽结构；
位于沟槽下部的第一绝缘层和屏蔽导体，所述第一绝缘层用于隔开屏蔽导体与外延半导体层；
位于屏蔽导体顶部的第二绝缘层，所述第二绝缘层用于隔开栅极导体与屏蔽导体；
位于沟槽上部的栅极介质层和栅极导体，所述栅极介质层位于沟槽的上部侧壁，用于将所述栅极导体与外延半导体层隔开；所述栅极导体的上端终止于所述沟槽的开口处；所述栅极介质层为阶梯栅极介质层，所述阶梯栅极介质层为n阶氧化物，从沟槽下方到沟槽上方的氧化物厚度分别为D1，D2，……，Dn，其中，D1>D2>……>Dn，所述栅极介质层中的底部绝缘层与所述第二绝缘层的厚度均为D1；
以及围绕沟槽的体区和源区；
在制造所述屏蔽栅-沟槽型MOSFET结构时，包含以下步骤：在半导体衬底上形成外延半导体层，并在外延半导体层内部形成沟槽；
在所述沟槽的下部形成第一绝缘层和屏蔽导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，用于将所述屏蔽导体和外延半导体层隔开；
在屏蔽导体的顶部形成第二绝缘层，所述第二绝缘层为位于栅极导体和屏蔽导体之间的绝缘层，用于将栅极导体与屏蔽导体隔开；所述第二绝缘层部分位于沟槽侧壁，用于形成栅极介质层的底部绝缘层；在形成第二绝缘层的步骤中，采用至少部分地填充所述沟槽内部的硬掩模对所述第二绝缘层进行图案化；
在沟槽上方侧壁生成栅极介质层的其他氧化物；所处栅极介质层位于沟槽的侧壁上方，用于将栅极导体与外延半导体层隔开；所述栅极导体的上端终止于所述沟槽的开口处；所述栅极介质层为阶梯栅极介质层，所述阶梯栅极介质层为n阶氧化物，从沟槽下方到沟槽上方的氧化物厚度分别为D1，D2，……，Dn，其中，D1>D2>……>Dn，所述栅极介质层中的底部绝缘层与所述第二绝缘层的厚度均为D1；
生成栅极导体；
以及形成体区和源区。
2.根据权利要求1中所述的屏蔽栅-沟槽型MOSFET结构，其特征在于，所述阶梯栅极介质层为二阶氧化物；位于沟槽顶部的氧化物为顶部绝缘层，其厚度为D2；其中，D1>D2。
3.根据权利要求2中所述的屏蔽栅-沟槽型MOSFET结构，其特征在于，所述底部绝缘层的厚度D1的范围为
Figure FDF0000014108950000021
4.根据权利要求3中所述的屏蔽栅-沟槽型MOSFET结构，其特征在于，所述底部绝缘层的厚度D1的范围为
Figure FDF0000014108950000022
5.根据权利要求1中所述的屏蔽栅-沟槽型MOSFET结构，其特征在于，所述位于外延半导体层内的沟槽深度范围为1-12um，宽度范围为0.1-5um。
6.根据权利要求1中所述的屏蔽栅-沟槽型MOSFET结构，其特征在于，所述屏蔽导体和栅极导体为多晶硅层。
7.根据权利要求1中所述的屏蔽栅-沟槽型MOSFET结构，其特征在于，所述第一绝缘层和第二绝缘层为氧化物或者氮化物。
8.根据权利要求1中所述的屏蔽栅-沟槽型MOSFET结构，其特征在于，所述形成第二绝缘层的步骤包括：
在所述沟槽的内部及沟槽侧壁形成所述第二绝缘层，所述第二绝缘层覆盖所述沟槽上部侧壁和所述屏蔽导体的顶部；
在所述沟槽的上部填充多晶硅层；
采用所述多晶硅层作为硬掩模，刻蚀去除所述第二绝缘层位于所述多晶硅上部沟槽侧壁的部分；以及
去除所述多晶硅层使得所述第二绝缘层在沟槽底部和侧壁暴露。
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